WO2015056362A1

WO2015056362A1 - 表示装置

Info

Publication number: WO2015056362A1
Application number: PCT/JP2014/000932
Authority: WO
Inventors: 中西　英行; 丸山　純一; 神門　俊和
Original assignee: パナソニック液晶ディスプレイ株式会社
Priority date: 2013-10-16
Filing date: 2014-02-21
Publication date: 2015-04-23
Also published as: JP2016212125A; US20160232831A1; US9786213B2

Abstract

　表示装置は、ゲート信号線、ソース信号線及び複数の画素を有する表示部と、ゲート信号を出力するゲート駆動回路と、各画像信号に基づく電圧を出力するソース駆動回路と、フレーム画像を表示部に表示する制御部とを備える。制御部は、低周波数制御モードでは、フレーム画像の特定のゲート信号線に対応する特定領域でオンとなる領域信号がオフの場合には、ゲート駆動回路にゲート信号線をＫ本毎に第１周波数Ｆ１で飛び越し走査させてサブフレーム画像を表示部に表示するとともに、サブフレーム画像の表示をＫ回繰り返すことによりＫ個のサブフレーム画像からなるフレーム画像を表示部に表示する。制御部は、領域信号がオンの場合には、ゲート駆動回路にサブフレーム画像の表示毎にゲート信号線を並び順に走査させる。

Description

表示装置

　本発明は、フレーム画像を表示部に表示する表示装置に関するものである。

　コンピュータやその他の情報機器の高精細度カラーモニター、あるいはテレビジョン受像機といった表示装置として、例えば液晶表示装置などの表示装置が使用される。液晶表示装置は、基本的には、少なくとも一方が透明なガラス等からなる２枚の基板の間に、液晶を挟持した表示部を有する。そして、液晶表示装置は、この表示部の基板に形成された画素電極に選択的に電圧を印加する駆動部を備える。この駆動部による電圧印加によって、各画素電極の画素が制御される。

　表示部は、一般に、複数のゲート信号線、複数のソース信号線及び複数の画素電極を備える。複数のゲート信号線は、それぞれ例えば横方向（主走査方向）に延びており、縦方向（副走査方向）に並んで設けられている。複数のソース信号線は、それぞれ例えば縦方向（副走査方向）に延びており、横方向（主走査方向）に並んで設けられている。複数のゲート信号線及び複数のソース信号線の交点に、マトリクス状に複数の薄膜トランジスタ（ＴＦＴ）及び画素電極が配置されている。ゲート駆動部は、ゲート信号線に、ＴＦＴをオンオフするための電圧（ゲート信号）を出力する。ソース駆動部は、ソース信号線に、画素電極に入力画像信号に基づく電圧（ソース信号）を出力して、画素電極に対応して設けられた液晶の透過率を、ソース信号に応じた値に制御する。

　表示装置では、例えば外部からの入力画像信号に基づき、表示部に表示するフレーム画像を次々と切り替えて、滑らかな画像を表示部に表示する。フレーム画像を切り替える周波数であるフレーム周波数は、一般に６０Ｈｚが用いられる。従来、入力画像信号が、静止画を表す信号か動画を表す信号かを検出し、検出結果に応じてフレーム周波数を切り替える表示装置が知られている（例えば特許文献１参照）。この特許文献１に記載の装置では、画像信号が静止画状態か動画状態かを検出し、静止画状態の場合はフレーム周波数を低下させることにより、画像表示時の消費電力が低減されるようにしている。

　しかし、上記特許文献１に記載の装置では、画像の一部分が静止画状態であっても、残りの部分が動画状態であれば、フレーム周波数は低下されない。このため、消費電力が十分に低減されないという問題があった。

特開２００３－２８０５７８号公報

　本発明は、上述した課題を解決するためになされたもので、消費電力を十分に低減することが可能な表示装置を提供することを目的とする。

　本発明の一局面に係る表示装置は、複数のソース信号線と、複数のゲート信号線と、前記複数のソース信号線及び前記複数のゲート信号線にそれぞれ接続された複数の画素電極とを有し、前記複数の画素電極の各々に対応する画像信号により表されるフレーム画像を垂直同期信号毎にフレーム周波数で表示する表示部と、前記各画像信号に基づく電圧を前記各画像信号に対応する前記画素電極に対して前記複数のソース信号線を介してそれぞれ印加するソース駆動部と、前記複数のゲート信号線に対してゲート信号をそれぞれ出力することにより前記複数のゲート信号線を走査するゲート駆動部と、前記フレーム画像を前記表示部に表示する制御モードとして、前記フレーム周波数が第１周波数Ｆ１である基本制御モードと、前記フレーム周波数が第２周波数Ｆ２（Ｆ２＜Ｆ１）である低周波数制御モードとを有し、かつ、前記制御モードにしたがって前記ソース駆動部及び前記ゲート駆動部を制御する制御部とを備え、前記制御部は、前記基本制御モードと前記低周波数制御モードとのいずれの場合にも、水平走査期間（１Ｈ）が一定となるように前記ゲート駆動部を制御し、前記基本制御モードでは、前記ゲート駆動部に、前記複数のゲート信号線を並び順に走査させることにより、前記フレーム画像を前記表示部に表示させ、前記低周波数制御モードでは、前記フレーム画像の特定の複数のゲート信号線に対応する特定領域でオンとなる領域信号のオンオフを判別し、前記領域信号がオフの場合には、前記ゲート駆動部に前記ゲート信号線をＫ本（ＫはＦ１／Ｆ２の整数）毎に前記第１周波数Ｆ１で飛び越し走査させてサブフレーム画像を前記表示部に表示するとともに、前記サブフレーム画像の表示をＫ回繰り返すことによりＫ個の前記サブフレーム画像からなる前記フレーム画像を前記表示部に表示し、かつ、前記領域信号がオンの場合には、前記ゲート駆動部に前記サブフレーム画像の表示毎に前記特定の複数のゲート信号線を並び順に走査させる。

　本発明の一局面によれば、低周波数制御モードであっても、フレーム画像の特定領域では、Ｋ回のサブフレーム画像の表示毎にゲート信号線が並び順に走査される。このため、フレーム画像の特定領域における画質を基本制御モードと同等にすることができる。また、低周波数制御モードでは、領域信号がオフである、フレーム画像の特定領域以外の領域では、ゲート信号線がＫ本毎に第１周波数Ｆ１で飛び越し走査される。このため、消費電力を十分に低減することができる。

第１実施形態の表示装置の構成を示すブロック図である。図１に示される制御部及び画像メモリ部の構成を示すブロック図である。図１に示される液晶表示パネルの信号線の接続状態を示す回路図である。図１に示される液晶表示パネルの表示画面に、動画領域と静止画領域とが混在して表示されている状態を概略的に示す図である。基本制御モードから低周波数制御モードに移行した後、低周波数制御モードにおいて、静止画の一部が動画に切り替えられた場合の、図２に示される主要な信号を概略的に表すタイミングチャートである。基本制御モードから低周波数制御モードに移行し、低周波数制御モードから基本制御モードに復帰する図５の動作が行われた場合の、１つのソース信号線への印加電圧の極性を概略的に表す図である。低周波数制御モードである図６のフレームにおけるゲート駆動回路及びソース駆動回路の動作を概略的に示すタイミングチャートである。第２実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。図８に示されるデータ遅延制御部及びデータ遅延部の構成を示すブロック図である。図９に示されるデータ遅延部のセレクタの真理値表を表す図である。ゲート駆動回路及びソース駆動回路の第２実施形態における動作を概略的に示すタイミングチャートである。ゲート駆動回路及びソース駆動回路の第２実施形態における動作を概略的に示すタイミングチャートである。ゲート駆動回路及びソース駆動回路の第２実施形態における動作を概略的に示すタイミングチャートである。第３実施形態の表示装置の構成を示すブロック図である。図１４に示される第３実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第３実施形態のゲート駆動回路及びソース駆動回路の動作を概略的に示すタイミングチャートである。第４実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。液晶表示パネルの表示画面に、静止画領域と２つの動画領域とが混在して表示されている状態を概略的に示す図である。図１８に示される画像が表示される場合の、１つのソース信号線への印加電圧の有無を概略的に表す図である。図１７の主要な信号を概略的に表すタイミングチャートである。図１７の主要な信号を概略的に表すタイミングチャートである。図１７の主要な信号を概略的に表すタイミングチャートである。図１７の主要な信号を概略的に表すタイミングチャートである。第５実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。基本制御モードから低周波数制御モードに移行した後、低周波数制御モードにおいて、静止画の一部の領域が異なる静止画に更新され、さらに、別の一部の領域が別の静止画に更新される場合の、図２４に示される主要な信号を概略的に表すタイミングチャートである。（ａ）～（ｄ）は、図２５の動作が行われた場合の液晶表示パネルの表示画面の表示状態を概略的に示す図である。図２５の動作が行われた場合の、１つのソース信号線への印加電圧の極性を概略的に表す図である。第６実施形態の表示装置の構成を示すブロック図である。図２８に示される第６実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。図２８に示される液晶表示パネルの表示画面に、階調差の小さい画像領域と階調差の大きい画像領域とが混在して表示されている状態を概略的に示す図である。

　以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。

　（第１実施形態）
　図１は、第１実施形態の表示装置の構成を示すブロック図である。図２は、図１に示される制御部及び画像メモリ部の構成を示すブロック図である。図３は、図１に示される液晶表示パネルの信号線の接続状態を示す回路図である。図４は、図１に示される液晶表示パネルの表示画面に、動画領域と静止画領域とが混在して表示されている状態を概略的に示す図である。

　図１に示されるように、表示装置１は、制御部１１、液晶表示パネル１２、ゲート駆動回路１３、ソース駆動回路１４、バックライト部１５、画像メモリ部１６を備える。制御部１１は、図２に示されるように、同期生成部２１、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８、キャプチャ制御部２９、データ制御部３０を備える。データ制御部３０は、セレクタ４５、データホールド部３６を備える。画像メモリ部１６は、ライト制御部３１、リード制御部３２、アービタ３３、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）３４を備える。

　液晶表示パネル１２は、図３に示されるように、複数のソース信号線Ｓ１，Ｓ２，・・・，ＳＭ、複数のゲート信号線Ｇ１，Ｇ２，・・・，ＧＮ、複数の薄膜トランジスタＱ及び複数の画素電極Ｒ，Ｇ，Ｂ（つまり赤色副画素に対応する画素電極Ｒ、緑色副画素に対応する画素電極Ｇ及び青色副画素に対応する画素電極Ｂ）を備える。複数のソース信号線Ｓ１，Ｓ２，・・・，ＳＭは、それぞれ縦方向（副走査方向）に延びており、横方向（主走査方向）に並んで設けられている。複数のゲート信号線Ｇ１，Ｇ２，・・・，ＧＮは、それぞれ横方向（主走査方向）に延びており、縦方向（副走査方向）に並んで設けられている。複数のソース信号線Ｓ１，Ｓ２，・・・，ＳＭ及び複数のゲート信号線Ｇ１，Ｇ２，・・・，ＧＮの交点に、マトリクス状に複数の薄膜トランジスタＱ及び複数の画素電極Ｒ，Ｇ，Ｂが配置されている。

　バックライト部１５は、光源を有し、液晶表示パネル１２の背面から液晶表示パネル１２を照明する。バックライト部１５としては、エッジライト方式及び直下型方式のいずれの照明方式を適用してもよい。

　制御部１１には、外部から、同期信号ＳＧ０及び画像信号ＳＧ１を含む入力信号と、待機モード信号ＳＧ２と、領域信号ＳＧａとが入力される。同期信号ＳＧ０は、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとを含む。画像信号ＳＧ１は、フレーム画像を表す。画像信号ＳＧ１は、液晶表示パネル１２の各画素電極Ｒ，Ｇ，Ｂに対応する画素信号を含む。待機モード信号ＳＧ２は、入力される画像信号ＳＧ１により表されるフレーム画像が、動画から静止画に切り替えられた場合に、オンにされる。待機モード信号ＳＧ２がオンにされると、その後、静止画を表す画像信号ＳＧ１の入力は停止される。これによって、消費電力の低減が図られている。また、待機モード信号ＳＧ２は、入力される画像信号ＳＧ１により表されるフレーム画像が、静止画から動画に切り替えられた場合に、オフにされる。

　領域信号ＳＧａは、動画を表す画像信号ＳＧ１が入力されている間、オンにされる。また、領域信号ＳＧａは、待機モード信号ＳＧ２がオンにされている間に、静止画に混在して表示される動画を表す画像信号ＳＧ１が入力されると、画像信号ＳＧ１のうち動画を表す領域に対応してオンにされる。

　図４には、液晶表示パネル１２の表示画面１２０に、動画Ａ４が表示される動画領域１２０Ｍと、静止画である画像ＩＭ３が表示される静止画領域１２０Ｓとが混在している状態が示されている。図４の場合には、領域信号ＳＧａは、液晶表示パネル１２の表示画面１２０のうちの動画領域１２０Ｍに表示される動画Ａ４を表す領域に対応してオンにされる。このように、待機モード信号ＳＧ２がオンにされた後、静止画と動画とが混在する場合には、動画を表す画像信号ＳＧ１のみが入力され、静止画を表す画像信号ＳＧ１は入力されない。これによって、消費電力の低減が図られている。

　制御部１１は、ソース駆動回路１４を制御して、液晶表示パネル１２のマトリクス状に配置された画素電極Ｒ，Ｇ，Ｂに対して、カラム反転駆動モードで、電圧を印加する。カラム反転駆動モードは、各フレームにおいて同一のソース信号線に接続された画素電極に同一極性の電圧を印加し、互いに隣接するソース信号線に接続された画素電極に印加する電圧の極性を反転し、かつ、フレームごとに各画素電極に印加する電圧の極性を反転する駆動モードである。

　制御部１１は、制御モードにしたがって、ゲート駆動回路１３及びソース駆動回路１４を制御する。制御部１１は、制御モードとして、基本制御モードと低周波数制御モードとを備える。制御部１１は、通常は、制御モードを基本制御モードとする。制御部１１は、待機モード信号ＳＧ２がオンにされると、制御モードを基本制御モードから低周波数制御モードに移行させる。制御部１１は、待機モード信号ＳＧ２がオフにされると、制御モードを低周波数制御モードから基本制御モードに復帰させる。

　基本制御モードでは、ゲート駆動回路１３及びソース駆動回路１４により、ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対する電圧の印加が上から下まで完了する（つまりゲート信号線Ｇ１，Ｇ２，・・・，ＧＮが並び順に走査される）ことによって、画像信号ＳＧ１に対応する画像データが１回、全ての画素電極Ｒ，Ｇ，Ｂの画素（液晶）に対して書き込まれる。全画素に対する画像データの書込みによって、１フレームの画像が生成される。液晶表示パネル１２は、その書き込まれた画像データを次の画像データの書込みまで１フレーム期間、保持するホールド型の表示部である。なお、液晶表示パネル１２としては、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）方式、その他のいずれの方式を適用してもよい。

　制御部１１は、基本制御モードでは、１フレームの画像生成をフレーム周波数Ｆ１で繰り返す。この第１実施形態ではＦ１＝６０Ｈｚである。これによって、液晶表示パネル１２に表示される動画が視聴者によって視認される。制御部１１は、待機モード信号ＳＧ２がオンになると、そのときのフレーム画像を表す画像信号を画像メモリ部１６のＤＲＡＭ３４に保存して、基本制御モードから低周波数制御モードに移行する。

　制御部１１は、低周波数制御モードでは、ＤＲＡＭ３４に保存されている画像信号を用いて、画像生成をフレーム周波数Ｆ２で繰り返す。この第１実施形態ではＦ２＝２０Ｈｚである。制御部１１は、低周波数制御モードでは、ゲート信号線を３本毎に飛び越し走査して（つまり走査するゲート信号線を２本間引いて）、サブフレーム画像をフレーム周波数Ｆ１と同じ周波数で生成して液晶表示パネル１２に表示する動作を３回繰り返すことによって、１フレームの画像を液晶表示パネル１２に表示する。これによって、液晶表示パネル１２に表示される静止画が視聴者によって視認される。

　制御部１１は、低周波数制御モードにおいて、静止画の一部が動画に切り替えられた場合には、領域信号ＳＧａがオンの間、つまり動画が表示される領域では、ゲート信号線に対して、飛び越し走査でなくて、並び順に走査を行う。これによって、動画の表示品位が低下するのを防止している。

　制御部１１は、バックライト部１５の点灯及び消灯を制御する。制御部１１は、フレーム周波数に関わらず、フレーム周波数Ｆ１と同じ周波数で、バックライト部１５の点灯及び消灯を繰り返させる。

　図２において、同期生成部２１は、同期信号ＳＧ０及び画像信号ＳＧ１が入力されているときは、入力される同期信号ＳＧ０を画像表示のための同期信号ＳＧ３として生成する。同期生成部２１は、同期信号ＳＧ０及び画像信号ＳＧ１が入力されていないときは、画像表示のための同期信号ＳＧ３を生成する。同期生成部２１は、生成した同期信号ＳＧ３を、飛び越し走査制御部２６に出力する。同期信号ＳＧ３は、同期信号ＳＧ０と同様に、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとを含む。

　飛び越し走査制御部２６は、待機モード信号ＳＧ２がオフの間、つまり基本制御モードでは、同期信号ＳＧ３に同期して、フレーム周波数Ｆ１がＦ１＝６０Ｈｚで、ゲート信号線Ｇ１～ＧＮを並び順に走査するように、出力イネーブル信号ＳＧ６及びデータイネーブル信号ＳＧ７を生成する。また、飛び越し走査制御部２６は、待機モード信号ＳＧ２がオンの間、つまり低周波数制御モードでは、フレーム周波数Ｆ２がＦ２＝２０Ｈｚで、ゲート信号線Ｇ１～ＧＮを飛び越し走査するように、出力イネーブル信号ＳＧ６及びデータイネーブル信号ＳＧ７を生成する。

　また、飛び越し走査制御部２６は、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフの間、つまり静止画に対応する領域では、ゲート信号線Ｇ１～ＧＮを飛び越し走査するように、出力イネーブル信号ＳＧ６及びデータイネーブル信号ＳＧ７を生成する。また、飛び越し走査制御部２６は、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンの間、つまり動画に対応する領域では、ゲート信号線Ｇ１～ＧＮを並び順に走査するように、出力イネーブル信号ＳＧ６及びデータイネーブル信号ＳＧ７を生成する。

　飛び越し走査制御部２６は、生成した出力イネーブル信号ＳＧ６をゲート制御部２７に出力する。飛び越し走査制御部２６は、生成したデータイネーブル信号ＳＧ７をソース制御部２８、リード制御部３２、データホールド部３６に出力する。

　キャプチャ制御部２９は、待機モード信号ＳＧ２がオンにされると、範囲信号ＳＧ１０を生成する。範囲信号ＳＧ１０は、画像信号ＳＧ１のうち、画像メモリ部１６のＤＲＡＭ３４に格納するデータ範囲を表す。キャプチャ制御部２９は、生成した範囲信号ＳＧ１０を、画像メモリ部１６のライト制御部３１に出力する。

　ライト制御部３１は、ライトアドレスを生成し、アービタ３３に対して、画像信号ＳＧ１のうちの範囲信号ＳＧ１０の範囲のライト要求を行う。ライト制御部３１は、ライト要求を行う画像信号ＳＧ１１をアービタ３３に出力する。リード制御部３２は、リードアドレスを生成し、アービタ３３に対してリード要求を行う。アービタ３３は、ライト要求及びリード要求を取りまとめて調停を行い、ＤＲＡＭ３４に対するデータの書込み及びＤＲＡＭ３４に書き込まれているデータの読み出しを行う。

　リード制御部３２は、アービタ３３により読み出された画像信号ＳＧ１２ａをデータホールド部３６に出力する。また、リード制御部３２は、データイネーブル信号ＳＧ７がオフのときは、ＤＲＡＭ３４のリードアドレスをホールドする。その結果、リード制御部３２から出力される画像信号ＳＧ１２ａは、データイネーブル信号ＳＧ７がオンのときの間引かれたデータのみを含む。

　データホールド部３６は、ゲート信号線の１ライン分（つまりソース信号線Ｓ１～ＳＭの画像信号）を保存可能な容量のメモリを有する。データホールド部３６は、リード制御部３２から出力される画像信号ＳＧ１２ａをメモリに格納する。データホールド部３６は、メモリに格納された画像信号ＳＧ１２ａを、１水平走査期間（１Ｈ）毎に、セレクタ４５に、画像信号ＳＧ１２ｂとして出力する。

　データホールド部３６は、データイネーブル信号ＳＧ７がオフのときは、メモリのリードアドレスをホールドする。その結果、データイネーブル信号ＳＧ７がオフのときの画像信号ＳＧ１２ｂは、直前にデータイネーブル信号ＳＧ７がオンであったときのデータと同じデータになる。

　セレクタ４５は、待機モード信号ＳＧ２がオフの間は、入力される画像信号ＳＧ１を画像信号ＳＧ１３としてソース駆動回路１４に出力する。また、セレクタ４５は、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンの間は、入力される画像信号ＳＧ１を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。また、セレクタ４５は、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフの間は、データホールド部３６から出力される画像信号ＳＧ１２ｂを、画像信号ＳＧ１３としてソース駆動回路１４に出力する。

　ゲート制御部２７は、ゲート駆動信号ＳＧ８を生成する。ゲート制御部２７は、生成したゲート駆動信号ＳＧ８をゲート駆動回路１３に出力する。ゲート駆動信号ＳＧ８は、ゲートスタート信号、ゲートシフトクロック信号、出力イネーブル信号を含む。

　ゲート制御部２７は、ゲートスタート信号を垂直同期信号Ｖｓｙｎｃから所定の遅延時間後に出力する。ゲート駆動回路１３は、ゲートスタート信号に同期して、ゲート信号線Ｇ１に対するゲート信号の出力を開始する。ゲート制御部２７は、ゲートシフトクロック信号を水平同期信号Ｈｓｙｎｃと同一の周期で出力する。ゲート駆動回路１３は、ゲートシフトクロック信号の入力毎に、ゲート信号を出力するゲート信号線を切り替える。

　ゲート制御部２７は、飛び越し走査制御部２６から入力された出力イネーブル信号ＳＧ６を所定時間遅延させた信号を、出力イネーブル信号として出力する。ゲート駆動信号ＳＧ８内の出力イネーブル信号は、この第１実施形態では、後述される図７に示されるように、ローレベルのときにゲート駆動回路１３からのゲート信号の出力を許可し、ハイレベルのときにゲート駆動回路１３からのゲート信号の出力をマスクする。

　ゲート駆動回路１３は、基本制御モードでは、ゲート駆動信号ＳＧ８に基づき、ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対して副走査方向に並び順に、走査電圧（ゲート信号）を印加して、対応するゲート信号線Ｇ１，Ｇ２，・・・，ＧＮの薄膜トランジスタＱを順番にオンにする。

　ゲート駆動回路１３は、低周波数制御モードでは、ゲート駆動信号ＳＧ８に基づき、ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対して、この実施形態では３本のゲート信号線毎に、走査電圧（ゲート信号）を印加して、対応するゲート信号線Ｇ１，Ｇ２，・・・，ＧＮの薄膜トランジスタＱをオンにする。

　ゲート駆動回路１３は、低周波数制御モードにおいて、領域信号ＳＧａが入力されている場合には、ゲート駆動信号ＳＧ８に基づき、対応するゲート信号線Ｇ１，Ｇ２，・・・，ＧＮの薄膜トランジスタＱをオンにする。ここで、ゲート駆動回路１３は、ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対して、静止画に対応する領域では、３本のゲート信号線毎に走査電圧（ゲート信号）を印加し、動画に対応する領域では、ゲート信号線に並び順に走査電圧（ゲート信号）を印加する。

　ソース制御部２８は、飛び越し走査制御部２６からのデータイネーブル信号ＳＧ７に基づき、ラッチタイミング信号ＳＧ９を生成する。ソース制御部２８は、生成したラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。

　このラッチタイミング信号ＳＧ９は、ソース駆動回路１４の動作タイミングを制御するためのものである。ラッチタイミング信号ＳＧ９は、水平同期信号Ｈｓｙｎｃに同期して出力される。ラッチタイミング信号ＳＧ９は、ソース駆動回路１４に入力されるデータの先頭を指示する。すなわち、画像信号ＳＧ１３は、ラッチタイミング信号ＳＧ９に同期して、ソース駆動回路１４に入力される。

　また、ソース駆動回路１４は、入力された画像信号ＳＧ１３に対応する電圧を、ラッチタイミング信号ＳＧ９に同期して、ソース信号線に出力する。すなわち、ラッチタイミング信号ＳＧ９に同期して入力された画像信号ＳＧ１３に対応する電圧を、ソース駆動回路１４は、次のラッチタイミング信号ＳＧ９に同期して、ソース信号線に出力する。

　このように、あるラッチタイミング信号ＳＧ９がソース駆動回路１４に入力されると、その入力に同期して、画像信号ＳＧ１３がソース駆動回路１４に入力される。また、あるラッチタイミング信号ＳＧ９がソース駆動回路１４に入力されると、その入力に同期して、ソース駆動回路１４は、前回のラッチタイミング信号ＳＧ９に同期して入力された画像信号ＳＧ１３に基づく電圧をソース信号線に出力する。

　ソース駆動回路１４は、ソース信号線Ｓ１，Ｓ２，・・・，ＳＭに対して、入力された画像信号ＳＧ１３に基づく電圧（ソース信号）を出力する。これによって、ゲート駆動回路１３により選択されている（つまり薄膜トランジスタＱがオンにされている）ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対応する画素電極Ｒ，Ｇ，Ｂの画素（液晶）に、画像信号ＳＧ１３に基づく電圧（ソース信号）が印加されて、画素電極Ｒ，Ｇ，Ｂの画素（液晶）の透過率が制御される。本実施形態において、液晶表示パネル１２が表示部及び表示パネルの一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当し、動画領域１２０Ｍが特定領域の一例に相当し、静止画領域１２０Ｓが飛び越し領域の一例に相当する。

　図５は、基本制御モードから低周波数制御モードに移行した後、低周波数制御モードにおいて、静止画の一部が動画に切り替えられた場合の、図２に示される主要な信号を概略的に表すタイミングチャートである。図１～図５を用いて、第１実施形態の表示装置１の動作が説明される。

　図５において、フレームＦＲ１，ＦＲ２では、外部から画像ＩＭ１，ＩＭ２を表す画像信号ＳＧ１がフレーム毎に、同期信号ＳＧ０（垂直同期信号Ｖｓｙｎｃ）に同期して入力されている。この間は、上述のように、外部から入力される同期信号ＳＧ０が、同期生成部２１から同期信号ＳＧ３として出力される。この第１実施形態では、画像ＩＭ１，ＩＭ２は、動画であるため、待機モード信号ＳＧ２はオフにされている。このため、セレクタ４５は、画像ＩＭ１，ＩＭ２を表す画像信号ＳＧ１を、画像信号ＳＧ１３として、ソース駆動回路１４に出力する。

　フレームＦＲ２の途中の時刻ｔａに、待機モード信号ＳＧ２がオンにされると、キャプチャ制御部２９は、次の同期信号ＳＧ０に同期して、画像ＩＭ３を表す画像信号ＳＧ１に対応して範囲信号ＳＧ１０を生成する。その結果、ライト制御部３１から、画像ＩＭ３を表す画像信号ＳＧ１１が、アービタ３３を介してＤＲＡＭ３４に保存される。

　フレームＦＲ１～ＦＲ３では、入力される画像ＩＭ１～ＩＭ３が動画であるため、領域信号ＳＧａは、画像信号ＳＧ１の入力の間、オンにされる。なお、フレームＦＲ３では、待機モード信号ＳＧ２がオンにされている。このため、入力される画像ＩＭ３は、フレームＦＲ３の次からは静止画になる。しかし、フレームＦＲ３の段階では、画像ＩＭ３は、画像ＩＭ２に対して動画である。後述されるように、フレームＦＲ３の次から、サブフレームとなる。すなわち、３つのサブフレームＳＦ４～ＳＦ６，ＳＦ７～ＳＦ９，ＳＦ１０～ＳＦ１２で、それぞれ、１つのフレーム画像が表示される。

　次のサブフレームＳＦ４では、図４に示される動画Ａ４、つまり液晶表示パネル１２の表示画面１２０の一部に表示される動画Ａ４を表す画像信号ＳＧ１のみが入力される。そして、領域信号ＳＧａは、動画Ａ４を表す画像信号ＳＧ１が入力されている時刻ｔｂから時刻ｔｃの間、オンにされる。

　したがって、サブフレームＳＦ４において、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフである時刻ｔｂまでの間、セレクタ４５は、データホールド部３６から出力される画像信号ＳＧ１２ｂを、画像信号ＳＧ１３としてソース駆動回路１４に出力する。また、サブフレームＳＦ４において、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンである時刻ｔｂから時刻ｔｃまでの間、セレクタ４５は、外部から入力される画像信号ＳＧ１を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。また、サブフレームＳＦ４において、動画Ａ４を表す画像信号ＳＧ１の入力が終了し、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフである時刻ｔｃ以降は、セレクタ４５は、データホールド部３６から出力される画像信号ＳＧ１２ｂを、画像信号ＳＧ１３としてソース駆動回路１４に出力する。

　サブフレームＳＦ５～ＳＦ１２では、表示装置１はサブフレームＳＦ４と同様に動作する。その結果、サブフレームＳＦ５～ＳＦ１２において、それぞれ、動画Ａ５～Ａ１２と静止画である画像ＩＭ３とが混在した画像が、液晶表示パネル１２に表示される。

　そして、サブフレームＳＦ１２の途中の時刻ｔｄに、待機モード信号ＳＧ２がオフにされる。その結果、フレームＦＲ１３～ＦＲ１５では、セレクタ４５は、外部から入力される動画であるフレーム画像ＩＭ１３～ＩＭ１５を表す画像信号ＳＧ１を、画像信号ＳＧ１３として、ソース駆動回路１４に出力する。

　なお、サブフレームＳＦ４～ＳＦ１２の間も、外部から動画Ａ４～Ａ１２を表す画像信号ＳＧ１の入力が続いているため、外部からの同期信号ＳＧ０の入力も続いている。したがって、サブフレームＳＦ４～ＳＦ１２の間も、同期生成部２１は、外部からの同期信号ＳＧ０を同期信号ＳＧ３として出力する。

　また、フレームＦＲ１～ＦＲ３の制御モードは、基本制御モードＭＤ１とされている。フレーム周波数Ｆ１は、この第１実施形態では、Ｆ１＝６０Ｈｚとされている。サブフレームＳＦ４～ＳＦ１２の制御モードは、低周波数制御モードＭＤ２とされている。この第１実施形態では、Ｆ２＝２０Ｈｚとされている。フレーム周波数Ｆ２は、Ｆ２＜Ｆ１となっている。フレームＦＲ１３～ＦＲ１５の制御モードは、基本制御モードＭＤ１とされている。フレーム周波数Ｆ１は、この第１実施形態では、Ｆ１＝６０Ｈｚとされている。

　図６は、基本制御モードから低周波数制御モードに移行し、低周波数制御モードから基本制御モードに復帰する図５の動作が行われた場合の、１つのソース信号線（本実施形態では例えばソース信号線Ｓ１）への印加電圧の極性を概略的に表す図である。図６では、図５と同様に、フレームＦＲ１～ＦＲ３、サブフレームＳＦ４～ＳＦ１２、フレームＦＲ１３～ＦＲ１５が表されている。また、図６では、ゲート信号線の本数ＮがＮ＝１２とされている。図４～図６を用いて、図５の動作が行われた場合のゲート信号線に対する走査が説明される。

　図６のフレームＦＲ１～ＦＲ３では、図５を用いて説明されたように、制御モードが基本制御モードＭＤ１とされ、フレーム周波数Ｆ１が、Ｆ１＝６０Ｈｚとされている。図６に示されるように、フレームＦＲ１におけるソース信号線Ｓ１への印加電圧の極性は「－」とされ、フレームＦＲ２におけるソース信号線Ｓ１への印加電圧の極性は「＋」とされ、フレームＦＲ３におけるソース信号線Ｓ１への印加電圧の極性は「－」とされて、カラム反転駆動モードで画素電極が駆動されている。

　そして、図５を用いて説明されたように、サブフレームＳＦ４において、基本制御モードＭＤ１から低周波数制御モードＭＤ２に移行する。サブフレームＳＦ４～ＳＦ１２では、低周波数制御モードＭＤ２になっている。低周波数制御モードＭＤ２では、フレーム周波数Ｆ２がＦ２＝２０Ｈｚとされている。そこで、低周波数制御モードＭＤ２では、一部のゲート信号線に対して、走査するゲート信号線が間引かれている。これによって、消費電力の低減が図られている。

　ここで、図６のゲート信号線Ｇ１～Ｇ１２のうち、ゲート信号線Ｇ１～Ｇ３が図４の上側の静止画領域１２０Ｓに対応し、ゲート信号線Ｇ４～Ｇ６が図４の動画領域１２０Ｍに対応し、ゲート信号線Ｇ７～Ｇ１２が図４の下側の静止画領域１２０Ｓに対応する。

　そこで、サブフレームＳＦ４～ＳＦ１２では、ゲート信号線Ｇ４～Ｇ６は、飛び越し走査されずに、並び順に走査される。このように、ゲート信号線Ｇ４～Ｇ６（図４の動画領域１２０Ｍ）では、６０Ｈｚのフレーム周波数で、フレーム画像の一部を構成する動画Ａ４～Ａ１２の表示が行われている。これによって、動画Ａ４～Ａ１２の表示品位が低下するのを防止している。

　一方、ゲート信号線Ｇ１～Ｇ３，Ｇ７～Ｇ１２は、３本毎に６０Ｈｚで飛び越し走査され、その飛び越し走査が３回繰り返されて、全てのゲート信号線Ｇ１～Ｇ３，Ｇ７～Ｇ１２が走査されている。つまり、サブフレームＳＦ４～ＳＦ６において、それぞれ６０Ｈｚの周波数で３つのサブフレーム画像が表示されて、１フレームの静止画である画像ＩＭ３の表示が行われている。サブフレームＳＦ７～ＳＦ９，ＳＦ１０～ＳＦ１２でも同様に、それぞれ６０Ｈｚの周波数で３つのサブフレーム画像が表示されて、フレーム画像の一部を構成する静止画である画像ＩＭ３の表示が行われている。したがって、液晶表示パネル１２には、２０Ｈｚのフレーム周波数で、フレーム画像ＩＭ３及びＡ４等の表示が行われることになる。

　そして、図５を用いて説明されたように、フレームＦＲ１３から基本制御モードＭＤ１に復帰する。フレームＦＲ１３～ＦＲ１５では、フレーム周波数Ｆ１がＦ１＝６０Ｈｚで、ソース信号線Ｓ１に対して電圧印加が行われる。

　図７は、低周波数制御モードＭＤ２である図６のサブフレームＳＦ７におけるゲート駆動回路及びソース駆動回路の動作を概略的に示すタイミングチャートである。図７では、図６と同様に、ゲート信号線の本数Ｎが、ゲート信号線Ｇ１～Ｇ１２のＮ＝１２とされている。図２、図６、図７を用いて、低周波数制御モードＭＤ２である図６のサブフレームＳＦ７におけるゲート駆動回路１３及びソース駆動回路１４の動作が説明される。

　図７において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ１に対応する画像信号ＳＧ１３が、セレクタ４５からソース駆動回路１４に入力される。この画像信号ＳＧ１３に基づく電圧、つまりゲート信号線Ｇ１に対応する電圧が、次の時刻ｔ２のラッチタイミング信号ＳＧ９に同期して、ソース駆動回路１４から出力される。

　一方、時刻ｔ１と時刻ｔ２との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。なお、この遅延時間は、基本制御モードＭＤ１と同じになっている。つまり、ゲート制御部２７は、基本制御モードＭＤ１においても、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する。

　また、時刻ｔ０では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲートスタート信号に同期して、ゲート信号線Ｇ１に対してゲート信号が出力される。したがって、ゲート信号線Ｇ１に対してゲート信号が出力されている間に、ゲート信号線Ｇ１に対応する画像信号Ｄ１に応じた電圧が、ソース駆動回路１４から出力される。これによって、画像信号Ｄ１に対応する電圧が、画素電極に印加される。

　また、時刻ｔ２のラッチタイミング信号ＳＧ９に同期して、セレクタ４５から画像信号ＳＧ１３がソース駆動回路１４に入力される。時刻ｔ２にデータイネーブル信号ＳＧ７がオフになっている。このため、この画像信号ＳＧ１３は、直前に、データイネーブル信号ＳＧ７がオンであったときの画像信号Ｄ１、つまりゲート信号線Ｇ１に対応する画像信号Ｄ１になっている。

　次の時刻ｔ３のラッチタイミング信号ＳＧ９に同期して、時刻ｔ２のラッチタイミング信号ＳＧ９に同期して入力された画像信号Ｄ１に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。しかし、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ２にゲート信号が出力されない。したがって、ソース駆動回路１４からソース信号線に出力された電圧が、画素電極に印加されることはない。

　また、時刻ｔ３のラッチタイミング信号ＳＧ９に同期して、セレクタ４５から画像信号ＳＧ１３がソース駆動回路１４に入力される。時刻ｔ３ではデータイネーブル信号ＳＧ７がオフになっている。このため、この画像信号ＳＧ１３は、直前に、データイネーブル信号ＳＧ７がオンであったときの画像信号Ｄ１、つまりゲート信号線Ｇ１に対応する画像信号Ｄ１になっている。

　次の時刻ｔ４のラッチタイミング信号ＳＧ９に同期して、時刻ｔ３のラッチタイミング信号ＳＧ９に同期して入力された画像信号Ｄ１に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。しかし、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ３にゲート信号が出力されない。したがって、ソース駆動回路１４からソース信号線に出力された電圧が、画素電極に印加されることはない。

　また、時刻ｔ４のラッチタイミング信号ＳＧ９に同期して、セレクタ４５から画像信号ＳＧ１３がソース駆動回路１４に入力される。時刻ｔ４ではデータイネーブル信号ＳＧ７がオンになっている。このため、この画像信号ＳＧ１３は、次のゲート信号線Ｇ４に対応する画像信号Ｄ４である。なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンになっている。このため、この画像信号Ｄ４は、外部から入力された画像信号ＳＧ１の信号である。

　次の時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、時刻ｔ４のラッチタイミング信号に同期して入力された画像信号Ｄ４に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。このとき、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンになっている。このため、ゲート駆動回路１３からゲート信号線Ｇ４にゲート信号が出力されている。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ４に対応する電圧が、画素電極に印加される。

　また、時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、セレクタ４５から画像信号ＳＧ１３がソース駆動回路１４に入力される。時刻ｔ５ではデータイネーブル信号ＳＧ７がオンになっている。このため、この画像信号ＳＧ１３は、次のゲート信号線Ｇ５に対応する画像信号Ｄ５である。なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンになっている。このため、この画像信号Ｄ５は、外部から入力された画像信号ＳＧ１の信号である。

　続く時刻ｔ６，ｔ７のラッチタイミング信号ＳＧ９では、データイネーブル信号ＳＧ７のオンが継続している。このため、時刻ｔ５と同様に、ゲート信号線Ｇ６，Ｇ７に対応する画像信号Ｄ６，Ｄ７が、それぞれ、画像信号ＳＧ１３としてソース駆動回路１４に出力される。

　また、時刻ｔ６，ｔ７のラッチタイミング信号ＳＧ９では、ゲート駆動信号ＳＧ８内の出力イネーブル信号のオンが継続している。このため、時刻ｔ５と同様に、画像信号Ｄ５、Ｄ６に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ８のラッチタイミング信号ＳＧ９に同期して、時刻ｔ７のラッチタイミング信号に同期して入力された画像信号Ｄ７に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。このとき、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンになっている。このため、ゲート駆動回路１３からゲート信号線Ｇ７にゲート信号が出力されている。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ７に対応する電圧が、画素電極に印加される。

　また、時刻ｔ８のラッチタイミング信号ＳＧ９に同期して、セレクタ４５から画像信号ＳＧ１３がソース駆動回路１４に入力される。時刻ｔ８ではデータイネーブル信号ＳＧ７がオフになっている。このため、この画像信号ＳＧ１３は、直前に、データイネーブル信号ＳＧ７がオンであったときの画像信号Ｄ７、つまりゲート信号線Ｇ７に対応する画像信号Ｄ７になっている。

　次の時刻ｔ９のラッチタイミング信号ＳＧ９に同期して、時刻ｔ８のラッチタイミング信号ＳＧ９に同期して入力された画像信号Ｄ７に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。しかし、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ８にゲート信号が出力されない。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ７に対応する電圧が、画素電極に印加されることはない。

　また、時刻ｔ９のラッチタイミング信号ＳＧ９に同期して、セレクタ４５から画像信号ＳＧ１３がソース駆動回路１４に入力される。時刻ｔ９ではデータイネーブル信号ＳＧ７がオフになっている。このため、この画像信号ＳＧ１３は、直前に、データイネーブル信号ＳＧ７がオンであったときの画像信号Ｄ７、つまりゲート信号線Ｇ７に対応する画像信号Ｄ７になっている。

　次の時刻ｔ１０のラッチタイミング信号ＳＧ９に同期して、時刻ｔ９のラッチタイミング信号ＳＧ９に同期して入力された画像信号Ｄ７に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。しかし、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ９にゲート信号が出力されない。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ７に対応する電圧が、画素電極に印加されることはない。

　また、時刻ｔ１０のラッチタイミング信号ＳＧ９に同期して、セレクタ４５から画像信号ＳＧ１３がソース駆動回路１４に入力される。時刻ｔ１０ではデータイネーブル信号ＳＧ７がオンになっている。このため、この画像信号ＳＧ１３は、次のゲート信号線Ｇ１０に対応する画像信号Ｄ１０である。なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、この画像信号Ｄ１０は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　続く時刻ｔ１１～ｔ１３では、時刻ｔ８～ｔ１０と同様に動作する。なお、図７では、ゲート信号線Ｇ２，Ｇ３，Ｇ８，Ｇ９，Ｇ１１，Ｇ１２にゲート信号が出力されないため、破線で示されている。

　ここで、図７に示される低周波数制御モードＭＤ２のサブフレームＳＦ４（図６）における、ゲート駆動回路１３によるゲート信号線の走査の間隔と、ソース駆動回路１４から出力される電圧との関係が説明される。

　図７に示される低周波数制御モードＭＤ２において、ゲート駆動回路１３は、例えば１本目のゲート信号線Ｇ１を走査した後、次に４本目のゲート信号線Ｇ４を走査する。この場合には、データ制御部３０は、１本目のゲート信号線Ｇ１の走査に対応してソース駆動回路１４から出力された電圧を、期間３Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ２，Ｇ３に対応する２水平走査期間２Ｈの間は、ゲート信号線Ｇ１に対応する画像信号Ｄ７に応じた電圧が、継続して出力されている。

　また、ゲート駆動回路１３は、例えば４本目のゲート信号線Ｇ４を走査した後、次に５本目のゲート信号線Ｇ５を走査する。この場合には、データ制御部３０は、４本目のゲート信号線Ｇ４の走査に対応してソース駆動回路１４から出力された画像信号Ｄ４に応じた電圧を、１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。

　また、ゲート駆動回路１３は、例えば５本目のゲート信号線Ｇ５を走査した後、次に６本目のゲート信号線Ｇ６を走査する。この場合には、データ制御部３０は、５本目のゲート信号線Ｇ５の走査に対応してソース駆動回路１４から出力された画像信号Ｄ５に応じた電圧を、１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。次の７本目のゲート信号線Ｇ７も同様である。

　また、ゲート駆動回路１３は、例えば７本目のゲート信号線Ｇ７を走査した後、次に１０本目のゲート信号線Ｇ１０を走査する。この場合には、データ制御部３０は、７本目のゲート信号線Ｇ７の走査に対応してソース駆動回路１４から出力された画像信号Ｄ７に応じた電圧を、期間３Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ８，Ｇ９に対応する２水平走査期間２Ｈの間は、ゲート信号線Ｇ７に対応して出力された画像信号Ｄ７に応じた電圧が、継続して出力されている。

　このように、データ制御部３０は、低周波数制御モードＭＤ２において、ゲート駆動回路１３が、Ｎ本のゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応してソース駆動回路１４から出力された画像信号に応じた電圧を、期間ＶＨ（水平走査期間１ＨのＶ倍）の間、ソース駆動回路１４から継続して出力させる。

　以上説明されたように、この第１実施形態では、基本制御モードＭＤ１から低周波数制御モードＭＤ２に移行した後、液晶表示パネル１２の表示画面１２０の一部の領域に表示される動画を表す画像信号ＳＧ１が入力され、表示画面１２０に静止画と動画とが混在すると、動画領域に対応するゲート信号線を、フレーム周波数６０Ｈｚで並び順に走査している。その結果、第１実施形態によれば、動画の表示品位が過度に低下するのを防止することができる。

　また、この第１実施形態では、静止画を表す画像信号ＳＧ１をＤＲＡＭ３４に保存し、ＤＲＡＭ３４から画像信号ＳＧ１を読み出して、液晶表示パネル１２に表示している。したがって、消費電力の増大を抑制することができる。

　また、この第１実施形態では、ソース駆動回路１４は、ゲート信号線Ｇ２，Ｇ３，Ｇ８，Ｇ９，Ｇ１１，Ｇ１２にゲート信号が出力されるタイミングでは、直前に出力されたゲート信号線Ｇ１，Ｇ７，Ｇ１０に対応する画像信号Ｄ１，Ｄ７，Ｄ１０に応じた電圧を出力している。したがって、ソース駆動回路１４から異なる電圧が出力される場合に比べて、ソース駆動回路１４において、余分な充放電が発生しない。このため、消費電力が増大するのを抑制することができる。

　また、この第１実施形態では、ラッチタイミング信号ＳＧ９の出力毎に、ソース駆動回路１４から電圧出力が行われている。しかし、ゲート信号線Ｇ２，Ｇ３，Ｇ８，Ｇ９，Ｇ１１，Ｇ１２にゲート信号が出力されるタイミングでは、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされ、ゲート駆動回路１３からゲート信号線Ｇ２，Ｇ３，Ｇ８，Ｇ９，Ｇ１１，Ｇ１２にゲート信号が出力されない。したがって、水平同期信号Ｈｓｙｎｃの出力毎にラッチタイミング信号ＳＧ９が出力される構成のままで、並び順走査と飛び越し走査とが混在したゲート信号線Ｇ１～Ｇ１２に対して、ゲート信号を好適に出力することができる。

　（第２実施形態）
　図８は、第２実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。図９は、図８に示されるデータ遅延制御部及びデータ遅延部の構成を示すブロック図である。図１０は、図９に示されるデータ遅延部のセレクタの真理値表を表す図である。第２実施形態では、第１実施形態と同様の要素には同様の符号が付されている。

　第２実施形態の表示装置の構成は、図１に示される第１実施形態の表示装置１とほぼ同様である。第２実施形態の表示装置は、第１実施形態の表示装置１の制御部１１に代えて制御部１１ａを備える。第２実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚである。低周波数制御モードのフレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚである。したがって、第２実施形態でも、第１実施形態と同様に、Ｋ＝Ｆ１／Ｆ２＝３になる。以下、第１実施形態との相違点を中心に、第２実施形態が説明される。

　図８に示されるように、制御部１１ａは、同期生成部２１、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８ａ、キャプチャ制御部２９、データ制御部３０ａを備える。データ制御部３０ａは、セレクタ４５、データ遅延制御部６１、データ遅延部６２、セレクタ６３を備える。

　図９に示されるように、データ遅延制御部６１は、遅延回路７１～７３、セレクタ７５、選択信号生成部７６、インバータ７７を備える。データ遅延部６２は、ラインメモリ（ＬＭ）８１，８２、ダミーデータ生成部８４、セレクタ８５を備える。

　飛び越し走査制御部２６は、生成したデータイネーブル信号ＳＧ７を、データ遅延制御部６１の遅延回路７１、セレクタ７５、選択信号生成部７６に出力する。遅延回路７１は、データイネーブル信号ＳＧ７を１水平走査期間（１Ｈ）遅延し、遅延したデータイネーブル信号ＳＧ７Ｄ１を遅延回路７２及び選択信号生成部７６に出力する。

　遅延回路７２は、データイネーブル信号ＳＧ７Ｄ１をさらに１水平走査期間（１Ｈ）遅延し、遅延したデータイネーブル信号ＳＧ７Ｄ２を遅延回路７３及び選択信号生成部７６に出力する。また、遅延回路７２は、データイネーブル信号ＳＧ７Ｄ２を、インバータ７７を介してゲート制御部２７に出力する。遅延回路７３は、データイネーブル信号ＳＧ７Ｄ２をさらに１水平走査期間（１Ｈ）遅延し、遅延したデータイネーブル信号ＳＧ７Ｄ３をセレクタ７５に出力する。

　セレクタ７５は、サブフレームの先頭、つまり垂直同期信号Ｖｓｙｎｃの直後から、最初にデータイネーブル信号ＳＧ７がオンとなるタイミングでは、データイネーブル信号ＳＧ７を、データイネーブル信号ＳＧ７０として選択信号生成部７６に出力する。セレクタ７５は、サブフレームの先頭でない場合には、データイネーブル信号ＳＧ７Ｄ３を、データイネーブル信号ＳＧ７０として選択信号生成部７６に出力する。また、セレクタ７５は、データイネーブル信号ＳＧ７０を、ソース制御部２８ａに出力する。

　ソース制御部２８ａは、データイネーブル信号ＳＧ７０がオンのときに、水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。ソース制御部２８ａは、データイネーブル信号ＳＧ７０がオフのときは、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力しない。このように、第２実施形態のソース制御部２８ａでは、第１実施形態のソース制御部２８と異なり、ラッチタイミング信号ＳＧ９の出力間隔は、一定の１水平走査期間（１Ｈ）ではない。

　選択信号生成部７６は、入力されるデータイネーブル信号ＳＧ７，ＳＧ７Ｄ１，ＳＧ７Ｄ２，ＳＧ７０のそれぞれの有効及び無効を表す情報を、選択信号ＳＧ２２としてセレクタ８５に出力する。

　リード制御部３２は、読み出した画像信号ＳＧ１２ａをセレクタ６３に出力する。セレクタ６３は、領域信号ＳＧａがオンの場合は、外部から入力される画像信号ＳＧ１を、画像信号ＳＧ２１として、データ遅延部６２のラインメモリ８１、セレクタ８５に出力する。また、セレクタ６３は、領域信号ＳＧａがオフの場合は、リード制御部３２から出力された画像信号ＳＧ１２ａを、画像信号ＳＧ２１として、データ遅延部６２のラインメモリ８１、セレクタ８５に出力する。

　ラインメモリ８１は、画像信号ＳＧ２１の１ライン分を１水平走査期間（１Ｈ）遅延し、遅延した画像信号ＳＧ２１Ｄ１をラインメモリ８２及びセレクタ８５に出力する。ラインメモリ８２は、画像信号ＳＧ２１Ｄ１の１ライン分をさらに１Ｈ遅延し、遅延した画像信号ＳＧ２１Ｄ２をセレクタ８５に出力する。ダミーデータ生成部８４は、ダミーデータとして、０階調の画像信号ＳＧ２１０をセレクタ８５に出力する。

　セレクタ８５は、入力される画像信号のうち、図１０に示される真理値表に基づき選択した画像信号を、画像信号ＳＧ２３としてセレクタ４５に出力する。すなわち、セレクタ８５は、データイネーブル信号ＳＧ７，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７Ｄ２が無効の場合には、画像信号ＳＧ２１を、画像信号ＳＧ２３としてセレクタ４５に出力する。

　また、セレクタ８５は、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ２が無効の場合には、画像信号ＳＧ２１Ｄ１を、画像信号ＳＧ２３としてセレクタ４５に出力する。また、セレクタ８５は、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効の場合には、画像信号ＳＧ２１Ｄ２を、画像信号ＳＧ２３としてセレクタ４５に出力する。また、セレクタ８５は、データイネーブル信号の組合せが上記以外の場合には、画像信号ＳＧ２１０を画像信号ＳＧ２３としてセレクタ４５に出力する。

　本実施形態において、液晶表示パネル１２が表示部及び表示パネルの一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当し、データイネーブル信号ＳＧ７Ｄ１～ＳＧ７Ｄ３が遅延データイネーブル信号の一例に相当する。

　図１１～図１３は、ゲート駆動回路１３及びソース駆動回路１４の第２実施形態における動作を概略的に示すタイミングチャートである。図１１は、図６のサブフレームＳＦ７の動作を示し、図１２は、図６のサブフレームＳＦ８の動作を示し、図１３は、図６のサブフレームＳＦ９の動作を示す。図１１～図１３では、図６と同様に、ゲート信号線の本数Ｎが、ゲート信号線Ｇ１～Ｇ１２のＮ＝１２とされている。

　第２実施形態では、第１実施形態の図５と同様の画像信号ＳＧ１が入力され、図６と同様にゲート信号線Ｇ１～Ｇ１２に対してゲート信号が出力される。しかし、ゲート駆動回路１３及びソース駆動回路１４の動作が第１実施形態と異なる。図８～図１３を用いて、図６のサブフレームＳＦ７～ＳＦ９におけるゲート駆動回路１３及びソース駆動回路１４の第２実施形態の動作が説明される。

　図１１において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１では、セレクタ７５は、サブフレームの先頭であるため、時刻ｔ１の水平同期信号Ｈｓｙｎｃに同期して、データイネーブル信号ＳＧ７をデータイネーブル信号ＳＧ７０として出力する。したがって、データイネーブル信号ＳＧ７，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７Ｄ２が無効になる。

　このため、図１０の真理値表より、セレクタ８５は、画像信号ＳＧ２１を画像信号ＳＧ２３として出力する。その結果、時刻ｔ１のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ１に対応する画像信号Ｄ１（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、この画像信号Ｄ１は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　次の時刻ｔ２，ｔ３の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、それぞれ出力する。また、時刻ｔ２，ｔ３では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。

　次の時刻ｔ４の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が有効になる。このため、時刻ｔ４の水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９が出力される。

　また、時刻ｔ４では、データイネーブル信号ＳＧ７，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７Ｄ２が無効になる。よって、時刻ｔ４のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１を、画像信号ＳＧ２３として出力する。その結果、時刻ｔ４のラッチタイミング信号ＳＧ９に同期して、セレクタ４５は、ゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ２１）を、画像信号ＳＧ１３として、ソース駆動回路１４に入力する。

　また、時刻ｔ４のラッチタイミング信号ＳＧ９では、前回の時刻ｔ１のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、時刻ｔ３と時刻ｔ４との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（３＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。上述のように、ゲート制御部２７は、基本制御モードＭＤ１では、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する。

　したがって、第２実施形態において、基本制御モードＭＤ１におけるゲートスタート信号の出力タイミングと、低周波数制御モードＭＤ２におけるゲートスタート信号の出力タイミングとの差異は、
（３＋Ｔｇ）Ｈ－（１＋Ｔｇ）Ｈ＝２Ｈ
になる。ここで、上述のように、Ｋ＝３である。したがって、第２実施形態では、ゲート制御部２７は、低周波数制御モードＭＤ２の際に、基本制御モードＭＤ１よりも、ゲートスタート信号の出力タイミングを（Ｋ－１）Ｈ遅延させている。

　また、時刻ｔ０には、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、このゲートスタート信号に同期して、ゲート信号線Ｇ１に対してゲート信号が出力される。したがって、時刻ｔ４にソース駆動回路１４からソース信号線に出力された、画像信号Ｄ１に対応する電圧が、画素電極に印加される。

　次の時刻ｔ５，ｔ６の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、それぞれ出力する。

　また、時刻ｔ５，ｔ６では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。

　また、時刻ｔ５，ｔ６ではゲート駆動信号ＳＧ８内の出力イネーブル信号がオフになっている。このため、ゲート信号線Ｇ２，Ｇ３に対してゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ７の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が有効になる。このため、時刻ｔ７の水平同期信号Ｈｓｙｎｃに同期して、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力される。

　また、時刻ｔ７では、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効になる。よって、時刻ｔ７のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１Ｄ２を、画像信号ＳＧ２３として出力する。その結果、時刻ｔ７のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ５に対応する画像信号Ｄ５（画像信号ＳＧ２１Ｄ２）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、時刻ｔ７のラッチタイミング信号ＳＧ９では、前回の時刻ｔ４のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ４に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、時刻ｔ７には、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲート信号線Ｇ４に対してゲート信号が出力されている。したがって、時刻ｔ７にソース駆動回路１４からソース信号線に出力された、画像信号Ｄ４に対応する電圧が、画素電極に印加される。

　続く時刻ｔ８，ｔ９では、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効な状態が継続し、ゲート駆動信号ＳＧ８内の出力イネーブル信号のオン状態が継続している。このため、時刻ｔ７と同様に動作する。その結果、時刻ｔ８，ｔ９では、ゲート信号線Ｇ６，Ｇ７に対応する画像信号Ｄ６，Ｄ７（画像信号ＳＧ１３）が、それぞれ、ソース駆動回路１４に入力される。また、時刻ｔ８，ｔ９では、画像信号Ｄ５，Ｄ６に対応する電圧が、それぞれ、ソース駆動回路１４から画素電極に印加される。

　なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンになっている。このため、画像信号Ｄ４～Ｄ６は、外部から入力された画像信号ＳＧ１の信号である。また、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ７は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　次の時刻ｔ１０の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が有効になる。このため、時刻ｔ１０の水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９が出力される。そして、時刻ｔ１０のラッチタイミング信号ＳＧ９では、前回の時刻ｔ９のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ７に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ７にゲート信号が出力されている。したがって、画像信号Ｄ７に対応する電圧が、画素電極に印加される。

　また、時刻ｔ１０では、データイネーブル信号ＳＧ７，ＳＧ７０が有効になる。よって、時刻ｔ１０のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１を、画像信号ＳＧ２３として出力する。その結果、時刻ｔ１０のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ１０に対応する画像信号Ｄ１０（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ１０は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　次の時刻ｔ１１，ｔ１２の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、それぞれ出力する。

　また、時刻ｔ１１，ｔ１２では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。

　また、時刻ｔ１１，ｔ１２ではゲート駆動信号ＳＧ８内の出力イネーブル信号がオフになっている。このため、ゲート信号線Ｇ８，Ｇ９に対して、ゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ１３の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が有効になる。このため、時刻ｔ１３の水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９が出力される。そして、時刻ｔ１３のラッチタイミング信号ＳＧ９では、前回の時刻ｔ１０のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１０に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ１０にゲート信号が出力されている。したがって、画像信号Ｄ１０に対応する電圧が、画素電極に印加される。

　次の時刻ｔ１４，ｔ１５の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、それぞれ出力する。

　また、時刻ｔ１４，ｔ１５では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。

　また、時刻ｔ１４，ｔ１５ではゲート駆動信号ＳＧ８内の出力イネーブル信号がオフになっている。このため、ゲート信号線Ｇ１１，Ｇ１２に対して、ゲート駆動回路１３からゲート信号が出力されない。なお、図１１では、ゲート信号線Ｇ２，Ｇ３，Ｇ８，Ｇ９，Ｇ１１，Ｇ１２にゲート信号が出力されないため、破線で示されている。

　図１１に示されるように、ゲート駆動回路１３及びソース駆動回路１４が動作することによって、図６のサブフレームＳＦ７に示されるゲート信号線Ｇ１～Ｇ１２に対する電圧印加が行われる。

　図１２において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１では、データイネーブル信号ＳＧ７０が無効になっている。このため、時刻ｔ１には、ラッチタイミング信号ＳＧ９が出力されない。また、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、出力する。

　次の時刻ｔ２では、データイネーブル信号ＳＧ７がオンになっている。時刻ｔ２は、垂直同期信号Ｖｓｙｎｃが出力された後のサブフレームの先頭である。このため、セレクタ７５は、時刻ｔ２の水平同期信号Ｈｓｙｎｃに同期して、データイネーブル信号ＳＧ７をデータイネーブル信号ＳＧ７０として出力する。したがって、データイネーブル信号ＳＧ７０が有効になる。このため、時刻ｔ２には、ラッチタイミング信号ＳＧ９が出力される。

　また、時刻ｔ２では、データイネーブル信号ＳＧ７，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７Ｄ２が無効になる。よって、時刻ｔ４のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１を、画像信号ＳＧ２３として出力する。その結果、時刻ｔ２のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ２に対応する画像信号Ｄ２（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ２は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　次の時刻ｔ３，ｔ４の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、それぞれ出力する。また、時刻ｔ３，ｔ４では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。

　一方、時刻ｔ３と時刻ｔ４との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（３＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。また、時刻ｔ０には、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、このゲートスタート信号では、ゲート信号線Ｇ１に対するゲート信号が出力されない。

　次の時刻ｔ５では、データイネーブル信号ＳＧ７０が有効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力される。また、時刻ｔ５では、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ２が無効になる。よって、時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１Ｄ１を、画像信号ＳＧ２３として出力する。その結果、時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ２１Ｄ１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、時刻ｔ５のラッチタイミング信号ＳＧ９では、前回の時刻ｔ２のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ２に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　この時刻ｔ５では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、このゲートシフトクロック信号に同期して、ゲート信号線Ｇ２に対するゲート信号が出力されている。したがって、時刻ｔ５に、画像信号Ｄ２に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ６の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になっている。このため、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として出力する。また、時刻ｔ６では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、時刻ｔ６には、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。また、時刻ｔ６では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフになっている。このため、ゲート信号線Ｇ３にゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ７，ｔ８の水平同期信号Ｈｓｙｎｃでは、それぞれ、データイネーブル信号ＳＧ７０が有効になっている。このため、時刻ｔ７，ｔ８の水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９が、それぞれ出力される。

　また、時刻ｔ７，ｔ８では、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効になっている。よって、時刻ｔ７，ｔ８のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１Ｄ２を、画像信号ＳＧ２３として、それぞれ出力する。その結果、時刻ｔ７，ｔ８のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ５，Ｇ６に対応する画像信号Ｄ５，Ｄ６（画像信号ＳＧ２１Ｄ２）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンになっている。このため、画像信号Ｄ４～Ｄ６は、外部から入力された画像信号ＳＧ１の信号である。

　また、時刻ｔ７，ｔ８のラッチタイミング信号ＳＧ９では、それぞれ、前回の時刻ｔ５，ｔ７のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ４，Ｄ５に対応する電圧が、ソース駆動回路１４からソース信号線に、それぞれ出力される。

　一方、時刻ｔ７，ｔ８には、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲート信号線Ｇ４，Ｇ５に対してゲート信号が出力されている。したがって、時刻ｔ７，ｔ８に、それぞれ、画像信号Ｄ４，Ｄ５に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ９では、時刻ｔ５と同様に、ラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ８に対応する画像信号Ｄ８（画像信号ＳＧ２１Ｄ１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ８は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　また、時刻ｔ９のラッチタイミング信号ＳＧ９では、前回の時刻ｔ８のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ６に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。そして、この時刻ｔ９に、画像信号Ｄ６に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ１０には、時刻ｔ６と同様に、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、時刻ｔ１０には、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。また、時刻ｔ１０には、時刻ｔ６と同様に、ゲート信号線Ｇ７にゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ１１では、データイネーブル信号ＳＧ７０が有効になっている。このため、時刻ｔ１１の水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９が出力される。また、時刻ｔ１１には、時刻ｔ２と同様に、ラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ１１に対応する画像信号Ｄ１１（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ１１は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　また、時刻ｔ１１のラッチタイミング信号ＳＧ９では、前回の時刻ｔ９のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ８に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。そして、この時刻ｔ１１に、画像信号Ｄ８に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ１２，ｔ１３には、時刻ｔ６と同様に、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。また、時刻ｔ１２，ｔ１３には、時刻ｔ６と同様に、ゲート信号線Ｇ９，Ｇ１０にゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ１４のラッチタイミング信号ＳＧ９では、前回の時刻ｔ１１のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１１に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。そして、この時刻ｔ１４に、画像信号Ｄ１１に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ１５には、時刻ｔ６と同様に、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、時刻ｔ１５には、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。また、時刻ｔ１５には、時刻ｔ６と同様に、ゲート信号線Ｇ１２にゲート駆動回路１３からゲート信号が出力されない。なお、図１２では、ゲート信号線Ｇ１，Ｇ３，Ｇ７，Ｇ９，Ｇ１０，Ｇ１２にゲート信号が出力されないため、破線で示されている。

　図１３において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１，ｔ２では、データイネーブル信号ＳＧ７０が無効になっている。このため、時刻ｔ１，ｔ２には、ラッチタイミング信号ＳＧ９が出力されない。また、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、出力する。

　次の時刻ｔ３では、データイネーブル信号ＳＧ７がオンになっている。時刻ｔ３は、垂直同期信号Ｖｓｙｎｃが出力された後のサブフレームの先頭である。このため、セレクタ７５は、時刻ｔ３の水平同期信号Ｈｓｙｎｃに同期して、データイネーブル信号ＳＧ７をデータイネーブル信号ＳＧ７０として出力する。したがって、データイネーブル信号ＳＧ７０が有効になる。このため、時刻ｔ３には、ラッチタイミング信号ＳＧ９が出力される。

　また、時刻ｔ３では、データイネーブル信号ＳＧ７，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７Ｄ２が無効になる。よって、時刻ｔ３のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１を、画像信号ＳＧ２３として出力する。その結果、時刻ｔ３のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ３に対応する画像信号Ｄ３（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ３は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　次の時刻ｔ４，ｔ５の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になっている。このため、図１０の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、それぞれ出力する。また、時刻ｔ４，ｔ５では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。

　一方、時刻ｔ３と時刻ｔ４との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（３＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。また、時刻ｔ０及び次のゲートシフトクロック信号では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート信号線Ｇ１，Ｇ２に対するゲート信号が出力されない。

　次の時刻ｔ６では、データイネーブル信号ＳＧ７０が有効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力される。また、時刻ｔ６では、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効になっている。よって、時刻ｔ６のラッチタイミング信号ＳＧ９に同期して、セレクタ８５は、図１０の真理値表より、画像信号ＳＧ２１Ｄ２を、画像信号ＳＧ２３として出力する。その結果、時刻ｔ６のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ２１Ｄ２）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、時刻ｔ６のラッチタイミング信号ＳＧ９では、前回の時刻ｔ３のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ３に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　この時刻ｔ６では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲートシフトクロック信号に同期して、ゲート信号線Ｇ３にゲート信号が出力されている。したがって、時刻ｔ６に、画像信号Ｄ３に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ７，ｔ８では、時刻ｔ６と同様に、ラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ５，Ｇ６に対応する画像信号Ｄ５，Ｄ６（画像信号ＳＧ２１Ｄ２）が、それぞれ画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、時刻ｔ７，ｔ８のラッチタイミング信号ＳＧ９では、それぞれ、前回の時刻ｔ６，ｔ７のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ４，Ｄ５に対応する電圧が、ソース駆動回路１４からソース信号線に、それぞれ出力される。そして、この時刻ｔ７，ｔ８に、それぞれ、画像信号Ｄ４，Ｄ５に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ９では、時刻ｔ２と同様に、ラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ９に対応する画像信号Ｄ９（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ９は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　次の時刻ｔ１０，ｔ１１には、時刻ｔ４，ｔ５と同様に、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、時刻ｔ１０，ｔ１１には、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。また、時刻ｔ１０，ｔ１１には、時刻ｔ４，ｔ５と同様に、ゲート信号線Ｇ７，Ｇ８にゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ１２には、時刻ｔ２と同様に、ラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ１２に対応する画像信号Ｄ１２（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ１２は、データホールド部３６から出力された画像信号ＳＧ１２ｂの信号である。

　また、時刻ｔ１２のラッチタイミング信号ＳＧ９では、前回の時刻ｔ９のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ９に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。そして、この時刻ｔ１１に、画像信号Ｄ９に対応する電圧が、ソース駆動回路１４から画素電極に印加される。

　次の時刻ｔ１３，ｔ１４には、時刻ｔ４，ｔ５と同様に、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されず、ソース駆動回路１４から電圧が出力されない。また、時刻ｔ１３，ｔ１４には、時刻ｔ４，ｔ５と同様に、ゲート信号線Ｇ１０，Ｇ１１にゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ１５のラッチタイミング信号ＳＧ９では、前回の時刻ｔ１２のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１２に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。そして、この時刻ｔ１５に、画像信号Ｄ１２に対応する電圧が、ソース駆動回路１４から画素電極に印加される。なお、図１３では、ゲート信号線Ｇ１，Ｇ２，Ｇ７，Ｇ８，Ｇ１０，Ｇ１１にゲート信号が出力されない。このため、ゲート信号線Ｇ１，Ｇ２，Ｇ７，Ｇ８，Ｇ１０，Ｇ１１は、破線で示されている。

　ここで、図１１に示される低周波数制御モードＭＤ２における、走査対象信号線の間隔と、データ遅延部６２における画像信号ＳＧ２１の遅延ライン数との関係が説明される。なお、ゲート駆動回路１３からゲート信号が出力されるゲート信号線が、走査対象信号線と定義される。

　図１１に示される低周波数制御モードＭＤ２において、例えばゲート信号線Ｇ４を選択中の走査対象信号線とする。ここで、ゲート信号線Ｇ２，Ｇ３は、上述のように、走査対象信号線とならない。このため、選択中の走査対象信号線であるゲート信号線Ｇ４は、１回前の走査対象信号線であるゲート信号線Ｇ１からＬライン目（図１１ではＬ＝３）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝０ライン分だけ遅延した画像信号ＳＧ２１が、ゲート信号線Ｇ３に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、図１１に示される低周波数制御モードにおいて、例えばゲート信号線Ｇ５を選択中の走査対象信号線とする。この場合、選択中の走査対象信号線であるゲート信号線Ｇ５は、１回前の走査対象信号線であるゲート信号線Ｇ４からＬライン目（図１１ではＬ＝１）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝２ライン分だけ遅延した画像信号ＳＧ２１Ｄ２が、ゲート信号線Ｇ５に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、図１１に示される低周波数制御モードにおいて、例えばゲート信号線Ｇ６を選択中の走査対象信号線とする。この場合、選択中の走査対象信号線であるゲート信号線Ｇ６は、１回前の走査対象信号線であるゲート信号線Ｇ５からＬライン目（図１１ではＬ＝１）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝２ライン分だけ遅延した画像信号ＳＧ２１Ｄ２が、ゲート信号線Ｇ５に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　ゲート信号線Ｇ７の場合も、ゲート信号線Ｇ５，Ｇ６と同様に、画像信号ＳＧ２１が（Ｋ－Ｌ）＝２ライン分だけ遅延した画像信号ＳＧ２１Ｄ２が、ゲート信号線Ｇ７に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、図１１に示される低周波数制御モードにおいて、例えばゲート信号線Ｇ１０を選択中の走査対象信号線とする。ここで、ゲート信号線Ｇ８，Ｇ９は、上述のように、走査対象信号線とならない。このため、選択中の走査対象信号線であるゲート信号線Ｇ１０は、１回前の走査対象信号線であるゲート信号線Ｇ７からＬライン目（図１１ではＬ＝３）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝０ライン分だけ遅延した画像信号ＳＧ２１が、ゲート信号線Ｇ１０に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　このように、データ制御部３０ａは、低周波数制御モードＭＤ２において、選択中の走査対象信号線が、１回前の走査対象信号線からＬライン目（Ｌは１以上Ｋ以下の整数）の場合には、選択中の走査対象信号線に対応する画素信号を（Ｋ－Ｌ）ライン分だけ遅延させてソース駆動回路１４に入力する。

　次に、図１１に示される低周波数制御モードＭＤ２における、ラッチタイミング信号ＳＧ９の間隔と、ラッチタイミング信号と同期してソース駆動回路１４に入力される画素信号に対応するゲート信号線と、ラッチタイミング信号と同期してソース駆動回路１４から出力される電圧に対応するゲート信号線との関係が説明される。

　図１１に示される低周波数制御モードでは、ソース制御部２８ａは、ソース駆動回路１４に入力するラッチタイミング信号ＳＧ９の間隔を、ゲート信号線にゲート信号を出力する走査のライン間隔に応じて、期間（１～Ｋ）Ｈ、すなわち期間（１～３）Ｈの範囲で変更している。

　ここで、Ｉ（Ｊ）は、Ｊ回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画素信号に対応するゲート信号線の副走査方向に数えた番号である。また、Ｏ（Ｊ）は、Ｊ回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧に対応するゲート信号線の副走査方向に数えた番号である。

　垂直同期信号（Ｖｓｙｎｃ）から２回目のラッチタイミング信号ＳＧ９（時刻ｔ４）と３回目のラッチタイミング信号ＳＧ９（時刻ｔ７）との間隔は、期間ＰＨ（図１１ではＰ＝３）である。一方、２回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号ＳＧ１３に対応するゲート信号線Ｉ（２）は、ゲート信号線Ｇ４である。また、２回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧に対応するゲート信号線Ｏ（２）は、ゲート信号線Ｇ１である。したがって、Ｉ（２）＝Ｏ（２）＋３の関係が成立している。

　また、垂直同期信号（Ｖｓｙｎｃ）から３回目のラッチタイミング信号ＳＧ９（時刻ｔ７）と４回目のラッチタイミング信号ＳＧ９（時刻ｔ８）との間隔は、期間ＰＨ（図１１ではＰ＝１）である。一方、３回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号ＳＧ１３に対応するゲート信号線Ｉ（３）は、ゲート信号線Ｇ５である。また、３回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧に対応するゲート信号線Ｏ（３）は、ゲート信号線Ｇ４である。したがって、Ｉ（３）＝Ｏ（３）＋１の関係が成立している。

　また、垂直同期信号（Ｖｓｙｎｃ）から４回目のラッチタイミング信号ＳＧ９（時刻ｔ８）と５回目のラッチタイミング信号ＳＧ９（時刻ｔ９）との間隔は、期間ＰＨ（図１１ではＰ＝１）である。一方、４回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号ＳＧ１３に対応するゲート信号線Ｉ（４）は、ゲート信号線Ｇ６である。また、４回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧に対応するゲート信号線Ｏ（４）は、ゲート信号線Ｇ５である。したがって、Ｉ（４）＝Ｏ（４）＋１の関係が成立している。

　このように、データ制御部３０ａは、低周波数制御モードＭＤ２において、ソース駆動回路１４に入力するラッチタイミング信号ＳＧ９の間隔を、ゲート信号線にゲート信号を出力する走査のライン間隔に応じて、期間（１～Ｋ）Ｈの範囲で変更している。そして、垂直同期信号ＶｓｙｎｃからＪ回目（Ｊは２以上の整数）のラッチタイミング信号ＳＧ９と（Ｊ＋１）回目のラッチタイミング信号ＳＧ９との間隔が期間ＰＨ（Ｐは１以上Ｋ以下の整数）である場合に、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立する。

　次に、図１１に示される低周波数制御モードＭＤ２における、ゲート信号線の走査の間隔と、ソース駆動回路１４から出力される電圧との関係が説明される。

　図１１に示される低周波数制御モードにおいて、ゲート駆動回路１３は、例えば１本目のゲート信号線Ｇ１を走査した後、次に４本目のゲート信号線Ｇ４を走査する。この場合には、データ制御部３０ａは、１本目のゲート信号線Ｇ１の走査に対応してソース駆動回路１４から出力された電圧を、３水平走査期間３Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ２，Ｇ３に対応する２水平走査期間２Ｈの間は、ゲート信号線Ｇ１に対応して出力された電圧が、継続して出力されている。

　また、ゲート駆動回路１３は、例えば４本目のゲート信号線Ｇ４を走査した後、次に５本目のゲート信号線Ｇ５を走査する。この場合には、データ制御部３０ａは、４本目のゲート信号線Ｇ４の走査に対応してソース駆動回路１４から出力された電圧を、１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。

　また、ゲート駆動回路１３は、例えば５本目のゲート信号線Ｇ５を走査した後、次に６本目のゲート信号線Ｇ６を走査する。この場合には、データ制御部３０ａは、５本目のゲート信号線Ｇ５の走査に対応してソース駆動回路１４から出力された電圧を、１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。

　また、ゲート駆動回路１３は、例えば７本目のゲート信号線Ｇ７を走査した後、次に１０本目のゲート信号線Ｇ１０を走査する。この場合には、データ制御部３０ａは、７本目のゲート信号線Ｇ７の走査に対応してソース駆動回路１４から出力された電圧を、３水平走査期間３Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ８，Ｇ９に対応する２水平走査期間２Ｈの間は、ゲート信号線Ｇ７に対応して出力された電圧が、継続して出力されている。

　このように、データ制御部３０ａは、低周波数制御モードＭＤ２において、ゲート駆動回路１３が、Ｎ本のゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応してソース駆動回路１４から出力された電圧を、Ｖ水平走査期間ＶＨ（水平走査期間１ＨのＶ倍）の間、ソース駆動回路１４から継続して出力させる。

　次に、図１２に示される低周波数制御モードＭＤ２における、ラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力される画像信号ＳＧ１３が、次のラッチタイミング信号ＳＧ９に同期してゲート信号線に出力されるまでの遅延値（つまりソース制御部２８ａからソース駆動回路１４に出力されるラッチタイミング信号ＳＧ９の間隔）ＤＬ１と、セレクタ８５から出力される画像信号ＳＧ２３の遅延値（つまりセレクタ４５からソース駆動回路１４に出力される画像信号ＳＧ１３の遅延値）ＤＬ２との関係が説明される。

　この第２実施形態では、基本制御モードＭＤ１のフレーム周波数Ｆ１がＦ１＝６０Ｈｚであり、低周波数制御モードＭＤ２のフレーム周波数Ｆ２がＦ２＝２０Ｈｚである。このため、Ｋ＝Ｆ１／Ｆ２＝３になる。したがって、ゲート信号線は、低周波数制御モードＭＤ２では、通常、３本毎に飛び越し走査される。

　時刻ｔ２のラッチタイミング信号ＳＧ９に同期して入力される、ゲート信号線Ｇ２に対応する画像信号Ｄ２（画像信号ＳＧ１３）は、時刻ｔ５のラッチタイミング信号ＳＧ９に同期して出力される。すなわち、時刻ｔ２のラッチタイミング信号ＳＧ９に同期して入力された画像信号Ｄ２（画像信号ＳＧ１３）がソース信号線に３水平走査期間３Ｈ遅延して出力される。したがって、遅延値ＤＬ１は、ＤＬ１＝３である。また、時刻ｔ２のラッチタイミング信号ＳＧ９では、遅延値ＤＬ２がＤＬ２＝０の画像信号ＳＧ２１（画像信号Ｄ２）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に出力される。

　時刻ｔ５のラッチタイミング信号ＳＧ９に同期して入力される、ゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ１３）は、時刻ｔ７のラッチタイミング信号ＳＧ９に同期して出力される。すなわち、時刻ｔ５のラッチタイミング信号ＳＧ９に同期して入力された画像信号Ｄ４（画像信号ＳＧ１３）がソース信号線に２水平走査期間２Ｈ遅延して出力される。したがって、遅延値ＤＬ１は、ＤＬ１＝２である。また、時刻ｔ５のラッチタイミング信号ＳＧ９では、遅延値ＤＬ２がＤＬ２＝１の画像信号ＳＧ２１Ｄ１（画像信号Ｄ４）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に出力される。時刻ｔ５のラッチタイミング信号ＳＧ９では、前回の時刻ｔ２のラッチタイミング信号ＳＧ９でソース駆動回路１４に入力されたゲート信号線Ｇ２に対応する画像信号Ｄ２に基づく電圧が出力される。この電圧出力は、ゲート信号線Ｇ２のゲート信号に合致している。

　時刻ｔ７のラッチタイミング信号ＳＧ９に同期して入力される、ゲート信号線Ｇ５に対応する画像信号Ｄ５（画像信号ＳＧ１３）は、時刻ｔ８のラッチタイミング信号ＳＧ９に同期して出力される。すなわち、時刻ｔ７のラッチタイミング信号ＳＧ９に同期して入力された画像信号Ｄ４（画像信号ＳＧ１３）がソース信号線に１水平走査期間１Ｈ遅延して出力される。したがって、遅延値ＤＬ１は、ＤＬ１＝１である。また、時刻ｔ７のラッチタイミング信号ＳＧ９では、遅延値ＤＬ２がＤＬ２＝２の画像信号ＳＧ２１Ｄ２（画像信号Ｄ５）が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に出力される。時刻ｔ７のラッチタイミング信号ＳＧ９では、前回の時刻ｔ５のラッチタイミング信号ＳＧ９でソース駆動回路１４に入力されたゲート信号線Ｇ４に対応する画像信号Ｄ４に基づく電圧が出力される。この電圧出力は、ゲート信号線Ｇ４のゲート信号に合致している。

　以上のように、常にＤＬ１＋ＤＬ２＝３＝Ｋが満たされている。上述のように、この第２実施形態では、Ｋ＝３になるため、ゲート信号線は、低周波数制御モードＭＤ２では通常、ゲート信号線は３本毎に飛び越し走査される。したがって、３本毎の飛び越し走査に相当するゲート信号線Ｇ２を画像信号ＳＧ１３として出力する時刻ｔ２のラッチタイミング信号ＳＧ９では、次のラッチタイミング信号ＳＧ９の出力は、３水平走査期間３Ｈ後の時刻ｔ５になっている。つまり、セレクタ７５からソース制御部に出力されるデータイネーブル信号ＳＧ７０の遅延値ＤＬ１は、ＤＬ１＝３になる。そして、これらの場合の、セレクタ８５から出力される画像信号ＳＧ２３の遅延値ＤＬ２は、ＤＬ２＝０になる。

　一方、この第２実施形態では、低周波数制御モードＭＤ２であっても、上述のように、一部のゲート信号線は並び順に走査されている。したがって、３本毎の飛び越し走査から外れるゲート信号線に対しても、ゲート信号が出力される。

　このような、３本毎の飛び越し走査から外れている、ゲート信号線Ｇ４を画像信号ＳＧ１３として出力する時刻ｔ５のラッチタイミング信号ＳＧ９では、次のラッチタイミング信号ＳＧ９の出力は、２水平走査期間２Ｈ後の時刻ｔ７になっている。つまり、セレクタ７５からソース制御部に出力されるデータイネーブル信号ＳＧ７０の遅延値ＤＬ１は、ＤＬ１＝２になる。そして、これらの場合の、セレクタ８５から出力される画像信号ＳＧ２３の遅延値ＤＬ２は、ＤＬ２＝１になる。

　同様に、３本毎の飛び越し走査から外れている、ゲート信号線Ｇ５を画像信号ＳＧ１３として出力する時刻ｔ７のラッチタイミング信号ＳＧ９では、次のラッチタイミング信号ＳＧ９の出力は、１水平走査期間１Ｈ後の時刻ｔ８になっている。つまり、セレクタ７５からソース制御部に出力されるデータイネーブル信号ＳＧ７０の遅延値ＤＬ１は、ＤＬ１＝１になる。そして、これらの場合の、セレクタ８５から出力される画像信号ＳＧ２３の遅延値ＤＬ２は、ＤＬ２＝２になる。

　このように、３本毎の飛び越し走査から外れる場合には、所望のゲート信号線の信号が出力されるように、遅延値ＤＬ１が、ＤＬ１＝１または２になり、ＤＬ１＝３と異なる。その場合、ＤＬ１＝３と異なるのを補正するために、遅延値ＤＬ２は、ＤＬ１＋ＤＬ２＝Ｋが満たされるように、設定される。これによって、３本毎の飛び越し走査から外れるゲート信号線においても、ソース駆動回路１４からの電圧出力と、ゲート駆動回路１３からのゲート信号線に対するゲート信号の出力とが、合致するようになっている。

　次に、図１２に示される低周波数制御モードＭＤ２における、ソース駆動回路１４に入力される画像信号の遅延時間が説明される。

　ゲート信号線Ｇ２に対応する画像信号Ｄ２は、遅延されずに、時刻ｔ２のラッチタイミング信号ＳＧ９に同期して、データ制御部３０ａのセレクタ４５からソース駆動回路１４に、画像信号ＳＧ１３として入力される。一方、ゲート信号線Ｇ４に対応する画像信号Ｄ４は、画像信号ＳＧ２１が１水平走査期間１Ｈ遅延された画像信号ＳＧ２１Ｄ１が、画像信号ＳＧ１３として、時刻ｔ５のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力される。また、ゲート信号線Ｇ５に対応する画像信号Ｄ５は、画像信号ＳＧ２１が２水平走査期間２Ｈ遅延された画像信号ＳＧ２１Ｄ２が、画像信号ＳＧ１３として、時刻ｔ７のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力される。

　このように、第２実施形態の低周波数制御モードＭＤ２では、Ｋ＝３であるので、データ制御部３０ａは、画像信号ＳＧ２１を、期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延させて、ソース駆動回路１４に入力する。

　次に、図１２に示される低周波数制御モードＭＤ２における、ゲート制御部２７から出力されるゲート駆動信号ＳＧ８内のゲートスタート信号の遅延時間と、垂直同期信号Ｖｓｙｎｃの後、最初にソース駆動回路１４に入力される画像信号の出力タイミングとの関係が説明される。

　上述のように、第２実施形態では、ゲート制御部２７は、低周波数制御モードＭＤ２の際に、基本制御モードＭＤ１よりも、ゲートスタート信号の出力タイミングを期間（Ｋ－１）Ｈ遅延させている。

　一方、垂直同期信号Ｖｓｙｎｃの後、最初にソース駆動回路１４に入力される画像信号Ｄ２は、図１２に示されるように、時刻ｔ２のラッチタイミング信号ＳＧ９に同期して、画像信号ＳＧ１３として、データ制御部３０ａのセレクタ４５からソース駆動回路１４に入力される。そして、この画像信号Ｄ２は、期間３Ｈの経過後の時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、ソース駆動回路１４から出力される。

　このように、第２実施形態の低周波数制御モードＭＤ２では、Ｋ＝３であるので、ソース制御部２８ａは、垂直同期信号Ｖｓｙｎｃの後、最初にソース駆動回路１４に入力される画像信号Ｄ２が、入力時点から期間ＫＨの経過後に、ソース駆動回路１４から出力されるように、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力している。これによって、ゲート駆動回路１３からゲート信号線Ｇ２に出力されるゲート信号に合致して、最初の画像信号Ｄ２が、ソース駆動回路１４から出力されることとなる。

　以上説明されたように、第２実施形態では、データイネーブル信号ＳＧ７０のオンオフに応じて、ラッチタイミング信号ＳＧ９の出力の有無を制御している。よって、水平同期信号Ｈｓｙｎｃの出力毎に、ラッチタイミング信号ＳＧ９を出力する第１実施形態に比べて、消費電力を低減することができる。

　一般的なソース駆動回路では、ソース駆動回路のタイミングを制御するラッチタイミング信号が、画像信号の先頭画素を判別するアドレスリセット機能と、ソース駆動回路に取り込まれた画像信号をソース信号線に出力するラッチ出力機能とを有する。第２実施形態では、ゲート信号線における走査対象信号線の間隔が一定ではない場合であっても、このような一般的なソース駆動回路を使用して、ゲート駆動回路１３からゲート信号が出力されるゲート信号線と、ソース駆動回路１４からソース信号線に出力される画像信号に対応する電圧とを整合させることができる。その結果、第２実施形態によれば、特別なソース駆動回路を使用しなくても、入力された画像信号に基づいて所望の映像を表示させ、かつ、消費電力を低減することができる。

　（第３実施形態）
　図１４は、第３実施形態の表示装置の構成を示すブロック図である。図１５は、図１４に示される第３実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第３実施形態では、第１実施形態と同様の要素には同様の符号が付されている。

　図１４に示されるように、第３実施形態の表示装置１ｂは、第１実施形態の表示装置１の制御部１１に代えて制御部１１ｂを備え、ソース駆動回路１４に代えてソース駆動回路１４ｂを備える。第３実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚであり、低周波数制御モードのフレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚである。以下、第１実施形態との相違点を中心に、第３実施形態が説明される。

　図１５に示されるように、制御部１１ｂは、同期生成部２１、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８ｂ、キャプチャ制御部２９、データ制御部３０ｂを備える。データ制御部３０ｂは、セレクタ４５を備える。

　ソース制御部２８ｂは、飛び越し走査制御部２６からのデータイネーブル信号ＳＧ７に基づき、データリセット信号ＳＧ３１を生成する。ソース制御部２８ｂは、生成したデータリセット信号ＳＧ３１を、水平同期信号Ｈｓｙｎｃに同期してソース駆動回路１４ｂに出力する。また、ソース制御部２８ｂは、データラッチ信号ＳＧ３２を生成する。ソース制御部２８ｂは、生成したデータラッチ信号ＳＧ３２を、水平同期信号Ｈｓｙｎｃに同期してソース駆動回路１４ｂに出力する。

　データリセット信号ＳＧ３１及びデータラッチ信号ＳＧ３２は、ソース駆動回路１４ｂの動作タイミングを制御するためのものである。データリセット信号ＳＧ３１は、ソース駆動回路１４ｂがデータの取り込みを開始するためのデータの先頭を示す信号である。セレクタ４５からソース駆動回路１４ｂに入力される画像信号ＳＧ１３は、データリセット信号ＳＧ３１に同期して入力される。

　データラッチ信号ＳＧ３２は、取り込んだデータに対応する電圧をソース駆動回路１４ｂが出力するタイミングを示す信号である。ソース駆動回路１４ｂは、入力された画像信号ＳＧ１３に対応する電圧を、データラッチ信号ＳＧ３２に同期して、ソース信号線に出力する。

　このように、第３実施形態では、第１、第２実施形態におけるラッチタイミング信号ＳＧ９の機能が、データリセット信号ＳＧ３１及びデータラッチ信号ＳＧ３２の２つの信号に分けられている。また、第３実施形態の制御部１１ｂは、第１、第２実施形態と異なり、データホールド部を備えていない。したがって、リード制御部３２から出力される画像信号ＳＧ１２ａが、そのままセレクタ４５に入力される。

　セレクタ４５は、待機モード信号ＳＧ２がオフの間は、入力される画像信号ＳＧ１を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。また、セレクタ４５は、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンの間は、入力信号に含まれる画像信号ＳＧ１を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。また、セレクタ４５は、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフの間は、リード制御部３２から出力される画像信号ＳＧ１２ａを、画像信号ＳＧ１３としてソース駆動回路１４に出力する。本実施形態において、液晶表示パネル１２が表示部の一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当する。

　図１６は、第３実施形態のゲート駆動回路１３及びソース駆動回路１４ｂの動作を概略的に示すタイミングチャートである。図１６では、図６、図７、図１１～図１３と同様に、ゲート信号線の本数Ｎが、ゲート信号線Ｇ１～Ｇ１２のＮ＝１２とされている。

　第３実施形態では、第１実施形態の図５と同様の画像信号ＳＧ１が入力され、図６と同様にゲート信号線Ｇ１～Ｇ１２に対してゲート信号が出力される。しかし、ゲート駆動回路１３及びソース駆動回路１４ｂの動作が第１実施形態と異なる。図１４～図１６を用いて、図６のサブフレームＳＦ７における第３実施形態のゲート駆動回路１３及びソース駆動回路１４ｂの動作が説明される。

　図１６において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１では、データイネーブル信号ＳＧ７がオンにされている。したがって、時刻ｔ１の水平同期信号Ｈｓｙｎｃに同期して、データリセット信号ＳＧ３１が出力される。この時刻ｔ１のデータリセット信号ＳＧ３１に同期して、ゲート信号線Ｇ１に対応する画像信号Ｄ１（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４ｂに入力される。時刻ｔ１の次の時刻ｔ２の水平同期信号Ｈｓｙｎｃに同期して、データラッチ信号ＳＧ３２が出力される。この時刻ｔ２のデータラッチ信号ＳＧ３２に同期して、画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１に対応する電圧が、ソース駆動回路１４ｂからソース信号線に出力される。

　なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、この画像信号Ｄ１は、リード制御部３２から出力された画像信号ＳＧ１２ａの信号である。

　一方、時刻ｔ１と時刻ｔ２との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。また、時刻ｔ０では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。したがって、ゲートスタート信号に同期して、ゲート信号線Ｇ１にゲート信号が出力される。したがって、ゲート信号線Ｇ１に対するゲート信号の出力中に、画像信号Ｄ１に対応する電圧が、ソース駆動回路１４ｂから出力され、画素電極に印加される。

　一方、時刻ｔ２では、データイネーブル信号ＳＧ７がオフにされる。このため、時刻ｔ２には、データリセット信号ＳＧ３１は出力されない。したがって、ゲート信号線Ｇ２に対応する画像信号は、ソース駆動回路１４ｂに入力されない。

　次の時刻ｔ３でも、データイネーブル信号ＳＧ７がオフにされている。このため、時刻ｔ３には、データリセット信号ＳＧ３１は出力されない。したがって、ゲート信号線Ｇ３に対応する画像信号Ｄ３は、ソース駆動回路１４ｂに入力されない。また、時刻ｔ３では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。したがって、ゲート信号線Ｇ２にゲート駆動回路１３からゲート信号が出力されない。

　次の時刻ｔ４では、データイネーブル信号ＳＧ７がオンにされている。このため、時刻ｔ４の水平同期信号Ｈｓｙｎｃに同期してデータリセット信号ＳＧ３１が出力される。この時刻ｔ４のデータリセット信号ＳＧ３１に同期して、ゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４ｂに入力される。

　一方、時刻ｔ４には、データラッチ信号ＳＧ３２は出力されない。したがって、時刻ｔ４にはソース駆動回路１４ｂから電圧は出力されない。また、時刻ｔ４では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ３にゲート信号が出力されない。

　次の時刻ｔ５では、データイネーブル信号ＳＧ７がオンにされている。このため、時刻ｔ５の水平同期信号Ｈｓｙｎｃに同期してデータリセット信号ＳＧ３１が出力される。この時刻ｔ５のデータリセット信号ＳＧ３１に同期して、ゲート信号線Ｇ５に対応する画像信号Ｄ５（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４ｂに入力される。

　また、時刻ｔ５のデータラッチ信号ＳＧ３２に同期して、前回の時刻ｔ４のデータリセット信号ＳＧ３１に同期してソース駆動回路１４ｂに入力されたゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ１３）に基づく電圧が、ソース駆動回路１４ｂからソース信号線に出力される。時刻ｔ５では、ゲート駆動回路１３からゲート信号線Ｇ４にゲート信号が出力されている。このため、ソース駆動回路１４ｂからソース信号線に出力された画像信号Ｄ４に基づく電圧が、画素電極に印加される。

　続く時刻ｔ６，ｔ７では、時刻ｔ５と同様に、データイネーブル信号ＳＧ７がオンにされている。このため、時刻ｔ５と同様に、時刻ｔ６，ｔ７の水平同期信号Ｈｓｙｎｃに同期してデータリセット信号ＳＧ３１がそれぞれ出力される。この時刻ｔ６，ｔ７のデータリセット信号ＳＧ３１に同期して、ゲート信号線Ｇ６，Ｇ７に対応する画像信号Ｄ６，Ｄ７（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４ｂに入力される。

　また、時刻ｔ６，ｔ７の水平同期信号に同期して、データラッチ信号ＳＧ３２が出力される。この時刻ｔ６，ｔ７のデータラッチ信号ＳＧ３２に同期して、前回の時刻ｔ５，ｔ６のデータリセット信号ＳＧ３１に同期してソース駆動回路１４ｂに入力されたゲート信号線Ｇ５，Ｇ６に対応する画像信号Ｄ５，Ｄ６（画像信号ＳＧ１３）に基づく電圧が、ソース駆動回路１４ｂからソース信号線に出力される。時刻ｔ６，ｔ７では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。したがって、ゲート駆動回路１３からゲート信号線Ｇ５，Ｇ６にゲート信号が出力されている。このため、ソース駆動回路１４ｂからソース信号線に出力された画像信号Ｄ５，Ｄ６に基づく電圧が、画素電極に印加される。

　なお、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオンになっている。このため、画像信号Ｄ４～Ｄ６は、外部から入力された画像信号ＳＧ１の信号である。また、図５及び図６を用いて説明されたように、待機モード信号ＳＧ２がオンかつ領域信号ＳＧａがオフになっている。このため、画像信号Ｄ７は、リード制御部３２から出力された画像信号ＳＧ１２ａの信号である。

　次の時刻ｔ８では、データイネーブル信号ＳＧ７がオフにされている。このため、時刻ｔ８には、データリセット信号ＳＧ３１は出力されない。したがって、ゲート信号線Ｇ８に対応する画像信号Ｄ８は、ソース駆動回路１４ｂに入力されない。

　また、時刻ｔ８の水平同期信号Ｈｓｙｎｃに同期して、データラッチ信号ＳＧ３２が出力される。この時刻ｔ８のデータラッチ信号ＳＧ３２に同期して、前回の時刻ｔ７のデータリセット信号ＳＧ３１に同期してソース駆動回路１４ｂに入力されたゲート信号線Ｇ７に対応する画像信号Ｄ７（画像信号ＳＧ１３）に基づく電圧が、ソース駆動回路１４ｂからソース信号線に出力される。

　時刻ｔ８では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。したがって、ゲート駆動回路１３からゲート信号線Ｇ７にゲート信号が出力されている。このため、ソース駆動回路１４ｂからソース信号線に出力された画像信号Ｄ７に基づく電圧が、画素電極に印加される。なお、図１６では、ゲート信号線Ｇ２，Ｇ３，Ｇ８，Ｇ９，Ｇ１１，Ｇ１２にゲート信号が出力されない。このため、ゲート信号線Ｇ２，Ｇ３，Ｇ８，Ｇ９，Ｇ１１，Ｇ１２は、破線で示されている。

　以上説明されたように、第３実施形態では、第１、第２実施形態におけるラッチタイミング信号ＳＧ９の機能が、データリセット信号ＳＧ３１及びデータラッチ信号ＳＧ３２の２つの信号に分けられている。したがって、第３実施形態によれば、第１実施形態のようにダミーデータを出力したり、第２実施形態のようにデータを遅延させたりすることなく、ゲート信号線に対する走査を、好適に実行することができる。

　第３実施形態では、ゲート駆動回路１３からゲート信号が出力されるゲート信号線と、ソース駆動回路１４からソース信号線に出力される画像信号に対応する電圧とを容易に整合させることができる。その結果、第３実施形態によれば、入力された画像信号に基づいて所望の映像を表示させ、かつ、消費電力を低減することができる。

　（第４実施形態）
　図１７は、第４実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第４実施形態では、第１実施形態と同様の要素には同様の符号が付されている。

　第４実施形態の表示装置は、図１に示される第１実施形態の表示装置１の制御部１１に代えて制御部１１ｃを備える。第４実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚであり、低周波数制御モードのフレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚである。以下、第１実施形態との相違点を中心に、第４実施形態が説明される。

　図１７に示されるように、制御部１１ｃは、同期生成部２１、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８、キャプチャ制御部２９、データ制御部３０、動画エリア生成部９１、遅延回路９２を備える。

　動画エリア生成部９１は、領域信号ＳＧａに基づき、領域制御信号ＳＧａｃを生成する。動画エリア生成部９１は、生成した領域制御信号ＳＧａｃを、飛び越し走査制御部２６、データ制御部３０に出力する。領域制御信号ＳＧａｃは、領域信号ＳＧａを１水平走査期間（１Ｈ）遅延した上で、領域信号ＳＧａのオンの範囲を、サブフレーム毎に、ゲート信号線の上方向（ゲート信号線Ｇ１の方向）へ拡大、ゲート信号線の下方向（ゲート信号線ＧＮの方向）へ拡大、拡大しないそのまま、を順に繰り返して得られる信号である。

　遅延回路９２は、入力される画像信号ＳＧ１を、１水平走査期間（１Ｈ）遅延し、遅延した画像信号ＳＧ１Ｄを出力する。遅延回路９２によって、画像信号ＳＧ１Ｄが、動画エリア生成部９１から出力される領域制御信号ＳＧａｃとタイミングが合ったものとなっている。飛び越し走査制御部２６及びデータ制御部３０は、領域信号ＳＧａに代えて領域制御信号ＳＧａｃを使用すること以外は、第１実施形態と全く同じである。本実施形態において、液晶表示パネル１２が表示部の一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当する。

　図１８は、液晶表示パネルの表示画面に、静止画領域と２つの動画領域とが混在して表示されている状態を概略的に示す図である。図１９は、図１８に示される画像が表示される場合の、１つのソース信号線（本実施形態では例えばソース信号線Ｓ１）への印加電圧の有無を概略的に表す図である。図２０～図２３は、図１７の主要な信号を概略的に表すタイミングチャートである。図２０は図１９のフレームＦＲ３を示し、図２１は図１９のサブフレームＳＦ４を示し、図２２は図１９のサブフレームＳＦ５を示し、図２３は図１９のサブフレームＳＦ６を示す。

　図１９では、フレームＦＲ１～ＦＲ３、サブフレームＳＦ４～ＳＦ１２、フレームＦＲ１３～ＦＲ１５が表されている。また、図１９～図２３では、ゲート信号線の本数Ｎが、Ｎ＝２０とされている。図１７～図２３を用いて、第４実施形態の表示装置の動作が説明される。

　図１８は、図１９のサブフレームＳＦ４におけるフレーム画像を示す。図１８に示されるように、液晶表示パネル１２の表示画面１２０は、静止画である画像ＩＭ３（以下、単に「静止画ＩＭ３」とも称される）が表示された静止画領域１２０Ｓと、動画である画像Ａ４（以下、単に「動画Ａ４」とも称される）が表示された動画領域１２０Ｍ１と、動画である画像Ｂ４（以下、単に「動画Ｂ４」とも称される）が表示された動画領域１２０Ｍ
２とを有する。図１９のゲート信号線Ｇ１～Ｇ２０のうち、ゲート信号線Ｇ６～Ｇ９が、図１８の動画領域１２０Ｍ１に対応し、ゲート信号線Ｇ１６～Ｇ１８が、図１８の動画領域１２０Ｍ２に対応し、ゲート信号線Ｇ１～Ｇ５，Ｇ１０～Ｇ１５，Ｇ１９，Ｇ２０が、図１８の静止画領域１２０Ｓに対応する。本実施形態において、動画領域１２０Ｍ１，１２０Ｍ２が特定領域の一例に相当し、静止画領域１２０Ｓが飛び越し領域の一例に相当する。

　図１９において、フレームＦＲ１～ＦＲ３では、制御モードが基本制御モードＭＤ１とされ、フレーム周波数Ｆ１が、Ｆ１＝６０Ｈｚとされている。図１９に示されるように、フレームＦＲ１におけるソース信号線Ｓ１への印加電圧の極性は「－」とされ、フレームＦＲ２におけるソース信号線Ｓ１への印加電圧の極性は「＋」とされ、フレームＦＲ３におけるソース信号線Ｓ１への印加電圧の極性は「－」とされて、カラム反転駆動モードで画素電極が駆動されている。

　そして、サブフレームＳＦ４において、基本制御モードＭＤ１から低周波数制御モードＭＤ２に移行し、サブフレームＳＦ４～ＳＦ１２では、低周波数制御モードＭＤ２になっている。低周波数制御モードＭＤ２では、フレーム周波数Ｆ２がＦ２＝２０Ｈｚとされている。そこで、低周波数制御モードＭＤ２では、サブフレームの表示毎に、走査するゲート信号線が間引かれている。つまり、低周波数制御モードＭＤ２では、サブフレーム毎に、ゲート信号線Ｇ１～Ｇ２０が飛び越し走査されて、サブフレーム画像が液晶表示パネル１２に表示されている。これによって、消費電力の低減が図られている。

　図２０に示されるフレームＦＲ３では、動画であるフレーム画像ＩＭ３を表す画像信号ＳＧ１が入力されている。したがって、領域信号ＳＧａは、ゲート信号線Ｇ１～Ｇ２０の間、オンになる。なお、上述のように、この動画であるフレーム画像ＩＭ３は、サブフレームＳＦ４以降では、静止画となる。

　図２０に示されるように、フレームＦＲ３では、動画エリア生成部９１は、領域信号ＳＧａを１水平走査期間（１Ｈ）遅延させた信号を、領域制御信号ＳＧａｃとする。飛び越し走査制御部２６は、領域制御信号ＳＧａｃがオンにされている間、データイネーブル信号ＳＧ７がオンになるように、データイネーブル信号ＳＧ７を生成する。また、遅延回路９２は、画像信号ＳＧ１を１水平走査期間（１Ｈ）遅延させた画像信号ＳＧ１Ｄを出力する。これによって、データイネーブル信号ＳＧ７は、画像信号ＳＧ１Ｄが出力されている間、オンになる。その結果、フレームＦＲ３では、図１９に示されるように、ゲート信号線Ｇ１～Ｇ２０の画素電極に対して画像信号Ｄ１～Ｄ２０に対応する電圧が印加される。

　図１９のサブフレームＳＦ４では、動画Ａ４，Ｂ４を表す画像信号ＳＧ１が入力される。したがって、図２１に示されるように、領域信号ＳＧａは、ゲート信号線Ｇ６～Ｇ９，Ｇ１６～Ｇ１８に対応する画像信号Ｄ６～Ｄ９，Ｄ１６～Ｄ１８の間、オンになっている。なお、サブフレームＳＦ４では、ゲート信号線Ｇ１～Ｇ５，Ｇ１０～Ｇ１５，Ｇ１９，Ｇ２０に対応する画像信号Ｄ１～Ｄ５，Ｄ１０～Ｄ１５，Ｄ１９，Ｄ２０は入力されない。しかし、図２１では、説明の便宜上、画像信号Ｄ１～Ｄ５，Ｄ１０～Ｄ１５，Ｄ１９，Ｄ２０が破線で示されている。この点については、図２２、図２３でも同様である。

　図２１に示されるように、サブフレームＳＦ４では、動画エリア生成部９１は、領域信号ＳＧａを、１水平走査期間（１Ｈ）遅延させた上で、オンの範囲を、ゲート信号線の上方向（ゲート信号線Ｇ１の方向）に拡大した信号を、領域制御信号ＳＧａｃとしている。つまり、ゲート信号線Ｇ６～Ｇ９（画像信号Ｄ６～Ｄ９）に加えて、ゲート信号線Ｇ５（画像信号Ｄ５）に対応する期間がオンにされている。また、ゲート信号線Ｇ１６～Ｇ１８（画像信号Ｄ１６～Ｄ１８）に加えて、ゲート信号線Ｇ１５（画像信号Ｄ１５）に対応する期間がオンにされている。また、遅延回路９２は、画像信号ＳＧ１を１水平走査期間（１Ｈ）遅延させた画像信号ＳＧ１Ｄを出力する。

　データイネーブル信号ＳＧ７は、領域制御信号ＳＧａｃがオンの期間に加えて、飛び越し走査されるゲート信号線Ｇ１，Ｇ４，Ｇ７，Ｇ１０，Ｇ１３，Ｇ１６，Ｇ１９（画像信号Ｄ１，Ｄ４，Ｄ７，Ｄ１０，Ｄ１３，Ｄ１６，Ｄ１９）に対応する期間、オンになる。一方、図２１に示されるソース駆動回路１４への画像信号ＳＧ１３は、遅延回路９２により遅延された画像信号ＳＧ１Ｄと、ＤＲＡＭ３４から読み出された画像信号ＳＧ１２ａとを合わせて生成される。

　これによって、サブフレームＳＦ４では、図１９に示されるように、ゲート信号線Ｇ１，Ｇ４～Ｇ１０，Ｇ１３，Ｇ１５～Ｇ１９の画素電極に対して、画像信号Ｄ１，Ｄ４～Ｄ１０，Ｄ１３，Ｄ１５～Ｄ１９に対応する電圧が印加される。その結果、図１８に示されるフレーム画像が液晶表示パネル１２の表示画面１２０に表示される。

　図１９のサブフレームＳＦ５では、動画Ａ５，Ｂ５を表す画像信号ＳＧ１が入力される。したがって、図２２に示されるように、領域信号ＳＧａは、ゲート信号線Ｇ６～Ｇ９，Ｇ１６～Ｇ１８に対応する画像信号Ｄ６～Ｄ９，Ｄ１６～Ｄ１８の間、オンになっている。

　図２２に示されるように、サブフレームＳＦ５では、動画エリア生成部９１は、領域信号ＳＧａを、１水平走査期間（１Ｈ）遅延させた上で、オンの範囲を、ゲート信号線の下方向（ゲート信号線Ｇ２０の方向）に拡大した信号を、領域制御信号ＳＧａｃとしている。つまり、ゲート信号線Ｇ６～Ｇ９（画像信号Ｄ６～Ｄ９）に加えて、ゲート信号線Ｇ１０（画像信号Ｄ１０）に対応する期間がオンにされている。また、ゲート信号線Ｇ１６～Ｇ１８（画像信号Ｄ１６～Ｄ１８）に加えて、ゲート信号線Ｇ１９（画像信号Ｄ１９）に対応する期間がオンにされている。また、遅延回路９２は、画像信号ＳＧ１を１水平走査期間（１Ｈ）遅延させた画像信号ＳＧ１Ｄを出力する。

　データイネーブル信号ＳＧ７は、領域制御信号ＳＧａｃがオンの期間に加えて、飛び越し走査されるゲート信号線Ｇ２，Ｇ５，Ｇ８，Ｇ１１，Ｇ１４，Ｇ１７，Ｇ２０（画像信号Ｄ２，Ｄ５，Ｄ８，Ｄ１１，Ｄ１４，Ｄ１７，Ｄ２０）に対応する期間、オンになる。一方、図２２に示されるソース駆動回路１４への画像信号ＳＧ１３は、遅延回路９２により遅延された画像信号ＳＧ１Ｄと、ＤＲＡＭ３４から読み出された画像信号ＳＧ１２ａとを合わせて生成される。その結果、サブフレームＳＦ５では、図１９に示されるように、ゲート信号線Ｇ２，Ｇ５～Ｇ１１，Ｇ１４，Ｇ１６～Ｇ２０の画素電極に対して、画像信号Ｄ２，Ｄ５～Ｄ１１，Ｄ１４，Ｄ１６～Ｄ２０に対応する電圧が印加される。

　図１９のサブフレームＳＦ６では、動画Ａ６，Ｂ６を表す画像信号ＳＧ１が入力される。したがって、図２３に示されるように、領域信号ＳＧａは、ゲート信号線Ｇ６～Ｇ９，Ｇ１６～Ｇ１８に対応する画像信号Ｄ６～Ｄ９，Ｄ１６～Ｄ１８の間、オンになっている。

　図２３に示されるように、サブフレームＳＦ６では、動画エリア生成部９１は、領域信号ＳＧａを、１水平走査期間（１Ｈ）遅延させた信号を、そのまま領域制御信号ＳＧａｃとしている。つまり、ゲート信号線Ｇ６～Ｇ９，Ｇ１６～Ｇ１８（画像信号Ｄ６～Ｄ９，Ｄ１６～Ｄ１８）に対応する期間がオンにされている。また、遅延回路９２は、画像信号ＳＧ１を１水平走査期間（１Ｈ）遅延させた画像信号ＳＧ１Ｄを出力する。

　データイネーブル信号ＳＧ７は、領域制御信号ＳＧａｃがオンの期間に加えて、飛び越し走査されるゲート信号線Ｇ３，Ｇ６，Ｇ９，Ｇ１２，Ｇ１５，Ｇ１８（画像信号Ｄ３，Ｄ６，Ｄ９，Ｄ１２，Ｄ１５，Ｄ１８）に対応する期間、オンになる。一方、図２３に示されるソース駆動回路１４への画像信号ＳＧ１３は、遅延回路９２により遅延された画像信号ＳＧ１Ｄと、ＤＲＡＭ３４から読み出された画像信号ＳＧ１２ａとを合わせて生成される。その結果、サブフレームＳＦ６では、図１９に示されるように、ゲート信号線Ｇ３，Ｇ６～Ｇ９，Ｇ１２，Ｇ１５～Ｇ１８の画素電極に対して画像信号Ｄ３，Ｄ６～Ｄ９，Ｄ１２，Ｄ１５～Ｄ１８に対応する電圧が印加される。

　以降、サブフレームＳＦ７，ＳＦ１０では、サブフレームＳＦ４と同様に動作する。また、サブフレームＳＦ８，ＳＦ１１では、サブフレームＳＦ５と同様に動作する。また、サブフレームＳＦ９，ＳＦ１２では、サブフレームＳＦ６と同様に動作する。そして、フレームＦＲ１３で、低周波数制御モードＭＤ２から基本制御モードＭＤ１に復帰している。これによって、フレームＦＲ１３～ＦＲ１５では、フレーム周波数Ｆ１がＦ１＝６０Ｈｚで、フレーム画像ＩＭ１３～ＩＭ１５が、それぞれ液晶表示パネル１２に表示される。

　以上説明されたように、この第４実施形態では、図１９に示されるように、ゲート信号線Ｇ６～Ｇ９，Ｇ１６～Ｇ１８は、６０Ｈｚの周波数で駆動される。これは、基本制御モード時のフレーム周波数と同じである。したがって、第４実施形態によれば、表示品位を低下させることなく、動画Ａ４，Ｂ４等を好適に表示することができる。

　また、ゲート信号線Ｇ１～Ｇ４，Ｇ１１～Ｇ１４，Ｇ２０は、２０Ｈｚの周波数で駆動される。これは、低周波数制御モード時のフレーム周波数と同じである。したがって、第４実施形態によれば、消費電力を低減することができる。なお、周波数が２０Ｈｚであっても、表示される画像は静止画であるため、表示品位が過度に低下することはない。

　また、ゲート信号線Ｇ５，Ｇ１０，Ｇ１５，Ｇ１９は、４０Ｈｚの周波数で駆動される。したがって、第４実施形態によれば、図１８における静止画領域１２０Ｓと動画領域１２０Ｍ１，１２０Ｍ２との境界における周波数の差異を第１～第３実施形態に比べて、低減することができる。

　例えば第１実施形態の図４では、静止画領域１２０Ｓに含まれるゲート信号線は２０Ｈｚの周波数で駆動され、動画領域１２０Ｍに含まれるゲート信号線は６０Ｈｚの周波数で駆動される。これに対して、第４実施形態では、静止画領域１２０Ｓと動画領域１２０Ｍ１，１２０Ｍ２との境界に、ゲート信号線が４０Ｈｚで駆動される領域を設けている。したがって、第４実施形態によれば、静止画領域１２０Ｓと動画領域１２０Ｍ１，１２０Ｍ２との境界において、液晶表示パネル１２に表示される画像に段差が視認される可能性を低減することができる。

　（第５実施形態）
　図２４は、第５実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第５実施形態では、第１実施形態と同様の要素には同様の符号が付されている。

　第５実施形態の表示装置は、図１に示される第１実施形態の表示装置１の制御部１１に代えて制御部１１ｄを備える。第５実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚであり、低周波数制御モードのフレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚである。以下、第１実施形態との相違点を中心に、第５実施形態が説明される。

　図２４に示されるように、制御部１１ｄは、同期生成部２１、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８、キャプチャ制御部２９ｄ、データ制御部３０を備える。

　キャプチャ制御部２９ｄは、待機モード信号ＳＧ２がオンにされると、待機モード信号ＳＧ２がオンにされたときに入力されたフレーム画像を表す画像信号ＳＧ１を示す範囲信号ＳＧ１０を生成する。また、キャプチャ制御部２９ｄは、待機モード信号ＳＧ２と領域信号ＳＧａとの論理積を、範囲信号ＳＧ１０として生成する。キャプチャ制御部２９ｄは、生成した範囲信号ＳＧ１０をライト制御部３１に出力する。本実施形態において、液晶表示パネル１２が表示部の一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当する。

　図２５は、基本制御モードＭＤ１から低周波数制御モードＭＤ２に移行した後、低周波数制御モードＭＤ２において、静止画の一部の領域が異なる静止画に更新され、さらに、別の一部の領域が別の静止画に更新される場合の、図２４に示される主要な信号を概略的に表すタイミングチャートである。図２６（ａ）～２６（ｄ）は、図２５の動作が行われた場合の液晶表示パネルの表示画面の表示状態を概略的に示す図である。図２７は、図２５の動作が行われた場合の、１つのソース信号線（本実施形態では例えばソース信号線Ｓ１）への印加電圧の極性を概略的に表す図である。なお、図２７では、ゲート信号線の本数Ｎが、Ｎ＝２０とされている。図２４～図２７を用いて、第５実施形態の表示装置の動作が説明される。

　図２５において、フレームＦＲ１，ＦＲ２では、外部から画像ＩＭ１，ＩＭ２を表す画像信号ＳＧ１がフレーム毎に、同期信号ＳＧ０（垂直同期信号Ｖｓｙｎｃ）に同期して入力されている。この間は、外部から入力される同期信号ＳＧ０が、同期生成部２１から同期信号ＳＧ３として出力される。この第５実施形態では、画像ＩＭ１，ＩＭ２は、動画であるため、待機モード信号ＳＧ２はオフにされている。このため、データ制御部３０は、画像ＩＭ１，ＩＭ２を表す画像信号ＳＧ１を、画像信号ＳＧ１３として、ソース駆動回路１４に出力する。

　フレームＦＲ３の垂直同期信号Ｖｓｙｎｃに同期して、待機モード信号ＳＧ２がオンにされると、キャプチャ制御部２９ｄは、範囲信号ＳＧ１０を生成する。その結果、ライト制御部３１から、画像ＩＭ３を表す画像信号ＳＧ１１が、アービタ３３を介してＤＲＡＭ３４に保存される。待機モード信号ＳＧ２がオンにされた後、同期信号ＳＧ０及び画像信号ＳＧ１の入力が停止される。

　フレームＦＲ１～ＦＲ３では、入力される画像ＩＭ１～ＩＭ３が動画であるため、領域信号ＳＧａは、画像信号ＳＧ１の入力の間、オンにされる。なお、フレームＦＲ３では、待機モード信号ＳＧ２がオンにされているため、入力される画像ＩＭ３は、サブフレームＳＦ４以降は静止画になる。しかし、フレームＦＲ３の段階では、画像ＩＭ３は、画像ＩＭ２に対して動画になる。

　図２７において、フレームＦＲ１～ＦＲ３では、制御モードが基本制御モードとされ、フレーム周波数Ｆ１が、Ｆ１＝６０Ｈｚとされている。フレームＦＲ１におけるソース信号線Ｓ１への印加電圧の極性は「－」とされ、フレームＦＲ２におけるソース信号線Ｓ１への印加電圧の極性は「＋」とされ、フレームＦＲ３におけるソース信号線Ｓ１への印加電圧の極性は「－」とされて、カラム反転駆動モードで画素電極が駆動されている。

　待機モード信号ＳＧ２がオンにされた後のサブフレームＳＦ４以降では、同期生成部２１が垂直同期信号Ｖｓｙｎｃを含む同期信号ＳＧ３を生成する。そして、サブフレームＳＦ４の垂直同期信号Ｖｓｙｎｃに同期して、ＤＲＡＭ３４に保存されている静止画ＩＭ３が画像信号ＳＧ１２ａとして読み出され、データ制御部３０から画像信号ＳＧ１３としてソース駆動回路１４に出力されて、静止画ＩＭ３が液晶表示パネル１２に表示される。

　時刻ｔ１に、同期信号ＳＧ０が入力されて、液晶表示パネル１２の表示画面１２０の一部に表示される画像Ａ１を表す画像信号ＳＧ１が入力される。領域信号ＳＧａは、画像信号ＳＧ１の画像Ａ１に対応する範囲において、オンにされる。

　キャプチャ制御部２９ｄは、領域信号ＳＧａ及び待機モード信号ＳＧ２の論理積を範囲信号ＳＧ１０として生成する。また、キャプチャ制御部２９ｄは、同期信号ＳＧ０が入力された時刻ｔ１から領域信号ＳＧａのオンまでの時間に基づき、液晶表示パネル１２の表示画面１２０における画像Ａ１の表示位置を判別する。また、キャプチャ制御部２９ｄは、その表示位置を考慮して、範囲信号ＳＧ１０を生成する。その結果、画像Ａ１を表す画像信号ＳＧ１１が、液晶表示パネル１２における画像Ａ１の表示位置を考慮に入れた上で、ＤＲＡＭ３４に保存される。

　一方、サブフレームＳＦ５では、サブフレームＳＦ４と同様に、静止画ＩＭ３を表す画像信号ＳＧ１３がソース駆動回路１４に出力されて、静止画ＩＭ３が液晶表示パネル１２に表示される。

　このように、サブフレームＳＦ４，ＳＦ５では、静止画ＩＭ３が液晶表示パネル１２に表示されている。そこで、図２７に示されるように、サブフレームＳＦ４，ＳＦ５では、ゲート信号線Ｇ１～Ｇ２０が、３本毎に飛び越し走査される。つまり、フレーム周波数Ｆ２がＦ２＝２０Ｈｚとされている。これによって、消費電力の低減が図られている。なお、液晶表示パネル１２に表示されるのは静止画ＩＭ３である。このため、フレーム周波数を、Ｆ１＝６０ＨｚからＦ２＝２０Ｈｚに低減しても、静止画ＩＭ３の表示品位が過度に低下することはない。

　次のサブフレームＳＦ６では、ＤＲＡＭ３４に保存されている画像ＩＭ３，Ａ１がリード制御部３２により読み出されて、静止画ＩＭ３の一部が画像Ａ１に置き換えられた画像を表す画像信号が、リード制御部３２から画像信号ＳＧ１２ａとして出力される。そして、データ制御部３０から、画像信号ＳＧ１３としてソース駆動回路１４に出力される。

　これによって、サブフレームＳＦ６では、図２６（ａ）に示されるように、静止画ＩＭ３の一部が画像Ａ１に置き換えられた画像が、液晶表示パネル１２の表示画面１２０に表示される。この表示画面１２０において、静止画ＩＭ３の表示領域が静止画領域１２０Ｓであり、画像Ａ１の表示領域が更新領域１２０Ｕである。

　ここで、図２６（ａ）の更新領域１２０Ｕは、図２７のゲート信号線Ｇ６～Ｇ１３に対応するものとする。この場合、サブフレームＳＦ６では、図２７に示されるように、切り替えられた画像Ａ１の更新領域１２０Ｕに対応するゲート信号線Ｇ６～Ｇ１３は、飛び越し走査でなくて並び順に走査される。一方、静止画領域１２０Ｓに対応するゲート信号線Ｇ１～Ｇ５，Ｇ１４～Ｇ２０は、３本毎に飛び越し走査される。したがって、この場合でも、液晶表示パネル１２のフレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚである。

　次のサブフレームＳＦ７では、サブフレームＳＦ６と同様に、静止画ＩＭ３の一部が画像Ａ１に置き換えられた画像が、液晶表示パネル１２の表示画面１２０に表示される。但し、サブフレームＳＦ７では、図２６（ｂ）に示されるように、表示画面１２０において、静止画ＩＭ３及び画像Ａ１の全ての表示領域が静止画領域１２０Ｓとなる。そして、サブフレームＳＦ７では、図２７に示されるように、サブフレームＳＦ４，ＳＦ５と同様に、ゲート信号線Ｇ１～Ｇ２０は、３本毎に飛び越し走査される。したがって、フレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚになる。

　次に、サブフレームＳＦ７の途中の時刻ｔ２に、同期信号ＳＧ０が入力されて、液晶表示パネル１２の表示画面１２０の一部に表示される画像Ａ２を表す画像信号ＳＧ１が入力される。領域信号ＳＧａは、画像信号ＳＧ１の画像Ａ２に対応する範囲において、オンにされる。

　キャプチャ制御部２９ｄは、領域信号ＳＧａ及び待機モード信号ＳＧ２の論理積を範囲信号ＳＧ１０として生成する。また、キャプチャ制御部２９ｄは、同期信号ＳＧ０が入力された時刻ｔ２から領域信号ＳＧａのオンまでの時間に基づき、液晶表示パネル１２における画像Ａ２の表示位置を判別する。また、キャプチャ制御部２９ｄは、その表示位置を考慮して、範囲信号ＳＧ１０を生成する。その結果、画像Ａ２を表す画像信号ＳＧ１１が、液晶表示パネル１２における画像Ａ２の表示位置を考慮に入れた上で、ＤＲＡＭ３４に保存される。

　次のサブフレームＳＦ８では、ＤＲＡＭ３４に保存されている画像ＩＭ３，Ａ１，Ａ２がリード制御部３２により読み出されて、静止画である画像ＩＭ３の一部が画像Ａ１，Ａ２に置き換えられた画像を表す画像信号が、リード制御部３２から画像信号ＳＧ１２ａとして出力される。そして、データ制御部３０から、画像信号ＳＧ１３としてソース駆動回路１４に出力される。

　これによって、サブフレームＳＦ８では、図２６（ｃ）に示されるように、静止画ＩＭ３，Ａ１の一部が画像Ａ２に置き換えられた画像が、液晶表示パネル１２の表示画面１２０に表示される。この表示画面１２０において、静止画ＩＭ３，Ａ１の表示領域が静止画領域１２０Ｓであり、画像Ａ２の表示領域が更新領域１２０Ｕである。

　ここで、図２６（ｃ）の更新領域１２０Ｕは、図２７のゲート信号線Ｇ１２～Ｇ２０に対応するものとする。この場合、サブフレームＳＦ８では、図２７に示されるように、切り替えられた画像Ａ２の更新領域１２０Ｕに対応するゲート信号線Ｇ１２～Ｇ２０は、飛び越し走査でなくて並び順に走査される。一方、静止画領域１２０Ｓに対応するゲート信号線Ｇ１～Ｇ１１は、３本毎に飛び越し走査される。したがって、この場合でも、フレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚである。

　次のサブフレームＳＦ９では、サブフレームＳＦ８と同様に、静止画ＩＭ３，Ａ１の一部が画像Ａ２に置き換えられた画像が、液晶表示パネル１２の表示画面１２０に表示される。但し、サブフレームＳＦ９では、図２６（ｄ）に示されるように、表示画面１２０において、静止画ＩＭ３，Ａ１及び画像Ａ２の全ての表示領域が静止画領域１２０Ｓである。

　そして、サブフレームＳＦ９では、図２７に示されるように、サブフレームＳＦ４，ＳＦ５，ＳＦ７と同様に、ゲート信号線Ｇ１～Ｇ２０は、３本毎に飛び越し走査される。次のサブフレームＳＦ１０，ＳＦ１１でも、サブフレームＳＦ９と同様の動作が行われる。したがって、サブフレームＳＦ９～ＳＦ１１によって画像全体が表示されるので、フレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚになる。

　そして、図２５に示されるように、サブフレームＳＦ１１の途中の時刻ｔ３に、待機モード信号ＳＧ２がオフにされる。その後、時刻ｔ４に、同期信号ＳＧ０及び画像信号ＳＧ１の入力が再開される。次の時刻ｔ５の同期信号ＳＧ０に同期して、同期生成部２１は、同期信号ＳＧ３を生成し、生成した同期信号ＳＧ３を出力する。

　時刻ｔ５の同期信号ＳＧ０（ＳＧ３）から、制御モードが基本制御モードＭＤ１に復帰し、フレームＦＲ１２が開始される。フレームＦＲ１２では、入力された画像ＩＭ１２を表す画像信号ＳＧ１が、画像信号ＳＧ１３としてデータ制御部３０からソース駆動回路１４に出力される。その結果、画像ＩＭ１２が液晶表示パネル１２に表示される。

　続くフレームＦＲ１３，ＦＲ１４でも、フレームＦＲ１２と同様に動作して、画像ＩＭ１３，ＩＭ１４が液晶表示パネル１２に表示される。フレームＦＲ１２～ＦＲ１４の表示時には、フレーム周波数Ｆ１がＦ１＝６０Ｈｚとされ、図２７に示されるように、ゲート信号線Ｇ１～Ｇ２０が並び順で走査される。また、各画素電極は、カラム反転駆動モードで駆動される。本実施形態において、更新領域１２０Ｕが特定領域の一例に相当し、静止画領域１２０Ｓが飛び越し領域の一例に相当する。

　以上説明されたように、この第５実施形態では、液晶表示パネル１２の表示画面１２０に表示されている静止画ＩＭ３の一部が異なる画像に更新された場合には、更新時のサブフレームＳＦ６において、更新領域１２０Ｕに対応するゲート信号線Ｇ６～Ｇ１３が並び順に走査され、更新時のサブフレームＳＦ８において、更新領域１２０Ｕに対応するゲート信号線Ｇ１２～Ｇ２０が並び順に走査されている。したがって、第５実施形態によれば、表示品位を低下させることなく、更新された画像Ａ１，Ａ２を好適に表示することができる。

　また、この第５実施形態では、更新領域１２０Ｕ以外の静止画領域１２０Ｓに対応するゲート信号線は、３本毎に飛び越し走査されて、フレーム周波数Ｆ２が、Ｆ２＝２０Ｈｚとされている。したがって、第５実施形態によれば、消費電力を低減することができる。なお、フレーム周波数が２０Ｈｚであっても、表示される画像は静止画であるため、表示品位が過度に低下することはない。

　（第６実施形態）
　図２８は、第６実施形態の表示装置の構成を示すブロック図である。図２９は、図２８に示される第６実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。図３０は、図２８に示される液晶表示パネルの表示画面に、階調差の小さい画像領域と階調差の大きい画像領域とが混在して表示されている状態を概略的に示す図である。

　第６実施形態では、第１実施形態と同様の要素には同様の符号が付されている。第６実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚであり、低周波数制御モードのフレーム周波数Ｆ２は、Ｆ２＝２０Ｈｚである。以下、第１実施形態との相違点を中心に、第６実施形態が説明される。

　低周波数制御モードＭＤ２において、例えば上記第１実施形態では、図４、図６に示されるように、動画領域１２０Ｍに対応するゲート信号線Ｇ４～Ｇ６が並び順に走査されている。また、低周波数制御モードＭＤ２において、例えば上記第５実施形態では、図２６（ａ）～２６（ｄ）、図２７に示されるように、更新領域１２０Ｕに対応するゲート信号線Ｇ６～Ｇ１３が並び順に走査されている。これに対して、この第６実施形態では、静止画領域であっても、その一部の領域に対応するゲート信号線が並び順に走査される。

　図２８に示されるように、第６実施形態の表示装置１ｅは、第１実施形態の表示装置１の制御部１１に代えて制御部１１ｅを備え、画像メモリ部１６に代えて画像メモリ部１６ｅを備える。上記第１実施形態と異なり、第６実施形態の制御部１１ｅには、領域信号ＳＧａが入力されない。

　図２９に示されるように、制御部１１ｅは、同期生成部２１、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８、キャプチャ制御部２９ｅ、データ制御部３０、領域判定部９３を備える。画像メモリ部１６ｅは、ライト制御部３１、リード制御部３２ｅ、アービタ３３、ＤＲＡＭ３４を備える。

　キャプチャ制御部２９ｅは、待機モード信号ＳＧ２がオンになると、入力される画像信号ＳＧ１の全体に対応する範囲信号ＳＧ１０を生成する。キャプチャ制御部２９ｅは、生成した範囲信号ＳＧ１０をライト制御部３１に出力する。飛び越し走査制御部２６は、第１実施形態と異なり、データイネーブル信号ＳＧ７をリード制御部３２ｅに出力しない。

　その結果、リード制御部３２ｅは、ゲート信号線に対応する画像信号ＳＧ２１をデータ制御部３０、領域判定部９３に出力する。すなわち、リード制御部３２ｅは、入力された静止画を表す画像信号ＳＧ１、つまりＤＲＡＭ３４に保存された画像信号ＳＧ１１を、そのまま画像信号ＳＧ２１として、データ制御部３０、領域判定部９３に出力する。

　領域判定部９３は、リード制御部３２ｅから入力される画像信号ＳＧ２１に含まれる各画素信号の信号レベルに基づき、階調差の小さい画像領域と階調差の大きい画像領域とを判定する。領域判定部９３は、判定結果に基づき、階調差の大きい画像領域を表す領域信号ＳＧａ１を生成する。領域判定部９３は、生成した領域信号ＳＧａ１を飛び越し走査制御部２６、データ制御部３０に出力する。飛び越し走査制御部２６、データ制御部３０は、領域信号ＳＧａに代えて領域信号ＳＧａ１を使用すること以外は、第１実施形態と同じである。

　図３０には、液晶表示パネル１２の表示画面１２０に、階調差の小さい、なだらかな画像が表示される画像領域１２０Ｇと、階調差の大きい画像が表示される画像領域１２０Ｐとが混在した静止画が表示されている状態が示されている。図３０の場合には、領域判定部９３は、液晶表示パネル１２の表示画面１２０のうちの画像領域１２０Ｐに対応してオンにされる領域信号ＳＧａ１を生成する。

　この第６実施形態では、図３０に示されるように、画像領域１２０Ｐは、ゲート信号線Ｇ４～Ｇ６に対応する。ゲート信号線Ｇ４，Ｇ６は、例えば白線からなる画像を表す。ゲート信号線Ｇ５は、例えば黒線からなる画像を表す。本実施形態において、画像領域１２０Ｐが、特定領域の一例に相当する。

　このような階調差の大きい画像領域１２０Ｐに対応するゲート信号線において飛び越し走査が行われると、ラインフリッカが視認されて画像の表示品位が低下する。そこで、この第６実施形態では、制御部１１ｅは、第１実施形態の図６と同様に、ゲート信号線Ｇ４～Ｇ６が並び順に走査されるように、ゲート駆動回路１３を制御する。したがって、第６実施形態によれば、階調差の大きい画像領域１２０Ｐにおける画像の表示品位が低下するのを防止することができる。

　上記第６実施形態では、ゲート信号線Ｇ４，Ｇ６は、例えば白線からなる画像を表し、ゲート信号線Ｇ５は、例えば黒線からなる画像を表している。代替的に、画像領域１２０Ｐは、隣接するゲート信号線に対する画素信号の信号レベルの差が閾値以上であるゲート信号線に対応する領域としてもよい。閾値は、例えば信号レベルの最大値の５０％としてもよい。すなわち、画素信号が８ビットで表される場合には、閾値を例えば「１２８」としてもよい。

　（その他）
　上記第４～第６実施形態では、第１実施形態と同じデータ制御部３０が用いられているが、データ制御部３０に代えて、第２実施形態と同じデータ制御部３０ａを備えてもよい。この場合には、第２実施形態と同様に、ゲート制御部２７に入力する出力イネーブル信号ＳＧ６を、飛び越し走査制御部２６に代えて、データ制御部３０ａから出力すればよい。また、ソース制御部２８に代えてソース制御部２８ａを備え、飛び越し走査制御部２６は、データイネーブル信号ＳＧ７をデータ制御部３０ａに出力し、データ制御部３０ａが、ソース制御部２８ａにデータイネーブル信号ＳＧ７０を出力すればよい。

　また、同様に、上記第４～第６実施形態では、データ制御部３０に代えて、第３実施形態と同じデータ制御部３０ｂを備えてもよい。この場合には、第３実施形態と同様に、ソース駆動回路１４に代えてソース駆動回路１４ｂを備え、ソース制御部２８に代えてソース制御部２８ｂを備えればよい。

　上記第１～第６実施形態では、低周波数制御モードＭＤ２のフレーム周波数Ｆ２をＦ２＝２０Ｈｚとしている。代替的に、他の周波数としてもよい。例えば、Ｆ２＝１５Ｈｚとしてもよい。この場合には、Ｋ＝Ｆ１／Ｆ２＝４となる。したがって、ゲート信号線を４本毎に飛び越し走査し、サブフレーム画像の生成を４回繰り返すことにより、フレーム周波数Ｆ２がＦ２＝１５Ｈｚで、１フレームの画像表示が行われる。

　なお、低周波数制御モードＭＤ２のフレーム周波数Ｆ２がＦ２＝１５Ｈｚの場合、Ｋ＝Ｆ１／Ｆ２＝４となる。このため、第２実施形態では、データ遅延制御部６１は、遅延回路を４個備え、データ遅延部６２は、ラインメモリを３個備えればよい。一般に、第２実施形態では、データ遅延制御部６１は、遅延回路をＫ個備え、データ遅延部６２は、ラインメモリを（Ｋ－１）個備えればよい。

　また、低周波数制御モードＭＤ２のフレーム周波数Ｆ２がＦ２＝１５Ｈｚの場合、第２実施形態で説明された、セレクタ７５からソース制御部に出力されるデータイネーブル信号ＳＧ７０の遅延値（つまりソース制御部２８ａからソース駆動回路１４に出力されるラッチタイミング信号ＳＧ９の間隔）ＤＬ１と、セレクタ８５から出力される画像信号ＳＧ２３の遅延値（つまりセレクタ４５からソース駆動回路１４に出力される画像信号ＳＧ１３の遅延値）ＤＬ２との関係は、ＤＬ１＋ＤＬ２＝４となる。一般に、第２実施形態では、ＤＬ１＋ＤＬ２＝Ｋとなる。

　上記各実施形態では、画素電極の駆動モードをカラム反転駆動モードとしているが、代替的に、フレーム反転駆動モード、またはドット反転駆動モードとしてもよい。

　上記第２実施形態では、図５、図１１～図１３から分かるように、制御部１１ａは、垂直同期信号Ｖｓｙｎｃと次の垂直同期信号Ｖｓｙｎｃとの間（つまり垂直走査期間）において、ゲート信号線に対する走査のライン間隔を、１本毎と２本毎と３本毎との間で、可変にしていると考えることもできる。このように考えると、低周波数制御モードＭＤ２で領域信号ＳＧａがオフのままである場合には、ゲート信号線に対する走査のライン間隔は３本毎が継続する。また、領域信号ＳＧａがオンになると、その領域信号ＳＧａのオンの範囲によって、ゲート信号線に対する走査のライン間隔は、３本毎と、１本毎または２本毎とが、混在することになる。例えば図１１、図１３では、ゲート信号線に対する走査のライン間隔は、３本毎と１本毎とが混在している。例えば図１２では、ゲート信号線に対する走査のライン間隔は、３本毎と１本毎と２本毎とが混在している。

　このように、ゲート信号線に対する走査のライン間隔が１本毎からＫ本毎までの間で可変にされることにより、ゲート信号線に対する飛び越し走査と並び順の走査とが混在することとなる。このため、画像信号に応じて、飛び越し走査と並び順の走査とを使い分けることができる。その結果、表示される画像品位が過度に低下するのを抑制しつつ、消費電力の低減を図ることが可能になる。

　なお、上述した具体的実施形態には以下の構成を有する発明が主に含まれている。

　この構成によれば、基本制御モードのフレーム周波数は第１周波数Ｆ１であり、低周波数制御モードのフレーム周波数は第１周波数Ｆ１より低い第２周波数Ｆ２である。また、基本制御モードと低周波数制御モードとのいずれの場合にも、水平走査期間（１Ｈ）が一定となるように、ゲート駆動部が制御される。このため、基本制御モードに比べて、低周波数制御モードの消費電力を低減することができる。基本制御モードでは、ゲート駆動部が、複数のゲート信号線を並び順に走査することにより、フレーム周波数が第１周波数Ｆ１で、フレーム画像が表示部に表示される。低周波数制御モードでは、フレーム画像の特定の複数のゲート信号線に対応する特定領域でオンとなる領域信号のオンオフが判別される。また、低周波数制御モードでは、領域信号がオフの場合には、ゲート駆動部がゲート信号線をＫ本毎に第１周波数Ｆ１で飛び越し走査してサブフレーム画像が表示部に表示されるとともに、サブフレーム画像の表示がＫ回繰り返されることによりＫ個のサブフレーム画像からなるフレーム画像が、表示部に表示される。また、低周波数制御モードでは、領域信号がオンの場合には、ゲート駆動部が、サブフレーム画像の表示毎に特定の複数のゲート信号線を並び順に走査する。

　したがって、低周波数制御モードであっても、フレーム画像の特定領域では、サブフレーム画像の表示毎にゲート信号線が並び順に走査される。このため、フレーム画像の特定領域における画質を基本制御モードと同等にすることができる。また、低周波数制御モードでは、領域信号がオフである、フレーム画像の特定領域以外の領域では、ゲート信号線がＫ本毎に第１周波数Ｆ１で飛び越し走査される。このため、消費電力を十分に低減することができる。

　上記表示装置において、前記ゲート駆動部により走査されるゲート信号線が走査対象信号線と定義され、前記制御部は、前記ゲート信号線に対する走査の開始を指示するゲートスタート信号を前記ゲート駆動部に入力し、前記画像信号を前記ソース駆動部に入力し、対応する前記画像信号が選択中の前記走査対象信号線に入力されるように、前記垂直同期信号から所定の遅延時間後に前記ゲートスタート信号を前記ゲート駆動部に入力し、かつ、前記画像信号を期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延させて前記ソース駆動部に入力するとしてもよい。

　この構成によれば、制御部によって、ゲート信号線に対する走査の開始を指示するゲートスタート信号が、ゲート駆動部に入力される。制御部によって、画像信号が、ソース駆動部に入力される。対応する画像信号が選択中の走査対象信号線に入力されるように、制御部によって、垂直同期信号から所定の遅延時間後に、ゲートスタート信号がゲート駆動部に入力され、かつ、画像信号が、期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延されて、ソース駆動部に入力される。したがって、ゲート信号線に対応する画像信号が、適切に入力されることとなる。

　上記表示装置において、前記制御部は、前記低周波数制御モードの際に、前記ゲートスタート信号を前記ゲート駆動部に入力するタイミングを、前記基本制御モードよりも、少なくとも期間（Ｋ－１）Ｈ遅延させ、かつ、前記垂直同期信号の後、最初に前記ソース駆動部に入力された前記画像信号が、入力時点から期間ＫＨの経過後に前記ソース駆動部から出力されるように、前記ソース駆動部を制御するとしてもよい。

　この構成によれば、制御部によって、低周波数制御モードの際に、基本制御モードよりも、少なくとも期間（Ｋ－１）Ｈ遅延されて、ゲートスタート信号がゲート駆動部に入力される。また、制御部によって、低周波数制御モードの際に、垂直同期信号の後、最初にソース駆動部に入力された画像信号が、入力時点から期間ＫＨの経過後にソース駆動部から出力されるように、ソース駆動部が制御される。したがって、垂直同期信号の後の最初の画像信号は、対応するゲート信号線に適切に入力されることとなる。

　上記表示装置において、前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、前記制御部は、前記低周波数制御モードでは、選択中の走査対象信号線が、１回前の走査対象信号線からＬ本目（Ｌは１以上Ｋ以下の整数）のゲート信号線の場合には、前記選択中の走査対象信号線に対応する前記画像信号を期間（Ｋ－Ｌ）Ｈ遅延させて前記ソース駆動部に入力するとしてもよい。

　この構成によれば、制御部からソース駆動部に、ソース駆動部の動作タイミングを制御するためのラッチタイミング信号が繰り返し入力され、かつ、ラッチタイミング信号の入力に同期して画像信号が入力される。ラッチタイミング信号の入力に同期して入力された画像信号に基づく電圧が、次のラッチタイミング信号の入力に同期して、ソース駆動部からソース信号線を介して出力される。低周波数制御モードでは、選択中の走査対象信号線が、１回前の走査対象信号線からＬ本目（Ｌは１以上Ｋ以下の整数）のゲート信号線の場合には、選択中の走査対象信号線に対応する画像信号が、期間（Ｋ－Ｌ）Ｈ遅延されてソース駆動部に入力される。

　したがって、フレーム画像の特定領域では、ゲート信号線が並び順に走査されるため、Ｌ＝１になる。このため、例えばＫ＝３の場合に、選択中の走査対象信号線に対応する画像信号は、期間２Ｈ遅延されてソース駆動部に入力される。また、フレーム画像の特定領域以外の領域では、ゲート信号線がＫ本毎に飛び越し走査されるため、Ｌ＝Ｋになる。このため、選択中の走査対象信号線に対応する画像信号は、遅延されずに、ソース駆動部に入力される。その結果、ソース駆動部に、選択中の走査対象信号線に対応する画像信号が、好適に入力される。

　上記表示装置において、前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、前記制御部は、前記低周波数制御モードでは、前記ソース駆動部に入力する前記ラッチタイミング信号の間隔を、前記ゲート信号線に対する走査のライン間隔に応じて（１～Ｋ）Ｈの範囲で変更し、前記垂直同期信号からＪ回目（Ｊは２以上の整数）のラッチタイミング信号と（Ｊ＋１）回目のラッチタイミング信号との間隔がＰＨ（Ｐは１以上Ｋ以下の整数）であるとき、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立するとしてもよい。

　但し、Ｉ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部に入力される前記画像信号に対応するゲート信号線の副走査方向順に数えた番号であり、Ｏ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部から出力される前記電圧に対応するゲート信号線の副走査方向順に数えた番号である。

　この構成によれば、制御部からソース駆動部に、ソース駆動部の動作タイミングを制御するためのラッチタイミング信号が繰り返し入力され、かつ、ラッチタイミング信号の入力に同期して画像信号が入力される。ラッチタイミング信号の入力に同期して入力された画像信号に基づく電圧が、次のラッチタイミング信号の入力に同期して、ソース駆動部からソース信号線を介して出力される。低周波数制御モードでは、ソース駆動部に入力されるラッチタイミング信号の間隔が、ゲート信号線に対する走査のライン間隔に応じて（１～Ｋ）Ｈの範囲で変更される。

　垂直同期信号からＪ回目（Ｊは２以上の整数）のラッチタイミング信号と（Ｊ＋１）回目のラッチタイミング信号との間隔がＰＨ（Ｐは１以上Ｋ以下の整数）であるとき、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立する。Ｉ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期してソース駆動部に入力される画像信号に対応するゲート信号線の副走査方向順に数えた番号である。Ｏ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期してソース駆動部から出力される電圧に対応するゲート信号線の副走査方向順に数えた番号である。

　したがって、低周波数制御モードでは、フレーム画像の特定領域において、ゲート信号線が並び順に走査されるため、Ｉ（Ｊ）＝Ｏ（Ｊ）＋１になる。また、ゲート信号線が並び順に走査される場合には、ラッチタイミング信号は水平走査期間毎に出力することが必要になるため、Ｐ＝１になる。したがって、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐが成立する。

　また、低周波数制御モードでは、フレーム画像の特定領域以外の領域において、ゲート信号線がＫ本毎に飛び越し走査されるため、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｋになる。また、ゲート信号線がＫ本毎に飛び越し走査される場合には、ラッチタイミング信号はＫ水平走査期間ＫＨ毎に出力されるため、Ｐ＝Ｋになる。したがって、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐが成立する。

　上記表示装置において、前記表示部は、前記複数のゲート信号線として、隣接するＮ本（Ｎは２Ｋ以上の整数）の前記ゲート信号線を有し、前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、前記制御部は、前記低周波数制御モードでは、前記ゲート駆動部が、Ｎ本の前記ゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応して前記ソース駆動部から出力された電圧を、期間ＶＨの間、前記ソース駆動部から継続して出力させるとしてもよい。

　この構成によれば、制御部からソース駆動部に、ソース駆動部の動作タイミングを制御するためのラッチタイミング信号が繰り返し入力され、かつ、ラッチタイミング信号の入力に同期して画像信号が入力される。ラッチタイミング信号の入力に同期して入力された画像信号に基づく電圧が、次のラッチタイミング信号の入力に同期して、ソース駆動部からソース信号線を介して出力される。低周波数制御モードでは、ゲート駆動部が、Ｎ本のゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応してソース駆動部から出力された電圧が、期間ＶＨの間、ソース駆動部から継続して出力される。したがって、ゲート信号線が走査されない（Ｖ－１）水平走査期間（Ｖ－１）Ｈの間、ソース駆動部から出力される電圧は変化しない。このため、ソース駆動部において不要な充放電が発生しない。その結果、消費電力の増大を抑制することができる。

　上記表示装置において、前記制御部は、前記低周波数制御モードでは、前記ゲート駆動部に、前記特定領域以外の領域に対応し、かつ前記特定領域に隣接するゲート信号線を、前記Ｋ回のサブフレーム画像の表示のうちＷ回（Ｗは２以上Ｋ未満の整数）のサブフレーム画像の表示の際に走査させるとしてもよい。

　この構成によれば、低周波数制御モードでは、ゲート駆動部が、特定領域以外の領域に対応し、かつ特定領域に隣接するゲート信号線を、Ｋ回のサブフレーム画像の表示のうちＷ回（Ｗは２以上Ｋ未満の整数）のサブフレーム画像の表示の際に走査する。一方、低周波数制御モードでは、フレーム画像の特定領域において、ゲート駆動部が、Ｋ回のサブフレーム画像の表示毎にゲート信号線を並び順に走査するため、ゲート信号線は、Ｋ回のサブフレーム画像の表示毎に走査される。また、低周波数制御モードでは、フレーム画像の特定領域以外の領域において、ゲート駆動部が、ゲート信号線をＫ本毎に飛び越し走査するため、ゲート信号線は、Ｋ回のサブフレーム画像の表示のうち１回のサブフレーム画像の表示の際に走査される。

　したがって、Ｋ回のサブフレーム画像の表示のうち１回のサブフレーム画像の表示の際に走査されるゲート信号線と、Ｋ回のサブフレーム画像の表示毎に走査されるゲート信号線との間に、Ｋ回のサブフレーム画像の表示のうちＷ回のサブフレーム画像の表示の際に走査される、中間のゲート信号線が設けられることになる。このため、このような中間のゲート信号線が設けられない場合に比べて、特定領域と特定領域以外の領域との境界において、輝度の段差が明確に視認されるのを抑制することができる。

　上記表示装置において、前記制御部は、前記低周波数制御モードでは、前記ゲート駆動部により走査されない前記ゲート信号線に対応する水平走査期間の間、直前に前記ゲート駆動部により走査された前記ゲート信号線に対応する水平走査期間に前記ソース駆動部から出力された電圧を、継続して前記ソース駆動部から出力させるとしてもよい。

　この構成によれば、低周波数制御モードでは、ゲート駆動部により走査されないゲート信号線に対応する水平走査期間の間、直前にゲート駆動部により走査されたゲート信号線に対応する水平走査期間にソース駆動部から出力された電圧が、継続してソース駆動部から出力される。したがって、ゲート信号線が走査されない水平走査期間の間、ソース駆動部から出力される電圧は変化しないため、ソース駆動部において不要な充放電が発生しない。その結果、消費電力の増大を抑制することができる。

　上記表示装置において、前記制御部は、前記低周波数制御モードにおいて、前記ゲート駆動部により走査されるゲート信号線を表すデータイネーブル信号を生成する飛び越し走査制御部と、前記データイネーブル信号を期間１Ｈ～ＫＨそれぞれ遅延させてＫ個の遅延データイネーブル信号を生成するデータ遅延制御部と、前記ゲート信号線の１ライン分の前記画像信号を期間１Ｈ～（Ｋ－１）Ｈそれぞれ遅延させた（Ｋ－１）個のラインデータを保存するメモリ領域を有するデータ遅延部とを有し、前記制御部は、前記低周波数制御モードでは、前記データイネーブル信号により表されるゲート信号線に対応する水平走査期間において、前記１ライン分の画像信号及び（Ｋ－１）個のラインデータのうち、前記データイネーブル信号及び前記Ｋ個の遅延データイネーブル信号に基づき選択された画像信号を前記ソース駆動部に出力するとしてもよい。

　この構成によれば、低周波数制御モードでは、データイネーブル信号により表されるゲート信号線に対応する水平走査期間において、１ライン分の画像信号及び（Ｋ－１）個のラインデータのうち、データイネーブル信号及びＫ個の遅延データイネーブル信号に基づき選択された画像信号がソース駆動部に出力される。したがって、ゲート信号線に対する飛び越し走査と並び順の走査とが混在する場合でも、適切な画像信号をソース駆動部に出力することができる。

　上記表示装置において、前記領域信号がオンとなる前記特定領域は、前記各画像信号と隣接するゲート信号線の前記各画像信号との信号レベルの差が閾値以上であるゲート信号線に対応する領域であるとしてもよい。

　この構成によれば、領域信号がオンとなる特定領域は、各画像信号と隣接するゲート信号線の各画像信号との信号レベルの差が閾値以上であるゲート信号線に対応する領域である。このような信号レベルの差、つまり階調差が閾値以上である領域に対応するゲート信号線において飛び越し走査が行われると、ラインフリッカが視認されるため、画質が低下する。しかし、上記構成では、信号レベルの差が閾値以上であるゲート信号線が並び順に走査される。その結果、画質が過度に低下するのを抑制することができる。

　上記表示装置において、前記各画像信号を保存する画像保存部をさらに備え、前記制御部は、外部から入力される前記各画像信号により表されるフレーム画像が静止画を表す場合には、前記各画像信号を前記画像保存部に保存して、前記基本制御モードから前記低周波数制御モードに移行し、前記低周波数制御モードでは、前記画像保存部に保存された前記各画像信号を読み出し、読み出された前記各画像信号に基づき、前記静止画を表す前記フレーム画像を前記第２周波数Ｆ２のフレーム周波数で前記表示部に表示し、かつ、前記画像保存部に保存された前記各画像信号を読み出し、前記各画像信号と隣接するゲート信号線の前記各画像信号との信号レベルの差が前記閾値以上であるゲート信号線に対応する領域を前記特定領域とし、前記特定領域に対応してオンとなる前記領域信号を生成するとしてもよい。

　この構成によれば、外部から入力される各画像信号により表されるフレーム画像が静止画を表す場合には、各画像信号が画像保存部に保存されて、基本制御モードから低周波数制御モードに移行する。低周波数制御モードでは、画像保存部に保存された各画像信号が読み出され、読み出された各画像信号に基づき、静止画を表すフレーム画像が第２周波数Ｆ２のフレーム周波数で表示部に表示される。したがって、フレーム画像が静止画を表すため、フレーム周波数が低下しても画質が過度に低下することなく、消費電力を低減することができる。また、画像保存部に保存された各画像信号が読み出され、各画像信号と隣接するゲート信号線の各画像信号との信号レベルの差が閾値以上であるゲート信号線に対応する領域が特定領域とされ、特定領域に対応してオンとなる領域信号が生成される。したがって、信号レベルの差が閾値以上であるゲート信号線が並び順に走査されるため、画質が過度に低下するのを抑制することができる。

　上記表示装置において、前記領域信号がオンとなる前記特定領域は、前記フレーム画像に含まれる移動する物体に対応する領域であるとしてもよい。

　この構成によれば、領域信号がオンとなる特定領域は、フレーム画像に含まれる移動する物体に対応する領域である。このような移動する物体に対応するゲート信号線において飛び越し走査が行われると、画質が著しく低下する。しかし、上記構成では、移動する物体に対応するゲート信号線が並び順に走査される。その結果、画質が過度に低下するのを抑制することができる。

　本発明の他の局面に係る表示装置は、複数のソース信号線と、複数のゲート信号線と、前記複数のソース信号線及び前記複数のゲート信号線にそれぞれ接続された複数の画素電極とを有し、前記複数の画素電極の各々に対応する画像信号により表されるフレーム画像を表示する表示部と、前記各画像信号に基づく電圧を前記各画像信号に対応する前記画素電極に対して前記複数のソース信号線を介してそれぞれ印加するソース駆動回路と、前記複数のゲート信号線に対してゲート信号をそれぞれ出力することにより前記複数のゲート信号線を走査するゲート駆動回路と、水平走査期間（１Ｈ）が一定となるように、前記ソース駆動回路及び前記ゲート駆動回路を制御する制御回路と、を備え、前記制御回路は、前記ソース駆動回路に、前記ソース駆動回路の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、前記ソース駆動回路は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して前記複数の画素電極に出力し、前記制御回路は、前記ゲート駆動回路により走査されるゲート信号線を表すデータイネーブル信号を生成する飛び越し走査制御部と、前記データイネーブル信号を期間１Ｈ～ＫＨ（Ｋは２以上の整数）それぞれ遅延させてＫ個の遅延データイネーブル信号を生成するデータ遅延制御部と、前記ゲート信号線の１ライン分の前記画像信号を期間１Ｈ～（Ｋ－１）Ｈそれぞれ遅延させた（Ｋ－１）個のラインデータを少なくとも保存するメモリ領域を有するデータ遅延部と、前記ゲート駆動回路による前記ゲート信号線に対する走査の開始を指示するゲートスタート信号を、垂直走査期間の開始から少なくとも期間ＫＨ遅延させて出力するゲート制御部と、を含み、前記制御回路は、前記データイネーブル信号により表されるゲート信号線に対応する前記水平走査期間において、前記１ライン分の画像信号及び前記（Ｋ－１）個のラインデータのうち、前記データイネーブル信号及び前記Ｋ個の遅延データイネーブル信号に基づき選択された画像信号を前記ソース駆動回路に出力し、前記垂直走査期間における前記ゲート信号線に対する走査のライン間隔を１本毎からＫ本毎までの間で可変にしつつ、前記ゲート駆動回路に前記ゲート信号線を走査させることによって、前記表示部にサブフレーム画像を前記垂直走査期間毎に表示し、前記ソース駆動回路に入力する前記ラッチタイミング信号の間隔を、前記ゲート信号線に対する走査のライン間隔に応じて期間（１～Ｋ）Ｈの範囲で変更し、かつ、前記サブフレーム画像をＫ回繰り返して前記表示部に表示することにより、前記フレーム画像を前記表示部に表示する。

　この構成によれば、制御回路からソース駆動回路に、ソース駆動回路の動作タイミングを制御するためのラッチタイミング信号が繰り返し入力され、かつ、ラッチタイミング信号の入力に同期して画像信号が入力される。ラッチタイミング信号の入力に同期して入力された画像信号に基づく電圧が、次のラッチタイミング信号の入力に同期して、ソース駆動回路からソース信号線を介して出力される。飛び越し走査制御部によって、ゲート駆動回路により走査されるゲート信号線を表すデータイネーブル信号が生成される。データ遅延制御部によって、データイネーブル信号を期間１Ｈ～ＫＨそれぞれ遅延させてＫ個の遅延データイネーブル信号が生成される。データ遅延部は、ゲート信号線の１ライン分の画像信号を期間１Ｈ～（Ｋ－１）Ｈそれぞれ遅延させた（Ｋ－１）個のラインデータを少なくとも保存するメモリ領域を有する。ゲート制御部によって、ゲート駆動回路によるゲート信号線に対する走査の開始を指示するゲートスタート信号が、垂直走査期間の開始から少なくとも期間ＫＨ遅延させて出力される。データイネーブル信号により表されるゲート信号線に対応する水平走査期間において、１ライン分の画像信号及び（Ｋ－１）個のラインデータのうち、データイネーブル信号及びＫ個の遅延データイネーブル信号に基づき選択された画像信号が、ソース駆動回路に出力される。制御回路によって、垂直走査期間におけるゲート信号線に対する走査のライン間隔を１本毎からＫ本毎までの間で可変にしつつ、ゲート駆動回路がゲート信号線を走査することにより、表示部にサブフレーム画像が垂直走査期間毎に表示される。制御回路によって、ソース駆動回路に入力するラッチタイミング信号の間隔が、ゲート信号線に対する走査のライン間隔に応じて期間（１～Ｋ）Ｈの範囲で変更される。制御回路によって、サブフレーム画像がＫ回繰り返して表示部に表示されることにより、フレーム画像が表示部に表示される。

　したがって、ゲート信号線に対する走査のライン間隔が１本毎からＫ本毎までの間で可変にされることにより、ゲート信号線に対する飛び越し走査と並び順の走査とが混在することとなる。このため、画像信号に応じて、飛び越し走査と並び順の走査とを使い分けることができる。その結果、表示される画像品位が過度に低下するのを抑制しつつ、消費電力の低減を図ることが可能になる。

　フレーム画像を表示部に表示する表示装置において、消費電力を十分に低減することが可能な表示装置として有用である。

Claims

　複数のソース信号線と、複数のゲート信号線と、前記複数のソース信号線及び前記複数のゲート信号線にそれぞれ接続された複数の画素電極とを有し、前記複数の画素電極の各々に対応する画像信号により表されるフレーム画像を垂直同期信号毎にフレーム周波数で表示する表示部と、
　前記各画像信号に基づく電圧を前記各画像信号に対応する前記画素電極に対して前記複数のソース信号線を介してそれぞれ印加するソース駆動部と、
　前記複数のゲート信号線に対してゲート信号をそれぞれ出力することにより前記複数のゲート信号線を走査するゲート駆動部と、
　前記フレーム画像を前記表示部に表示する制御モードとして、前記フレーム周波数が第１周波数Ｆ１である基本制御モードと、前記フレーム周波数が第２周波数Ｆ２（Ｆ２＜Ｆ１）である低周波数制御モードとを有し、かつ、前記制御モードにしたがって前記ソース駆動部及び前記ゲート駆動部を制御する制御部と
を備え、
　前記制御部は、
　前記基本制御モードと前記低周波数制御モードとのいずれの場合にも、水平走査期間（１Ｈ）が一定となるように前記ゲート駆動部を制御し、
　前記基本制御モードでは、前記ゲート駆動部に、前記複数のゲート信号線を並び順に走査させることにより、前記フレーム画像を前記表示部に表示させ、
　前記低周波数制御モードでは、
　前記フレーム画像の特定の複数のゲート信号線に対応する特定領域でオンとなる領域信号のオンオフを判別し、
　前記領域信号がオフの場合には、前記ゲート駆動部に前記ゲート信号線をＫ本（ＫはＦ１／Ｆ２の整数）毎に前記第１周波数Ｆ１で飛び越し走査させてサブフレーム画像を前記表示部に表示するとともに、前記サブフレーム画像の表示をＫ回繰り返すことによりＫ個の前記サブフレーム画像からなる前記フレーム画像を前記表示部に表示し、かつ、
　前記領域信号がオンの場合には、前記ゲート駆動部に前記サブフレーム画像の表示毎に前記特定の複数のゲート信号線を並び順に走査させることを特徴とする表示装置。
　前記ゲート駆動部により走査されるゲート信号線が走査対象信号線と定義され、
　前記制御部は、
　前記ゲート信号線に対する走査の開始を指示するゲートスタート信号を前記ゲート駆動部に入力し、
　前記画像信号を前記ソース駆動部に入力し、
　対応する前記画像信号が選択中の前記走査対象信号線に入力されるように、前記垂直同期信号から所定の遅延時間後に前記ゲートスタート信号を前記ゲート駆動部に入力し、かつ、前記画像信号を期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延させて前記ソース駆動部に入力することを特徴とする請求項１に記載の表示装置。
　前記制御部は、前記低周波数制御モードの際に、
　前記ゲートスタート信号を前記ゲート駆動部に入力するタイミングを、前記基本制御モードよりも、少なくとも期間（Ｋ－１）Ｈ遅延させ、かつ、
　前記垂直同期信号の後、最初に前記ソース駆動部に入力された前記画像信号が、入力時点から期間ＫＨの経過後に前記ソース駆動部から出力されるように、前記ソース駆動部を制御することを特徴とする請求項２に記載の表示装置。
　前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、
　前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、
　前記制御部は、前記低周波数制御モードでは、選択中の走査対象信号線が、１回前の走査対象信号線からＬ本目（Ｌは１以上Ｋ以下の整数）のゲート信号線の場合には、前記選択中の走査対象信号線に対応する前記画像信号を期間（Ｋ－Ｌ）Ｈ遅延させて前記ソース駆動部に入力することを特徴とする請求項１～３のいずれか１項に記載の表示装置。
　前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、
　前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、
　前記制御部は、前記低周波数制御モードでは、前記ソース駆動部に入力する前記ラッチタイミング信号の間隔を、前記ゲート信号線に対する走査のライン間隔に応じて（１～Ｋ）Ｈの範囲で変更し、
　前記垂直同期信号からＪ回目（Ｊは２以上の整数）のラッチタイミング信号と（Ｊ＋１）回目のラッチタイミング信号との間隔がＰＨ（Ｐは１以上Ｋ以下の整数）であるとき、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立することを特徴とする請求項１～３のいずれか１項に記載の表示装置。
　但し、Ｉ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部に入力される前記画像信号に対応するゲート信号線の副走査方向順に数えた番号であり、Ｏ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部から出力される前記電圧に対応するゲート信号線の副走査方向順に数えた番号である。
　前記表示部は、前記複数のゲート信号線として、隣接するＮ本（Ｎは２Ｋ以上の整数）の前記ゲート信号線を有し、
　前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、
　前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、
　前記制御部は、前記低周波数制御モードでは、前記ゲート駆動部が、Ｎ本の前記ゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応して前記ソース駆動部から出力された電圧を、期間ＶＨの間、前記ソース駆動部から継続して出力させることを特徴とする請求項１～３のいずれか１項に記載の表示装置。
　前記制御部は、前記低周波数制御モードでは、前記ゲート駆動部に、前記特定領域以外の領域に対応し、かつ前記特定領域に隣接するゲート信号線を、前記Ｋ回のサブフレーム画像の表示のうちＷ回（Ｗは２以上Ｋ未満の整数）のサブフレーム画像の表示の際に走査させることを特徴とする請求項１～６のいずれか１項に記載の表示装置。
　前記制御部は、前記低周波数制御モードでは、前記ゲート駆動部により走査されない前記ゲート信号線に対応する水平走査期間の間、直前に前記ゲート駆動部により走査された前記ゲート信号線に対応する水平走査期間に前記ソース駆動部から出力された電圧を、継続して前記ソース駆動部から出力させることを特徴とする請求項６に記載の表示装置。
　前記制御部は、
　前記低周波数制御モードにおいて、前記ゲート駆動部により走査されるゲート信号線を表すデータイネーブル信号を生成する飛び越し走査制御部と、
　前記データイネーブル信号を期間１Ｈ～ＫＨそれぞれ遅延させてＫ個の遅延データイネーブル信号を生成するデータ遅延制御部と、
　前記ゲート信号線の１ライン分の前記画像信号を期間１Ｈ～（Ｋ－１）Ｈそれぞれ遅延させた（Ｋ－１）個のラインデータを保存するメモリ領域を有するデータ遅延部と
を有し、
　前記制御部は、前記低周波数制御モードでは、前記データイネーブル信号により表されるゲート信号線に対応する水平走査期間において、前記１ライン分の画像信号及び（Ｋ－１）個のラインデータのうち、前記データイネーブル信号及び前記Ｋ個の遅延データイネーブル信号に基づき選択された画像信号を前記ソース駆動部に出力することを特徴とする請求項４～６のいずれか１項に記載の表示装置。
　前記領域信号がオンとなる前記特定領域は、前記各画像信号と隣接するゲート信号線の前記各画像信号との信号レベルの差が閾値以上であるゲート信号線に対応する領域であることを特徴とする請求項１～９のいずれか１項に記載の表示装置。
　前記各画像信号を保存する画像保存部をさらに備え、
　前記制御部は、
　外部から入力される前記各画像信号により表されるフレーム画像が静止画を表す場合には、前記各画像信号を前記画像保存部に保存して、前記基本制御モードから前記低周波数制御モードに移行し、
　前記低周波数制御モードでは、前記画像保存部に保存された前記各画像信号を読み出し、読み出された前記各画像信号に基づき、前記静止画を表す前記フレーム画像を前記第２周波数Ｆ２のフレーム周波数で前記表示部に表示し、かつ、
　前記画像保存部に保存された前記各画像信号を読み出し、前記各画像信号と隣接するゲート信号線の前記各画像信号との信号レベルの差が前記閾値以上であるゲート信号線に対応する領域を前記特定領域とし、前記特定領域に対応してオンとなる前記領域信号を生成することを特徴とする請求項１０記載の表示装置。
　前記領域信号がオンとなる前記特定領域は、前記フレーム画像に含まれる移動する物体に対応する領域であることを特徴とする請求項１～９のいずれか１項に記載の表示装置。
　複数のソース信号線と、複数のゲート信号線と、前記複数のソース信号線及び前記複数のゲート信号線にそれぞれ接続された複数の画素電極とを有し、前記複数の画素電極の各々に対応する画像信号により表されるフレーム画像を表示する表示部と、
　前記各画像信号に基づく電圧を前記各画像信号に対応する前記画素電極に対して前記複数のソース信号線を介してそれぞれ印加するソース駆動回路と、
　前記複数のゲート信号線に対してゲート信号をそれぞれ出力することにより前記複数のゲート信号線を走査するゲート駆動回路と、
　水平走査期間（１Ｈ）が一定となるように、前記ソース駆動回路及び前記ゲート駆動回路を制御する制御回路と、
を備え、
　前記制御回路は、前記ソース駆動回路に、前記ソース駆動回路の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、
　前記ソース駆動回路は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して前記複数の画素電極に出力し、
　前記制御回路は、
　前記ゲート駆動回路により走査されるゲート信号線を表すデータイネーブル信号を生成する飛び越し走査制御部と、
　前記データイネーブル信号を期間１Ｈ～ＫＨ（Ｋは２以上の整数）それぞれ遅延させてＫ個の遅延データイネーブル信号を生成するデータ遅延制御部と、
　前記ゲート信号線の１ライン分の前記画像信号を期間１Ｈ～（Ｋ－１）Ｈそれぞれ遅延させた（Ｋ－１）個のラインデータを少なくとも保存するメモリ領域を有するデータ遅延部と、
　前記ゲート駆動回路による前記ゲート信号線に対する走査の開始を指示するゲートスタート信号を、垂直走査期間の開始から少なくとも期間ＫＨ遅延させて出力するゲート制御部と、
を含み、
　前記制御回路は、
　前記データイネーブル信号により表されるゲート信号線に対応する前記水平走査期間において、前記１ライン分の画像信号及び前記（Ｋ－１）個のラインデータのうち、前記データイネーブル信号及び前記Ｋ個の遅延データイネーブル信号に基づき選択された画像信号を前記ソース駆動回路に出力し、
　前記垂直走査期間における前記ゲート信号線に対する走査のライン間隔を１本毎からＫ本毎までの間で可変にしつつ、前記ゲート駆動回路に前記ゲート信号線を走査させることによって、前記表示部にサブフレーム画像を前記垂直走査期間毎に表示し、
　前記ソース駆動回路に入力する前記ラッチタイミング信号の間隔を、前記ゲート信号線に対する走査のライン間隔に応じて期間（１～Ｋ）Ｈの範囲で変更し、かつ、
　前記サブフレーム画像をＫ回繰り返して前記表示部に表示することにより、前記フレーム画像を前記表示部に表示することを特徴とする表示装置。