JPH068993B2 - 映像表示装置 - Google Patents
映像表示装置Info
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- JPH068993B2 JPH068993B2 JP62025672A JP2567287A JPH068993B2 JP H068993 B2 JPH068993 B2 JP H068993B2 JP 62025672 A JP62025672 A JP 62025672A JP 2567287 A JP2567287 A JP 2567287A JP H068993 B2 JPH068993 B2 JP H068993B2
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- character
- screen
- color
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/66—Transforming electric information into light information
- H04N5/68—Circuit details for cathode-ray display tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/026—Control of mixing and/or overlay of colours in general
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
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- Television Systems (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は映像表示装置、特に複数枚の画面を重合わせて
1枚の画面を合成出力する映像表示装置に関する。
1枚の画面を合成出力する映像表示装置に関する。
[従来の技術] 映像表示装置として、従来よりドットマップディスプレ
イ方式を採用したものと、キャラクタブロック方式とを
採用したものとが周知であり、CRT上に表示される各
種画面の合成出力用として幅広く用いられている。
イ方式を採用したものと、キャラクタブロック方式とを
採用したものとが周知であり、CRT上に表示される各
種画面の合成出力用として幅広く用いられている。
周知のように、ゲーム用のCRTの表示画面は、一般に
224本の水平走査ラインからなり、各ラインは288
ドットの画素から構成されている。
224本の水平走査ラインからなり、各ラインは288
ドットの画素から構成されている。
従って、このようなCRT表示画面を例にとると、1画
面あたり288×224ドットの画素からなり、該CR
Tに256色のカラーを表示させるためには、画面を構
成する各ドット毎に、カラーを指定する8ビットのカラ
ーデータを対応させる必要がある。
面あたり288×224ドットの画素からなり、該CR
Tに256色のカラーを表示させるためには、画面を構
成する各ドット毎に、カラーを指定する8ビットのカラ
ーデータを対応させる必要がある。
ドットマップメモリ方式 従って、映像表示装置として、前述したドットマップメ
モリ方式のものを使用した場合には、1画面を表示する
ために、 288(1ラインあたりのドット数)×224 (水平走査ライン数)×8(カラーコード) の大容量のドットマップメモリが必要となってしまうと
いう問題があった。
モリ方式のものを使用した場合には、1画面を表示する
ために、 288(1ラインあたりのドット数)×224 (水平走査ライン数)×8(カラーコード) の大容量のドットマップメモリが必要となってしまうと
いう問題があった。
特に、表示対象物の画面寸法がCRTより大きい場合に
は、表示対象物を表すスクロール基準画面内を上下左右
にスクローリングしながらCRT表示画面を選択するこ
とが多い。
は、表示対象物を表すスクロール基準画面内を上下左右
にスクローリングしながらCRT表示画面を選択するこ
とが多い。
このようなスクローリングを行いながら、CRT表示画
面を決定するような場合に、スクロール基準画面の寸法
は512×512ドットの正方形をした大きなものとな
ってしまう場合が多く、従って、このスクロール基準画
面の各ドットの全てに対し、8ビットのカラーコードを
設定すると、使用するドットマップメモリの容量が極め
て大きなものとなってしまうという問題があった。
面を決定するような場合に、スクロール基準画面の寸法
は512×512ドットの正方形をした大きなものとな
ってしまう場合が多く、従って、このスクロール基準画
面の各ドットの全てに対し、8ビットのカラーコードを
設定すると、使用するドットマップメモリの容量が極め
て大きなものとなってしまうという問題があった。
キャラクタブロック方式 これに対し、前記キャラクタブロック方式の映像表示装
置は、CRT表示画面を複数のキャラクタブロックに分
割して構成し、少ないメモリ容量でCRT画面を効率的
に合成出力するよう形成されており、本発明は、この方
式の映像表示装置に関するものである。
置は、CRT表示画面を複数のキャラクタブロックに分
割して構成し、少ないメモリ容量でCRT画面を効率的
に合成出力するよう形成されており、本発明は、この方
式の映像表示装置に関するものである。
例えば、第7図(A)に示すように、288×224ド
ットのCRT表示画面を、第7図(B)に示すように8
ドット×8ドットの正方形をしたキャラクタブロック1
00を1単位として分割すると、前記第7図(A)で示
すCRT表示画面は横36、縦28の合計36×28の
キャラクタブロックに分割される。
ットのCRT表示画面を、第7図(B)に示すように8
ドット×8ドットの正方形をしたキャラクタブロック1
00を1単位として分割すると、前記第7図(A)で示
すCRT表示画面は横36、縦28の合計36×28の
キャラクタブロックに分割される。
第8図には、従来より広く用いられているキャラクタブ
ロック方式の映像表示装置の原理図が示されており、こ
の映像表示装置には、各キャラクタブロック100内に
表示される複数のカラーキャラクタデータが予め登録さ
れたキャラクタジェネレータ10が設けられている。
ロック方式の映像表示装置の原理図が示されており、こ
の映像表示装置には、各キャラクタブロック100内に
表示される複数のカラーキャラクタデータが予め登録さ
れたキャラクタジェネレータ10が設けられている。
第9図(A)〜(C)はキャラクタジェネレータ10内
に予め登録されたカラーキャラクタデータの具体例が示
されている。各カラーキャラクタデータ100は、同図
に示すように8ドット×8ドットのキャラクタブロック
100内を埋めるカラーデータとして形成されている。
に予め登録されたカラーキャラクタデータの具体例が示
されている。各カラーキャラクタデータ100は、同図
に示すように8ドット×8ドットのキャラクタブロック
100内を埋めるカラーデータとして形成されている。
従って、第7図(A)に示すCRT表示画面の各カラー
キャラクタブロック100内に第9図に示すようなキャ
ラクタを適宜嵌め込んでいくように画面を合成すれば、
少ないメモリ容量で画面の作成を効率良く行うことが可
能となる。
キャラクタブロック100内に第9図に示すようなキャ
ラクタを適宜嵌め込んでいくように画面を合成すれば、
少ないメモリ容量で画面の作成を効率良く行うことが可
能となる。
このような画面の作成を行うため、この従来装置は、画
像表示メモリとしてのビデオRAM12,CRTコント
ローラ14及びラッチ回路16を含み、前記ビデオRA
M12には、前記第7図に示すCRT画面の各キャラク
タブロック100−1,100−2,…に対応したアド
レスが割り振られ、各キャラクタブロックアドレスに
は、当該キャラクタブロック内に表示するカラーキャラ
クタの読み出しアドレスが登録されている。
像表示メモリとしてのビデオRAM12,CRTコント
ローラ14及びラッチ回路16を含み、前記ビデオRA
M12には、前記第7図に示すCRT画面の各キャラク
タブロック100−1,100−2,…に対応したアド
レスが割り振られ、各キャラクタブロックアドレスに
は、当該キャラクタブロック内に表示するカラーキャラ
クタの読み出しアドレスが登録されている。
そして、CRTコントローラ14は、CRTの水平及び
垂直走査に同期して、キャラクタブロックアドレス信号
200を出力するため、ビデオRAM12からは予め登
録されたカラーキャラクタの読み出しアドレス信号21
0がラッチ回路16を介してキャラクタジェネレータ1
0に向け出力される。
垂直走査に同期して、キャラクタブロックアドレス信号
200を出力するため、ビデオRAM12からは予め登
録されたカラーキャラクタの読み出しアドレス信号21
0がラッチ回路16を介してキャラクタジェネレータ1
0に向け出力される。
従って、該キャラクタジェネレータ10からは、読み出
しアドレス信号210により指定されたカラーキャラク
タデータがパラレルシリアル変換回路18に向け出力さ
れることになる。
しアドレス信号210により指定されたカラーキャラク
タデータがパラレルシリアル変換回路18に向け出力さ
れることになる。
ここにおいて、キャラクタジェネレータ10内に登録さ
れている各キャラクタカラーデータは、第9図(A)〜
(C)に示すように、1ラインあたり8ドットの水平走
査情報が8ライン分組み合わされて形成されている。
れている各キャラクタカラーデータは、第9図(A)〜
(C)に示すように、1ラインあたり8ドットの水平走
査情報が8ライン分組み合わされて形成されている。
このため、前記CRTコントローラ14は、CRTの水
平及び垂直走査に同期して各キャラクタブロック100
内の垂直走査位置アドレス信号220をキャラクタジェ
ネレータ10に向け出力する。
平及び垂直走査に同期して各キャラクタブロック100
内の垂直走査位置アドレス信号220をキャラクタジェ
ネレータ10に向け出力する。
従って、このキャラクタジェネレータ10からは、キャ
ラクタ読み出しアドレス210によって例えば第9図に
示すようなキャラクタカラーデータが指定された場合、
垂直走査位置アドレス信号220によって指定された1
ライン分のカラーキャラクタデータがパラレルシリアル
変換回路18に読み出される。そして、読み出された1
ライン分のカラーキャラクタデータはCRTの水平走査
に同期しビデオ信号230として出力されることにな
る。
ラクタ読み出しアドレス210によって例えば第9図に
示すようなキャラクタカラーデータが指定された場合、
垂直走査位置アドレス信号220によって指定された1
ライン分のカラーキャラクタデータがパラレルシリアル
変換回路18に読み出される。そして、読み出された1
ライン分のカラーキャラクタデータはCRTの水平走査
に同期しビデオ信号230として出力されることにな
る。
従って、例えば第7図(A)に示すキャラクタブロック
100−1に第9図(A)に示すカラーキャラクタを表
示しようとする場合には、CRTコントローラ14から
キャラクタブロック100−1を指定するキャラクタブ
ロックアドレス信号200がビデオRAM12に向け出
力され、該ビデオRAM12からは第9図(A)に示す
カラーキャラクタデータの読み出しアドレス信号210
がラッチ回路16を介してキャラクタジェネレータ10
に向け出力される。
100−1に第9図(A)に示すカラーキャラクタを表
示しようとする場合には、CRTコントローラ14から
キャラクタブロック100−1を指定するキャラクタブ
ロックアドレス信号200がビデオRAM12に向け出
力され、該ビデオRAM12からは第9図(A)に示す
カラーキャラクタデータの読み出しアドレス信号210
がラッチ回路16を介してキャラクタジェネレータ10
に向け出力される。
このとき、CRTが例えばキャラクタブロック100−
1の3番目の水平走査を開始している場合、CRTコン
トローラ14からは3番目のライン走査を表す垂直内走
査アドレス信号220がキャラクタジェネレータ10に
向け出力され、キャラクタジェネレータ10からは第9
図(A)に示すカラーキャラクタデータから3列目のデ
ータがパラレル信号としてパラレル−シリアル変換回路
18に入力される。
1の3番目の水平走査を開始している場合、CRTコン
トローラ14からは3番目のライン走査を表す垂直内走
査アドレス信号220がキャラクタジェネレータ10に
向け出力され、キャラクタジェネレータ10からは第9
図(A)に示すカラーキャラクタデータから3列目のデ
ータがパラレル信号としてパラレル−シリアル変換回路
18に入力される。
そして、パラレルシリアル変換回路18からは、CRT
の水平走査に同期して、1ライン分のキャラクタカラー
データが1ドット毎にビデオ信号として順次出力され
る。
の水平走査に同期して、1ライン分のキャラクタカラー
データが1ドット毎にビデオ信号として順次出力され
る。
このようにして、CRTの8ドット目の水平走査が終了
すると、CRTコントローラ14は同様にして次のキャ
ラクタブロック100−2を指定するアドレス信号20
0をビデオRAM12に向け出力し、同様にして3列目
の水平走査を表す垂直走査位置アドレス信号220をキ
ャラクタジェネレータ10に向け出力する。
すると、CRTコントローラ14は同様にして次のキャ
ラクタブロック100−2を指定するアドレス信号20
0をビデオRAM12に向け出力し、同様にして3列目
の水平走査を表す垂直走査位置アドレス信号220をキ
ャラクタジェネレータ10に向け出力する。
従って、キャラクタジェネレータ10からは、パラレル
シリアル変換回路18を介して、キャラクタブロック1
00−2の3列目のキャラクタカラーデータがビデオ信
号230として出力されることになる。
シリアル変換回路18を介して、キャラクタブロック1
00−2の3列目のキャラクタカラーデータがビデオ信
号230として出力されることになる。
このようにして、この映像表示装置は、キャラクタ10
に使用するカラーキャラクタデータを予め登録してお
き、ビデオRAM12に各キャラクタブロック内に表示
するカラーキャラクタの読み出しアドレス210のみを
登録しておけば良いため、使用するビデオRAM12の
メモリ容量が大幅に小さなものとなり、また前記ドット
マップディスプレイ方式の映像表示装置に比べその構成
を簡単なものとすることができる。
に使用するカラーキャラクタデータを予め登録してお
き、ビデオRAM12に各キャラクタブロック内に表示
するカラーキャラクタの読み出しアドレス210のみを
登録しておけば良いため、使用するビデオRAM12の
メモリ容量が大幅に小さなものとなり、また前記ドット
マップディスプレイ方式の映像表示装置に比べその構成
を簡単なものとすることができる。
重ね合わせ表示 ところで、このようなキャラクタブロック方式映像表示
装置は、複数枚の画面を重合わせて1枚のカラー画面を
合成する場合に使用される場合が多く、例えば第10図
に示すように、上の画面300−1と下の画面300−
2とを重合わせ両者の合成画面400を表示する場合に
用いられる。
装置は、複数枚の画面を重合わせて1枚のカラー画面を
合成する場合に使用される場合が多く、例えば第10図
に示すように、上の画面300−1と下の画面300−
2とを重合わせ両者の合成画面400を表示する場合に
用いられる。
第11図には、このように複数枚の画面を重合わせて1
枚の画面を合成する映像表示装置の1例が示されてお
り、前記第8図と対応する部材には同一符号を付しその
説明は省略する。
枚の画面を合成する映像表示装置の1例が示されてお
り、前記第8図と対応する部材には同一符号を付しその
説明は省略する。
通常、このような映像表示装置を用いて、第12図に示
すように3枚の画面300−0,300−1,300−
2を重合わせて1枚の画面を合成しようとする場合に
は、3個の画面作成回路500−0,500−1,50
0−2を用いて前記3枚の画面を作成し、各画面作成回
路500−0,500−1,500−2から出力される
ビデオ信号230−0,230−1,230−2を優先
順位決定回路20に向け出力する。
すように3枚の画面300−0,300−1,300−
2を重合わせて1枚の画面を合成しようとする場合に
は、3個の画面作成回路500−0,500−1,50
0−2を用いて前記3枚の画面を作成し、各画面作成回
路500−0,500−1,500−2から出力される
ビデオ信号230−0,230−1,230−2を優先
順位決定回路20に向け出力する。
そして、優先順位決定回路20は、CRTの走査に同期
して各画面合成回路500−0,500−1,500−
2から出力されるビデオ信号230−0,230−1,
230−2を、所定の優先順位に従って各ドット毎に比
較し、最も優先順位が高いと判断された信号を画面合成
用のビデオ信号240として出力する。
して各画面合成回路500−0,500−1,500−
2から出力されるビデオ信号230−0,230−1,
230−2を、所定の優先順位に従って各ドット毎に比
較し、最も優先順位が高いと判断された信号を画面合成
用のビデオ信号240として出力する。
従って、例えば、第12図に示すように、各画面の優先
順位が300−0,300−1,300−2の順に定め
られ、各画面の1番最初のキャラクタブロックにキャラ
クターコード「0008H」「0009H」「000A
H」が登録されており、それぞれ第9図(A),
(B),(C)のカラーキャラクタデータに対応する場
合を例にとると、優先順位決定回路20から出力される
ビデオ信号240によって表示されるCRT表示画面の
最初のキャラクタブロック100−1には、第13図に
示すごとく、優先順位の高い順にカラーキャラクタが重
合わせられて表示されることとなる。
順位が300−0,300−1,300−2の順に定め
られ、各画面の1番最初のキャラクタブロックにキャラ
クターコード「0008H」「0009H」「000A
H」が登録されており、それぞれ第9図(A),
(B),(C)のカラーキャラクタデータに対応する場
合を例にとると、優先順位決定回路20から出力される
ビデオ信号240によって表示されるCRT表示画面の
最初のキャラクタブロック100−1には、第13図に
示すごとく、優先順位の高い順にカラーキャラクタが重
合わせられて表示されることとなる。
このようにして、従来のキャラクタブロック方式の映像
表示装置によれば、1枚の画面を合成するために必要と
されるメモリ容量(ビデオRAMの容量)が極めて少な
くて済むため、複数枚の画面を重合わせて1枚の画面を
合成するのに極めて好適な装置であることが理解され
る。
表示装置によれば、1枚の画面を合成するために必要と
されるメモリ容量(ビデオRAMの容量)が極めて少な
くて済むため、複数枚の画面を重合わせて1枚の画面を
合成するのに極めて好適な装置であることが理解され
る。
[発明が解決しようとする問題点] しかし、このような従来のキャラクタブロック方式の映
像表示装置は、以下に詳述するような問題点を有してお
り、その有効な対策が望まれていた。
像表示装置は、以下に詳述するような問題点を有してお
り、その有効な対策が望まれていた。
(A)まず、映像表示装置に用いられるキャラクタジェ
ネレータ10には、前述したように、各画面のキャラク
タブロック100内に表示されるカラーキャラクタデー
タが多数登録されている。
ネレータ10には、前述したように、各画面のキャラク
タブロック100内に表示されるカラーキャラクタデー
タが多数登録されている。
特に、このキャラクタジェネレータ10に登録されるカ
ラーキャラクタデータは、キャラクタブロック100を
構成する8×8の各画素毎に、8ビットのカラー情報を
割り当てているため、1つのカラーキャラクタデータを
登録するために、少なくても 8×8×8=512ビット メモリ容量が必要となり、登録するカラーキャラクタデ
ータの数が増えるに従い、大容量のメモリ領域が必要と
なり、装置自体もそれに連れて高価なものとなる。
ラーキャラクタデータは、キャラクタブロック100を
構成する8×8の各画素毎に、8ビットのカラー情報を
割り当てているため、1つのカラーキャラクタデータを
登録するために、少なくても 8×8×8=512ビット メモリ容量が必要となり、登録するカラーキャラクタデ
ータの数が増えるに従い、大容量のメモリ領域が必要と
なり、装置自体もそれに連れて高価なものとなる。
これにもかかわらず、従来の映像表示装置は、第11図
に示すごとく、各画面を作成するために使用する画面作
成回路500−0,500−1,500−2,…内に専
用のキャラクタジェネレータ10をそれぞれ設けていた
ため、装置全体が極めて高価なものとなってしまうとい
う問題があった。
に示すごとく、各画面を作成するために使用する画面作
成回路500−0,500−1,500−2,…内に専
用のキャラクタジェネレータ10をそれぞれ設けていた
ため、装置全体が極めて高価なものとなってしまうとい
う問題があった。
特に、この従来装置では、重合わせる画面の数が増える
に従い、キャラクタジェネレータ10の数も増えてしま
い、装置全体がそれにつれて更に高価なものとなってし
まうという問題があった。
に従い、キャラクタジェネレータ10の数も増えてしま
い、装置全体がそれにつれて更に高価なものとなってし
まうという問題があった。
(B)また、前述したように、各画面作成回路500−
0,500−1,500−2,…内に設けられた専用の
キャラクタ10−0,10−1,10−2…内には同一
のカラーキャラクタデータが重複して登録される場合が
多く、キャラクタジェネレータ10のメモリ空間を有効
に利用することができないという問題点があった。
0,500−1,500−2,…内に設けられた専用の
キャラクタ10−0,10−1,10−2…内には同一
のカラーキャラクタデータが重複して登録される場合が
多く、キャラクタジェネレータ10のメモリ空間を有効
に利用することができないという問題点があった。
(C)また、各画面作成回路500−0,500−1,
500−2,…毎に専用のキャラクタジェネレータ10
−0,10−1,10−2…を設けると、装置内部にお
いてキャラクタジェネレータ10が占有するスペースが
比較的大きなものとなってしまい、回路配置を効率的に
行う上での大きな制約となってしまうという問題があっ
た。
500−2,…毎に専用のキャラクタジェネレータ10
−0,10−1,10−2…を設けると、装置内部にお
いてキャラクタジェネレータ10が占有するスペースが
比較的大きなものとなってしまい、回路配置を効率的に
行う上での大きな制約となってしまうという問題があっ
た。
(D)また、この従来装置の各画面作成回路500−
0,500−1,500−2,…からは、それぞれ1ド
ットあたり8ビットのカラー情報がビデオ信号230と
して出力される。
0,500−1,500−2,…からは、それぞれ1ド
ットあたり8ビットのカラー情報がビデオ信号230と
して出力される。
従って、優先順位決定回路20は、このようにして各画
面作成回路500−0,500−1,500−2,…か
ら出力されるビデオ信号230の優先順位を決定するた
めに、各ドット毎に8ビットのカラーデータを比較する
必要があり、優先順位決定回路20の回路構成が複雑な
ものとなり、かつ優先順位決定のための処理を短時間で
行うことができないという問題があった。
面作成回路500−0,500−1,500−2,…か
ら出力されるビデオ信号230の優先順位を決定するた
めに、各ドット毎に8ビットのカラーデータを比較する
必要があり、優先順位決定回路20の回路構成が複雑な
ものとなり、かつ優先順位決定のための処理を短時間で
行うことができないという問題があった。
[発明の目的] 本発明は、このような従来の課題に鑑み為されたもので
あり、その目的は、複数の画面を重合わせて1枚カラー
画面を合成するにあたり、共通のキャラクタジェネレー
タを用い、その低コスト化を図ることを可能とする映像
表示装置を提供することにある。
あり、その目的は、複数の画面を重合わせて1枚カラー
画面を合成するにあたり、共通のキャラクタジェネレー
タを用い、その低コスト化を図ることを可能とする映像
表示装置を提供することにある。
[問題点を解決するための手段] 前記目的を達成するため、本発明は、複数枚の画面を重
ね合わせて1枚のカラー画面を合成する映像表示装置に
おいて、 合成前の各画面を複数のキャラクタブロックに分割し、
各キャラクタブロックアドレスに、各キャラクタブロッ
クに表示されるカラーキャラクタの読み出しアドレスが
登録されて成る画面表示メモリと、 CRTの水平及び垂直走査に同期して、前記画面表示メ
モリに向け、合成前の各画面のキャラクタブロックアド
レス信号を順次出力し、画像表示メモリから対応するキ
ャラクタ読み出しアドレス信号を各画面順に出力させる
とともに、前記各画面のキャラクタブロック内における
垂直走査位置アドレス信号を順次出力するCRTコント
ローラと、 各キャラクタブロックに表示される複数のキャラクタ形
状が予め登録され、合成前の各画面順に順次入力される
前記キャラクタ読出アドレス信号によって各画面のキャ
ラクタ形状が指定され、指定された各キャラクタ形状か
ら、前記垂直走査位置アドレス信号によって指定される
キャラクタブロック内1水平走査分のキャラクタ形状デ
ータを各画面順に出力するシェイプジェネレータと、 各画面順に前記シェイプジェネレータから出力される1
水平走査分の各キャラクタ形状データを所定の優先順位
に従って比較し、CRTを水平走査する際に表示する優
先画面を各ドット毎に決定する優先順位決定回路と、 各キャラクタブロックに表示される複数のカラーキャラ
クタデータが予め登録され、前記優先画面のキャラクタ
読出アドレスによって指定されるカラーキャラクタデー
タから、垂直走査位置アドレス信号及び水平走査位置ア
ドレス信号によって特定される1ドット分のカラーデー
タをCRTの走査に同期して順次出力するキャラクタジ
ェネレータと、 を含み、共通のシェイプジェネレータ及びキャラクタジ
ェネレータを用いて、複数の画面を重合わせて1枚のカ
ラー画面を合成することを特徴とする。
ね合わせて1枚のカラー画面を合成する映像表示装置に
おいて、 合成前の各画面を複数のキャラクタブロックに分割し、
各キャラクタブロックアドレスに、各キャラクタブロッ
クに表示されるカラーキャラクタの読み出しアドレスが
登録されて成る画面表示メモリと、 CRTの水平及び垂直走査に同期して、前記画面表示メ
モリに向け、合成前の各画面のキャラクタブロックアド
レス信号を順次出力し、画像表示メモリから対応するキ
ャラクタ読み出しアドレス信号を各画面順に出力させる
とともに、前記各画面のキャラクタブロック内における
垂直走査位置アドレス信号を順次出力するCRTコント
ローラと、 各キャラクタブロックに表示される複数のキャラクタ形
状が予め登録され、合成前の各画面順に順次入力される
前記キャラクタ読出アドレス信号によって各画面のキャ
ラクタ形状が指定され、指定された各キャラクタ形状か
ら、前記垂直走査位置アドレス信号によって指定される
キャラクタブロック内1水平走査分のキャラクタ形状デ
ータを各画面順に出力するシェイプジェネレータと、 各画面順に前記シェイプジェネレータから出力される1
水平走査分の各キャラクタ形状データを所定の優先順位
に従って比較し、CRTを水平走査する際に表示する優
先画面を各ドット毎に決定する優先順位決定回路と、 各キャラクタブロックに表示される複数のカラーキャラ
クタデータが予め登録され、前記優先画面のキャラクタ
読出アドレスによって指定されるカラーキャラクタデー
タから、垂直走査位置アドレス信号及び水平走査位置ア
ドレス信号によって特定される1ドット分のカラーデー
タをCRTの走査に同期して順次出力するキャラクタジ
ェネレータと、 を含み、共通のシェイプジェネレータ及びキャラクタジ
ェネレータを用いて、複数の画面を重合わせて1枚のカ
ラー画面を合成することを特徴とする。
[作用] 以上の構成とすることにより、本発明によれば、複数の
画面を重合わせて1枚のカラー画面を合成出力するにあ
たり、使用するキャラクタジェネレータが1台で済むた
め、装置全体の低コスト化を図ることが可能となる。
画面を重合わせて1枚のカラー画面を合成出力するにあ
たり、使用するキャラクタジェネレータが1台で済むた
め、装置全体の低コスト化を図ることが可能となる。
特に、本発明によれば、従来装置の様に、複数のキャラ
クタジェネレータに同一のカラーキャラクタデータを重
複登録するという問題が発生することがなく、キャラク
タジェネレータ自体のメモリ空間を有効に利用すること
が可能となる。
クタジェネレータに同一のカラーキャラクタデータを重
複登録するという問題が発生することがなく、キャラク
タジェネレータ自体のメモリ空間を有効に利用すること
が可能となる。
また、本発明によれば、単に1台のキャラクタジェネレ
ータを設置すればすむため、装置内部に占めるキャラク
タジェネレータのスペースが少なくてすみ、特に多数の
画面を重合わせて1枚のカラー画面を合成するような場
合に、従来装置に比べてキャラクタジェネレータ自体が
占めるスペースが極めて小さなものとなり、回路配置を
効率良く行うことが可能となる。
ータを設置すればすむため、装置内部に占めるキャラク
タジェネレータのスペースが少なくてすみ、特に多数の
画面を重合わせて1枚のカラー画面を合成するような場
合に、従来装置に比べてキャラクタジェネレータ自体が
占めるスペースが極めて小さなものとなり、回路配置を
効率良く行うことが可能となる。
さらに、本発明によれば、シェイプジェネレータから出
力される形状データ(カラー情報を含まないデータ)の
みを、所定の優先順位に従って比較し、重合わせ表示さ
れる複数枚の画面の優先順位を各ドット毎に決定してい
る。このため、各ドット毎に1ビットの形状データ(そ
のドットが透明であるか否かのみを表す情報)をデータ
処理するのみで優先順位が決定されることになる。従っ
て、その作業に用いられる優先順位決定回路の構成が極
めて簡単なものとなり、しかも優先順位決定に要する演
算処理時間をも大幅に短縮することが可能となる。
力される形状データ(カラー情報を含まないデータ)の
みを、所定の優先順位に従って比較し、重合わせ表示さ
れる複数枚の画面の優先順位を各ドット毎に決定してい
る。このため、各ドット毎に1ビットの形状データ(そ
のドットが透明であるか否かのみを表す情報)をデータ
処理するのみで優先順位が決定されることになる。従っ
て、その作業に用いられる優先順位決定回路の構成が極
めて簡単なものとなり、しかも優先順位決定に要する演
算処理時間をも大幅に短縮することが可能となる。
従って、本発明によれば、多数の画面を重合わせて1枚
のカラー画面を合成出力する演算処理動作を、従来の装
置に比べて簡単な構成でかつ高速で行うことができ、し
かも使用する装置自体の低コスト化を図ることも可能と
なる。
のカラー画面を合成出力する演算処理動作を、従来の装
置に比べて簡単な構成でかつ高速で行うことができ、し
かも使用する装置自体の低コスト化を図ることも可能と
なる。
[実施例] 次に本発明の好適な実施例を図面に基づき説明する。
なお、前記従来装置と対応する部材には同一符号を付し
その説明は省略する。
その説明は省略する。
第1図には、本発明に係る映像表示装置の好適な1例が
示されており、本実施例の装置は、6個の画面作成回路
500−0,500−1,…500−5を含み、各画面
作成回路500はそれぞれCRTコントローラ14及び
画像表示メモリとしてのビデオRAM12を用いて形成
されている。
示されており、本実施例の装置は、6個の画面作成回路
500−0,500−1,…500−5を含み、各画面
作成回路500はそれぞれCRTコントローラ14及び
画像表示メモリとしてのビデオRAM12を用いて形成
されている。
第2図には、各画面作成回路500−0,500−1、
…500−5を用いて形成される各画面のイメージとビ
デオRAM12との関係が示されている。
…500−5を用いて形成される各画面のイメージとビ
デオRAM12との関係が示されている。
本実施例において各画面作成回路500−0,500−
1,…500−5内に設けられた各ビデオRAM12−
0,12−1,…12−5は、第2図に示すように、1
台のビデオRAM12の記憶領域を所定のアドレスをも
って分割した6個の分割領域から形成されている。
1,…500−5内に設けられた各ビデオRAM12−
0,12−1,…12−5は、第2図に示すように、1
台のビデオRAM12の記憶領域を所定のアドレスをも
って分割した6個の分割領域から形成されている。
本実施例において、前記各ビデオRAM12−0,12
−1,12−2は、第2図に示すように縦64キャラク
タブロック、横64キャラクタブロックのスクロール基
準画面600−0,600−1,600−2用に形成さ
れ、これら各ビデオRAM12−0,12−1,12−
2には、各スクロール基準画面600−0,600−
1,600−2のキャラクタブロック内に表示されるカ
ラーキャラクタデータを、キャラクタジェネレータ10
から読み出すために必要なキャラクタ読み出しアドレス
210がそれぞれ登録されている。
−1,12−2は、第2図に示すように縦64キャラク
タブロック、横64キャラクタブロックのスクロール基
準画面600−0,600−1,600−2用に形成さ
れ、これら各ビデオRAM12−0,12−1,12−
2には、各スクロール基準画面600−0,600−
1,600−2のキャラクタブロック内に表示されるカ
ラーキャラクタデータを、キャラクタジェネレータ10
から読み出すために必要なキャラクタ読み出しアドレス
210がそれぞれ登録されている。
また、ビデオRAM12−3には、縦32キャラクタブ
ロック横64キャラクタブロックの長方形状をしたスク
ロール基準画面600−3のデータが同様にして登録さ
れている。
ロック横64キャラクタブロックの長方形状をしたスク
ロール基準画面600−3のデータが同様にして登録さ
れている。
また、ビデオRAM12−4,12−5には、第2図に
示すように、それぞれ28キャラクタブロック×36キ
ャラクタブロックからなる長方形の固定基準画面600
−4,600−5のデータが同様にして登録されてい
る。
示すように、それぞれ28キャラクタブロック×36キ
ャラクタブロックからなる長方形の固定基準画面600
−4,600−5のデータが同様にして登録されてい
る。
ところで、第2図に示すように、画面作成回路500−
0〜500−3の各ビデオRAM12−0,…12−3
内には、スクロール基準画面600−0,600−1,
…600−3がそれぞれ登録されているため、このスク
ロール基準画面内からCRT表示用の画面300−0,
300−1,…300−3を指定してやる必要がある。
0〜500−3の各ビデオRAM12−0,…12−3
内には、スクロール基準画面600−0,600−1,
…600−3がそれぞれ登録されているため、このスク
ロール基準画面内からCRT表示用の画面300−0,
300−1,…300−3を指定してやる必要がある。
これに対し、画面作成回路500−4,500−5のビ
デオRAM12−4,12−5には、前述したように、
固定基準画面600−4,600−5が登録されている
ため、この固定基準画面自体がCRT表示画面300−
4及び300−5そのものとなる。
デオRAM12−4,12−5には、前述したように、
固定基準画面600−4,600−5が登録されている
ため、この固定基準画面自体がCRT表示画面300−
4及び300−5そのものとなる。
このため、本実施例の装置には、スクロール基準画面6
00−0,600−1,…600−3からCRT表示画
面300−0,300−1,…300−3を指定する画
面演算回路30が設けられ、この演算信号が各画面作成
回路500のCRTコントローラ14へ向け出力されて
いる。
00−0,600−1,…600−3からCRT表示画
面300−0,300−1,…300−3を指定する画
面演算回路30が設けられ、この演算信号が各画面作成
回路500のCRTコントローラ14へ向け出力されて
いる。
従って、各画面作成回路500−0,500−1,…5
00−5からは、第2図に示すようなCRT表示画面3
00−0,300−1,…300−5を作成するために
必要な各キャラクタブロックのキャラクタ読み出しアド
レス信号210及び垂直走査位置アドレス信号220が
優先順位決定回路20に向け出力される。
00−5からは、第2図に示すようなCRT表示画面3
00−0,300−1,…300−5を作成するために
必要な各キャラクタブロックのキャラクタ読み出しアド
レス信号210及び垂直走査位置アドレス信号220が
優先順位決定回路20に向け出力される。
本発明の第1の特徴事項は、各キャラクタブロックに表
示される複数のキャラクタ形状データが予め登録された
シェイプジェネレータ32を設けたことにある。
示される複数のキャラクタ形状データが予め登録された
シェイプジェネレータ32を設けたことにある。
このシェイプジェネレータ32は、各画面発生回路50
0−0,500−1,…500−5から各画面のキャラ
クタ読み出しアドレス信号210及び垂直走査位置アド
レス信号220が出力される毎に、キャラクタ読み出し
アドレス信号210によって指定されるキャラクタ形状
データから、垂直走査位置アドレス信号220によって
指定されるキャラクタブロック一水平走査分のキャラク
タ形状データ(水平走査8ドット分の形状データ)25
0を出力する。
0−0,500−1,…500−5から各画面のキャラ
クタ読み出しアドレス信号210及び垂直走査位置アド
レス信号220が出力される毎に、キャラクタ読み出し
アドレス信号210によって指定されるキャラクタ形状
データから、垂直走査位置アドレス信号220によって
指定されるキャラクタブロック一水平走査分のキャラク
タ形状データ(水平走査8ドット分の形状データ)25
0を出力する。
なお、各画面300−0,300−1,…300−5の
キャラクタ形状データ250を1台のシェイプジェネレ
ータ32から同時に読み出すことができない。このた
め、本実施例においてはタイムシェアリングの手法を用
いて、画面300−0から300−5のデータ250を
順次読み出すよう形成されている。
キャラクタ形状データ250を1台のシェイプジェネレ
ータ32から同時に読み出すことができない。このた
め、本実施例においてはタイムシェアリングの手法を用
いて、画面300−0から300−5のデータ250を
順次読み出すよう形成されている。
そして、優先順位決定回路20は、シェイプジェネレー
タ32からこのように出力される各画面毎のキャラクタ
形状データ250を、所定の優先順位に従って、1ドッ
トずつ比較する。そして、CRTが前記各キャラクタブ
ロック内を水平走査する間、CRTに表示する優先画面
を各ドット毎に決定する。
タ32からこのように出力される各画面毎のキャラクタ
形状データ250を、所定の優先順位に従って、1ドッ
トずつ比較する。そして、CRTが前記各キャラクタブ
ロック内を水平走査する間、CRTに表示する優先画面
を各ドット毎に決定する。
ここにおいて、比較される各1水平走査分のキャラクタ
形状データ250は各ドットが透明か否かを表す情報で
あるため、各ドットにつき1ビットのデータを割り振れ
ば良い。
形状データ250は各ドットが透明か否かを表す情報で
あるため、各ドットにつき1ビットのデータを割り振れ
ば良い。
従って、シェイプジェネレータ32から出力される一水
平走査分のキャラクタ形状データ250は、キャラクタ
ジェネレータ10から同様にして出力される一水平走査
分のカラーキャラクタデータに比べそのデータ量が1/
8で済む。従って、前述したように、シェイプジェネレ
ータ32から出力される複数のキャラクタ形状データ2
50を比較し、その優先画面を決定するために要する演
算時間を大幅に短縮することが可能となり、しかも扱う
データ量が少ないため、優先順位決定回路の構成も大幅
に簡単なものとすることが可能となる。
平走査分のキャラクタ形状データ250は、キャラクタ
ジェネレータ10から同様にして出力される一水平走査
分のカラーキャラクタデータに比べそのデータ量が1/
8で済む。従って、前述したように、シェイプジェネレ
ータ32から出力される複数のキャラクタ形状データ2
50を比較し、その優先画面を決定するために要する演
算時間を大幅に短縮することが可能となり、しかも扱う
データ量が少ないため、優先順位決定回路の構成も大幅
に簡単なものとすることが可能となる。
本発明の第2の特徴的事項は、前記優先順位決定回路の
結果を利用することにより、キャラクタジェネレータ1
0を1台用意するのみで複数枚の画面を重合わせて1枚
のカラー画面を合成可能としたことにある。
結果を利用することにより、キャラクタジェネレータ1
0を1台用意するのみで複数枚の画面を重合わせて1枚
のカラー画面を合成可能としたことにある。
すなわち、優先順位決定回路20は、CRTに表示する
優先画面を各ドット毎に決定する度に、その優先画面に
対応して画像作成回路500から出力されるキャラクタ
読み出しアドレス信号210,垂直走査位置アドレス信
号220及びキャラクタジェネレータブロック内におけ
る水平走査位置アドレス信号260をキャラクタジェネ
レータ10に入力する。
優先画面を各ドット毎に決定する度に、その優先画面に
対応して画像作成回路500から出力されるキャラクタ
読み出しアドレス信号210,垂直走査位置アドレス信
号220及びキャラクタジェネレータブロック内におけ
る水平走査位置アドレス信号260をキャラクタジェネ
レータ10に入力する。
従って、キャラクタジェネレータ10は、キャラクタジ
ェネレータ読み出しアドレス信号210によってカラー
キャラクタデータが指定され、キャラクタジェネレータ
10からは、指定されたカラーキャラクタデータの、キ
ャラクタブロック内の垂直走査位置(垂直位置アドレス
信号220)及び水平走査位置(水平走査位置アドレス
信号260)によって特定される1ドット分のカラーデ
ータが、合成画面用のビデオ信号240として出力され
ることになる。
ェネレータ読み出しアドレス信号210によってカラー
キャラクタデータが指定され、キャラクタジェネレータ
10からは、指定されたカラーキャラクタデータの、キ
ャラクタブロック内の垂直走査位置(垂直位置アドレス
信号220)及び水平走査位置(水平走査位置アドレス
信号260)によって特定される1ドット分のカラーデ
ータが、合成画面用のビデオ信号240として出力され
ることになる。
このようにして、本発明によれば、1台のキャラクタジ
ェネレータ10から、CRTの水平走査及び垂直走査に
同期してその走査位置を表すドットのカラーデータがビ
デオ信号240として順次出力され、1枚のカラー画面
が合成されることになる。
ェネレータ10から、CRTの水平走査及び垂直走査に
同期してその走査位置を表すドットのカラーデータがビ
デオ信号240として順次出力され、1枚のカラー画面
が合成されることになる。
特に本発明によれば、重合わせ表示する画面の数が増え
ても必要とするキャラクタジェネレータ10は1台で済
むため、従来装置に比し重合わせ表示する画面の数が増
えるに従いそのコストダウン効果が大きなものとなる。
ても必要とするキャラクタジェネレータ10は1台で済
むため、従来装置に比し重合わせ表示する画面の数が増
えるに従いそのコストダウン効果が大きなものとなる。
また、本発明によれば、使用するキャラクタジェネレー
タ10が1台で済むため、第2図に示す各画面600−
0,600−1,…600−5の各キャラクタブロック
内に表示されるカラーキャラクタデータを、従来装置の
ように重複すること無く登録することができるため、キ
ャラクタジェネレータ10内のメモリ空間を効率的に利
用することが可能となる。
タ10が1台で済むため、第2図に示す各画面600−
0,600−1,…600−5の各キャラクタブロック
内に表示されるカラーキャラクタデータを、従来装置の
ように重複すること無く登録することができるため、キ
ャラクタジェネレータ10内のメモリ空間を効率的に利
用することが可能となる。
更に、本発明によれば、キャラクタジェネレータ10を
1台用意すれば良いため、装置内部においてキャラクタ
ジェネレータ10の占めるスペースが少なくて済み、限
られたスペース内においてその回路配置を比較的自由に
効率良く行うことが可能となる。
1台用意すれば良いため、装置内部においてキャラクタ
ジェネレータ10の占めるスペースが少なくて済み、限
られたスペース内においてその回路配置を比較的自由に
効率良く行うことが可能となる。
具体的実施例 第3図及び第4図には本発明にかかる映像表示装置の具
体的な回路構成が示されている。
体的な回路構成が示されている。
a)画面作成回路 第3図は、本実施例に用いられる画像作成回路500の
具体的な構成を示すものであり、本実施例の特徴的事項
は、前記第1図に示す複数の画面作成回路500−0,
500−1,…500−5を1個の画面作成回路500
として形成したことにある。
具体的な構成を示すものであり、本実施例の特徴的事項
は、前記第1図に示す複数の画面作成回路500−0,
500−1,…500−5を1個の画面作成回路500
として形成したことにある。
すなわち、本発明の映像表示装置を用いて、例えば第2
図に示すように6枚の画面を重合わせて1枚のカラー画
面を合成しようとする場合には、CRTの水平及び垂直
走査に同期して、各画面600−0,600−1,…6
00−5のキャラクタ読出アドレス信号210及び垂直
走査位置アドレス信号220を各画面順に出力すること
ができるよう画面表示回路500を形成すれば良い。
図に示すように6枚の画面を重合わせて1枚のカラー画
面を合成しようとする場合には、CRTの水平及び垂直
走査に同期して、各画面600−0,600−1,…6
00−5のキャラクタ読出アドレス信号210及び垂直
走査位置アドレス信号220を各画面順に出力すること
ができるよう画面表示回路500を形成すれば良い。
このため、実施例の画面作成回路500は、1台のCR
Tコントーラ14と、画面表示メモリとしてのビデオR
AM12とを用いて形成されている。
Tコントーラ14と、画面表示メモリとしてのビデオR
AM12とを用いて形成されている。
a-1)ビデオRAM そして、前記ビデオRAM12は、第2図に示すよう
に、その記憶領域が所定のアドレスをもって6分割さ
れ、分割された各記憶領域には、前記第1図に示すビデ
オRAM12−0,12−1,…12−5と同様に、各
スクロール基準画面600−0,600−1,…600
−3及び固定画面600−4及び600−5のキャラク
タデータ読出アドレスが登録されている。
に、その記憶領域が所定のアドレスをもって6分割さ
れ、分割された各記憶領域には、前記第1図に示すビデ
オRAM12−0,12−1,…12−5と同様に、各
スクロール基準画面600−0,600−1,…600
−3及び固定画面600−4及び600−5のキャラク
タデータ読出アドレスが登録されている。
なお、本実施例において、各キャラクタ読出アドレス2
10は、2バイトのデータから構成されている。このた
め、各読出アドレス210は、ビデオRAM12内にお
いて、連続する2つのキャラクタブロックアドレスに1
バイトずつ登録されている。
10は、2バイトのデータから構成されている。このた
め、各読出アドレス210は、ビデオRAM12内にお
いて、連続する2つのキャラクタブロックアドレスに1
バイトずつ登録されている。
a-2)CRTコントローラ また、本実施例において、CRTコントローラ14は、
第1のブロックアドレス発生回路34と第2のブロック
アドレス発生回路36とを含み、これら両ブロックアド
レス発生回路34及び36から出力される信号をマルチ
プレクサ38を介してアドレス演算回路40へ向け選択
的に出力している。
第1のブロックアドレス発生回路34と第2のブロック
アドレス発生回路36とを含み、これら両ブロックアド
レス発生回路34及び36から出力される信号をマルチ
プレクサ38を介してアドレス演算回路40へ向け選択
的に出力している。
ここにおいて、前記第1のブロックアドレス発生回路3
4は、前記第2図に示すスクロール基準画面600−
0,600−1,…600−3用のブロックアドレス発
生用に形成され、前記第2のブロックアドレス発生回路
36は固定画面600−4,600−5のブロックアド
レス発生用に形成されている。
4は、前記第2図に示すスクロール基準画面600−
0,600−1,…600−3用のブロックアドレス発
生用に形成され、前記第2のブロックアドレス発生回路
36は固定画面600−4,600−5のブロックアド
レス発生用に形成されている。
本実施例において、前記第1のブロックアドレス発生回
路34は、各スクロール基準画面600−0,600−
1,…600−3の水平方向ブロック位置を表す信号7
00aを出力する水平ブロック演算回路42と、前記ス
クロール基準画面600−0,600−1,600−3
の垂直位置を表す信号700bを出力する垂直位置演算
回路44とから構成されている。
路34は、各スクロール基準画面600−0,600−
1,…600−3の水平方向ブロック位置を表す信号7
00aを出力する水平ブロック演算回路42と、前記ス
クロール基準画面600−0,600−1,600−3
の垂直位置を表す信号700bを出力する垂直位置演算
回路44とから構成されている。
そして、前記水平ブロック演算回路42は、各スクロー
ル基準画面に対応した4個のブロック変位量ラッチ回路
46−0,46−1,46−2,46−3と、各ラッチ
回路46の出力を所定のタイミングで選択的に切り替え
出力するマルチプレクサ48と、CRTの水平走査が1
ブロック終了する毎に1つずつカウント値がインクリメ
ントされるHカウンタ50と、このHカウンタ50の出
力とマルチプレクサ48の出力とを加算しスクロール基
準画面の水平方向ブロック位置を表す信号700aを出
力する加算器52とから構成されている。
ル基準画面に対応した4個のブロック変位量ラッチ回路
46−0,46−1,46−2,46−3と、各ラッチ
回路46の出力を所定のタイミングで選択的に切り替え
出力するマルチプレクサ48と、CRTの水平走査が1
ブロック終了する毎に1つずつカウント値がインクリメ
ントされるHカウンタ50と、このHカウンタ50の出
力とマルチプレクサ48の出力とを加算しスクロール基
準画面の水平方向ブロック位置を表す信号700aを出
力する加算器52とから構成されている。
また、前記垂直位置演算回路44は、各スクロール基準
画面600−0,600−1,…600−3の垂直方向
に対するドット変位量を設定する4個のラッチ回路54
−0,54−1,54−2,54−3と、所定のタイミ
ングで各ラッチ回路54の出力を選択出力するマルチプ
レクサ56と、CRT表示画面の各水平走査が終了する
毎にそのカウント値が1つずつインクリメントされるV
カウンタ58と、このカウンタ58の出力とマルチプレ
クサ56の出力を加算し、スクロール基準画面600内
における垂直位置を表す信号700bを出力する加算器
60とから形成されている。
画面600−0,600−1,…600−3の垂直方向
に対するドット変位量を設定する4個のラッチ回路54
−0,54−1,54−2,54−3と、所定のタイミ
ングで各ラッチ回路54の出力を選択出力するマルチプ
レクサ56と、CRT表示画面の各水平走査が終了する
毎にそのカウント値が1つずつインクリメントされるV
カウンタ58と、このカウンタ58の出力とマルチプレ
クサ56の出力を加算し、スクロール基準画面600内
における垂直位置を表す信号700bを出力する加算器
60とから形成されている。
すなわち、第5図に示すように、スクロール基準画面6
00をスクローリングして表示するCRT表示画面30
0を特定するためには、スクロール基準画面600の左
上隅に対しCRT表示画面300の左上隅がどの程度変
位しているかを指定してやることが必要となる。
00をスクローリングして表示するCRT表示画面30
0を特定するためには、スクロール基準画面600の左
上隅に対しCRT表示画面300の左上隅がどの程度変
位しているかを指定してやることが必要となる。
このため、本実施例の水平ブロック演算回路42では、
各CRT表示画面300−0,300−1,…300−
3の水平方向に対する変位量をブロック単位に設定し、
設定したブロック単位を各画面に対応したブロック変位
量ラッチ回路46−0,46−1,…46−3にそれぞ
れ設定する。
各CRT表示画面300−0,300−1,…300−
3の水平方向に対する変位量をブロック単位に設定し、
設定したブロック単位を各画面に対応したブロック変位
量ラッチ回路46−0,46−1,…46−3にそれぞ
れ設定する。
また、実施例の垂直位置演算回路44では、CRT表示
画面300=0,300−1,…300−3の垂直方向
変位量を、ドット単位に設定し、設定したドット単位を
各画面に対応したドット変位位量ラッチ回路54−0,
54−1,…54−3にそれぞれ設定する。
画面300=0,300−1,…300−3の垂直方向
変位量を、ドット単位に設定し、設定したドット単位を
各画面に対応したドット変位位量ラッチ回路54−0,
54−1,…54−3にそれぞれ設定する。
従って、マルチプレクサ48及び56の両者を連動し
て、所定のタイミングでCRT表示画面300−0…3
00−3の変位量を選択出力するよう制御すれば、加算
器52及び60からは各スクロール基準画面600−
0,600−1,…600−3の水平方向に対するブロ
ック位置を表す信号700a及び走査ラインの垂直位置
を表す信号700bがスクロール基準画面600−0,
600−1,…600−3の順で順次出力されることが
理解される。
て、所定のタイミングでCRT表示画面300−0…3
00−3の変位量を選択出力するよう制御すれば、加算
器52及び60からは各スクロール基準画面600−
0,600−1,…600−3の水平方向に対するブロ
ック位置を表す信号700a及び走査ラインの垂直位置
を表す信号700bがスクロール基準画面600−0,
600−1,…600−3の順で順次出力されることが
理解される。
また、前記第2のブロックアドレス発生回路36は、第
2図に示す固定画面600−4及び600−5のキャラ
クタブロック位置そのものを表す信号700cを出力す
るよう形成されている。
2図に示す固定画面600−4及び600−5のキャラ
クタブロック位置そのものを表す信号700cを出力す
るよう形成されている。
そして、マルチプレクサ38は、第1のブロックアドレ
ス発生回路34からスクロール基準画面600−0,6
00−1,600−2,600−3の順で出力される1
組の信号700a,700bをアドレス演算回路40に
向け出力し、その後第2のブロックアドレス発生回路3
6から、固定画面600−4,600−5の順で出力さ
れる信号700cをアドレス演算回路40に向け出力す
るよう形成されている。
ス発生回路34からスクロール基準画面600−0,6
00−1,600−2,600−3の順で出力される1
組の信号700a,700bをアドレス演算回路40に
向け出力し、その後第2のブロックアドレス発生回路3
6から、固定画面600−4,600−5の順で出力さ
れる信号700cをアドレス演算回路40に向け出力す
るよう形成されている。
従って、アドレス演算回路40には、各画面600−
0,600−1,…600−5の順に信号700が入力
されることになる。
0,600−1,…600−5の順に信号700が入力
されることになる。
また、本実施例のCRTコントローラ14には、マルチ
プレクサ38から選択出力される信号700に対応する
画面の識別番号(ビデオRAM12のメモリ空間の識別
番号)900を出力する画面番号発生回路62が設けら
れている。
プレクサ38から選択出力される信号700に対応する
画面の識別番号(ビデオRAM12のメモリ空間の識別
番号)900を出力する画面番号発生回路62が設けら
れている。
また、これと同時に、この画面番号発生回路62から
は、前記画面に表示されるキャラクタの読出アドレス信
号210の上位1バイト及び下位1バイトをそれぞれ指
定する信号950が出力されている。
は、前記画面に表示されるキャラクタの読出アドレス信
号210の上位1バイト及び下位1バイトをそれぞれ指
定する信号950が出力されている。
従って、アドレス演算回路40には、画面番号発生回路
62から画面600−0,600−1,…600−5の
順に出力される画面の識別番号900と、各キャラクタ
読出アドレス210の上位1バイト及び下位1バイトを
指定する信号950と、これに対応してマルチプレクサ
38を介して出力される信号700とが入力される。
62から画面600−0,600−1,…600−5の
順に出力される画面の識別番号900と、各キャラクタ
読出アドレス210の上位1バイト及び下位1バイトを
指定する信号950と、これに対応してマルチプレクサ
38を介して出力される信号700とが入力される。
そして、このようにして入力される各信号に基づき、ア
ドレス演算回路40は、CRTの水平及び垂直走査に同
期して、各CRT表示画面300−0,300−1,…
300−5の順に、そのキャラクタブロック100を指
定するアドレス信号200と、当該キャラクタブロック
内に登録されたキャラクタ読出アドレスの上位または下
位1バイトを指定する信号950(信号200と950
とを合わせた信号がビデオRAM12の読出アドレスと
なる)と、をビデオRAM12へ向けて演算出力すると
ともに、各キャラクタブロック100内における垂直走
査アドレス信号200を演算し、これを3ビットの情報
としてラインフリップフロップ64を介して出力する。
ドレス演算回路40は、CRTの水平及び垂直走査に同
期して、各CRT表示画面300−0,300−1,…
300−5の順に、そのキャラクタブロック100を指
定するアドレス信号200と、当該キャラクタブロック
内に登録されたキャラクタ読出アドレスの上位または下
位1バイトを指定する信号950(信号200と950
とを合わせた信号がビデオRAM12の読出アドレスと
なる)と、をビデオRAM12へ向けて演算出力すると
ともに、各キャラクタブロック100内における垂直走
査アドレス信号200を演算し、これを3ビットの情報
としてラインフリップフロップ64を介して出力する。
従って、ビデオRAM12からは、CRT表示画面30
0−0,300−1,…300−5の順に、入力された
キャラクタブッロクアドレス信号200に基づき、対応
する各キャラクタブッロク100内に表示されるキャラ
クタの読出アドレス信号210が出力され、これと同時
にラインフリップフロップ64からは、出力中の読出ア
ドレス210に対応した垂直走査位置アドレス信号22
0が出力されることになる。
0−0,300−1,…300−5の順に、入力された
キャラクタブッロクアドレス信号200に基づき、対応
する各キャラクタブッロク100内に表示されるキャラ
クタの読出アドレス信号210が出力され、これと同時
にラインフリップフロップ64からは、出力中の読出ア
ドレス210に対応した垂直走査位置アドレス信号22
0が出力されることになる。
また、実施例のCRTコントローラ14には、CPUア
ドレスミキシング回路66が設けられており、マルチプ
レクサ38、アドレス演算回路40の空き時間を利用し
て、CPUからの指令に基づき、ビデオRAM12の所
定アドレスに、必要に応じて新たなキャラクタ読出アド
レス信号210を設定登録するよう形成されている。
ドレスミキシング回路66が設けられており、マルチプ
レクサ38、アドレス演算回路40の空き時間を利用し
て、CPUからの指令に基づき、ビデオRAM12の所
定アドレスに、必要に応じて新たなキャラクタ読出アド
レス信号210を設定登録するよう形成されている。
ところで、ビデオRAM12内に登録されている各キャ
ラクタ読出アドレス信号210は、前述したように2バ
イトのデータからなる。従って、アドレス演算回路40
から画面番号発生回路62の信号950とともにキャラ
クタブロックアドレス信号200が出力されると、ビデ
オRAM12からは対応するキャラクタ読出アドレス信
号210が1バイトずつ2回に分けて出力される。
ラクタ読出アドレス信号210は、前述したように2バ
イトのデータからなる。従って、アドレス演算回路40
から画面番号発生回路62の信号950とともにキャラ
クタブロックアドレス信号200が出力されると、ビデ
オRAM12からは対応するキャラクタ読出アドレス信
号210が1バイトずつ2回に分けて出力される。
このため、第4図に示すごとく、ビデオRAM12から
出力された最初の1バイトのアドレス信号210は、一
旦ラッチ回路70にラッチされる。そして、2バイト目
の読出アドレス信号210が出力されると同時に、ラッ
チ回路70にラッチされた1バイト目の信号210がフ
リップフロップ72,2バイト目のアドレス信号210
がフリップフロップ74にそれぞれ入力されるよう形成
されている。
出力された最初の1バイトのアドレス信号210は、一
旦ラッチ回路70にラッチされる。そして、2バイト目
の読出アドレス信号210が出力されると同時に、ラッ
チ回路70にラッチされた1バイト目の信号210がフ
リップフロップ72,2バイト目のアドレス信号210
がフリップフロップ74にそれぞれ入力されるよう形成
されている。
b)シェイプジェネレータ そして、このようにして2台のフリップフロップ72,
74に設定された2バイトの読出アドレス信号210
は、シェイプジェネレータ32及び優先順位決定回路2
0の一部を構成する19ビットフリップフロップ76に
向け出力される。
74に設定された2バイトの読出アドレス信号210
は、シェイプジェネレータ32及び優先順位決定回路2
0の一部を構成する19ビットフリップフロップ76に
向け出力される。
これと同時に、シェイプジェネレータ32及び19ビッ
トフリップフロップ76には、前記読出アドレス信号2
10と対応する3ビットの垂直走査位置アドレス信号2
20がフリップフロップ64から出力される。
トフリップフロップ76には、前記読出アドレス信号2
10と対応する3ビットの垂直走査位置アドレス信号2
20がフリップフロップ64から出力される。
このようにして、シェイプジェネレータ32には、前述
したように読出アドレス信号220と、これに対応する
垂直走査位置アドレス信号210とが入力される。この
ため、キャラクタ読出アドレス信号210によって指定
されるキャラクタ形状データから、垂直走査アドレス信
号220によって指定されるキャラクタブロック1水平
走査分のキャラクタ形状データ250が、このシェイプ
ジェネレータ32から、優先順位決定回路20の8ビッ
トフリップフロップ78に向け出力される。
したように読出アドレス信号220と、これに対応する
垂直走査位置アドレス信号210とが入力される。この
ため、キャラクタ読出アドレス信号210によって指定
されるキャラクタ形状データから、垂直走査アドレス信
号220によって指定されるキャラクタブロック1水平
走査分のキャラクタ形状データ250が、このシェイプ
ジェネレータ32から、優先順位決定回路20の8ビッ
トフリップフロップ78に向け出力される。
C)優先順位決定回路 本実施例において、優先順位決定回路20は、6枚のC
RT表示画面300−0,300−1,…300−S
(第2図に示す)に対応した6個の画面のデータ収納回
路80−0,80−1,…80−5を有する。そして、
前記各フリップフロップ72及び74からどの画面30
0のキャラクタ読出アドレス信号210が出力されてい
るかに基づき画面データ収納回路80が決定される。
RT表示画面300−0,300−1,…300−S
(第2図に示す)に対応した6個の画面のデータ収納回
路80−0,80−1,…80−5を有する。そして、
前記各フリップフロップ72及び74からどの画面30
0のキャラクタ読出アドレス信号210が出力されてい
るかに基づき画面データ収納回路80が決定される。
そして、決定された画面データ収納回路80に向け、フ
リップフロップ72及び74から出力されるキャラクタ
読出アドレス信号210,ラインフリップフロップ64
から出力される垂直走査位置アドレス信号220及びシ
ェイプジェネレータ32から出力される1水平走査分の
キャラクタ形状データ250が入力される。
リップフロップ72及び74から出力されるキャラクタ
読出アドレス信号210,ラインフリップフロップ64
から出力される垂直走査位置アドレス信号220及びシ
ェイプジェネレータ32から出力される1水平走査分の
キャラクタ形状データ250が入力される。
実施例において、各画面データ収納回路80は、前述し
た19ビットフリップフロップ76,8ビットフリップ
フロップ78,16ビットフリップフロップ82,8ビ
ットシフトレジスタ84,3ビットサイクリックカウン
タ86及びH方向の偏位量を設定するラッチ回路88を
用いて形成されている。
た19ビットフリップフロップ76,8ビットフリップ
フロップ78,16ビットフリップフロップ82,8ビ
ットシフトレジスタ84,3ビットサイクリックカウン
タ86及びH方向の偏位量を設定するラッチ回路88を
用いて形成されている。
そして、前記19ビットフリップフロップ76には、前
述したように1対のフリップフロップ72及び74から
対応する画面のキャラクタ読出アドレス信号210が出
力された場合に、その読出アドレス信号210及び垂直
走査位置アドレス信号220が入力される。更に、16
ビットフリップフロップ82には、19ビットフリップ
フロップ76からキャラクタ読出アドレス信号210の
みが入力される。
述したように1対のフリップフロップ72及び74から
対応する画面のキャラクタ読出アドレス信号210が出
力された場合に、その読出アドレス信号210及び垂直
走査位置アドレス信号220が入力される。更に、16
ビットフリップフロップ82には、19ビットフリップ
フロップ76からキャラクタ読出アドレス信号210の
みが入力される。
また、8ビットフリップフロップ78には、前述したよ
うに、対応する画面のキャラクタブロック1水平走査分
のキャラクタ形状データ250が入力され、前述した3
ビットサイクリックカウンタ86のカウント値が0とな
る毎に、8ビットフリップフロップ78内のデータ25
0を8ビットシフトレジスタ84へ書き込む命令が該カ
ウンタ86から出力される。
うに、対応する画面のキャラクタブロック1水平走査分
のキャラクタ形状データ250が入力され、前述した3
ビットサイクリックカウンタ86のカウント値が0とな
る毎に、8ビットフリップフロップ78内のデータ25
0を8ビットシフトレジスタ84へ書き込む命令が該カ
ウンタ86から出力される。
また、前記ラッチ回路88には、データバスを介して外
部からH方向への変位量が書き込まれ、3ビットサイク
リックカウンタ86は、ラッチ回路88に書き込まれた
変位量を初期値として、水平走査同期信号を1ドット分
で1つずつサイクリックにカウントするよう形成されて
いる。
部からH方向への変位量が書き込まれ、3ビットサイク
リックカウンタ86は、ラッチ回路88に書き込まれた
変位量を初期値として、水平走査同期信号を1ドット分
で1つずつサイクリックにカウントするよう形成されて
いる。
ここにおいて、各カウンタ86の初期値の設定は、後述
する第6図のTM1〜TM0の各画面に対応するタイミ
ングで行われる。
する第6図のTM1〜TM0の各画面に対応するタイミ
ングで行われる。
従って、ラッチ回路88に変位量として例えば「2」が
設定されている場合を例にとると、3ビットサイクリッ
クカウンタ86は、CRTの水平走査に同期して、2→
3→4→5→6→7→8→0→1の順にそのカウント動
作をサイクリックに行い、そのカウント値が0となる毎
に前述した書き込み指令を8ビットシフトレジスタ84
に向け出力する。
設定されている場合を例にとると、3ビットサイクリッ
クカウンタ86は、CRTの水平走査に同期して、2→
3→4→5→6→7→8→0→1の順にそのカウント動
作をサイクリックに行い、そのカウント値が0となる毎
に前述した書き込み指令を8ビットシフトレジスタ84
に向け出力する。
第6図には、本実施例のタイミングチャートが示されて
おり、実施例の装置は水平走査同期信号として6MHzの
クロックパルスが用いられ、CRTの水平走査が行われ
るよう形成されている。
おり、実施例の装置は水平走査同期信号として6MHzの
クロックパルスが用いられ、CRTの水平走査が行われ
るよう形成されている。
従って、実施例の装置では、同期信号の1周期分の時間
Tを1単位として、CRTが1ドット分走査されること
となり、第6図に示すタイミングチャートでは、CRT
が8ドット分走査する場合の動作が示されている。
Tを1単位として、CRTが1ドット分走査されること
となり、第6図に示すタイミングチャートでは、CRT
が8ドット分走査する場合の動作が示されている。
本実施例の装置において、同期信号がオン又はオフする
毎に、各CRT表示画面300のキャラクタブロックア
ドレス信号200が出力され、ビデオRAM12から対
応する画面300のキャラクタ読出アドレス信号210
が読み出される。第6図に示すタイミングチャートにお
いては、ビデオRAM12から、CRT表示画面300
−2,300−3,300−4,300−5,300−
0,300−1の順でキャラクタ読出アドレス信号21
0が読出されている。
毎に、各CRT表示画面300のキャラクタブロックア
ドレス信号200が出力され、ビデオRAM12から対
応する画面300のキャラクタ読出アドレス信号210
が読み出される。第6図に示すタイミングチャートにお
いては、ビデオRAM12から、CRT表示画面300
−2,300−3,300−4,300−5,300−
0,300−1の順でキャラクタ読出アドレス信号21
0が読出されている。
そして、ビデオRAM12から各画面のキャラクタ読出
アドレス信号210が読み出されると、その直後にシェ
イプジェネレータから対応する画面のキャラクタブロッ
ク1水平走査分のキャラクタ形状データ250が順次読
み出され、対応する画面データ収納回路80の8ビット
フリップフロップ78へ向け出力される。
アドレス信号210が読み出されると、その直後にシェ
イプジェネレータから対応する画面のキャラクタブロッ
ク1水平走査分のキャラクタ形状データ250が順次読
み出され、対応する画面データ収納回路80の8ビット
フリップフロップ78へ向け出力される。
本実施例の装置では、第6図に示すように、TM1,T
M2,…TM0のタイミングでシェイプジェネレータ3
2から出力されるキャラクタ形状データをデータ収納回
路80−1,80−2,…80−0の各8ビットフリッ
プフロップ78に入力している。
M2,…TM0のタイミングでシェイプジェネレータ3
2から出力されるキャラクタ形状データをデータ収納回
路80−1,80−2,…80−0の各8ビットフリッ
プフロップ78に入力している。
ここにおいて、前記TM1,TM2,…TM0の読み込
みタイミングの間には、所定パルス分の時間のずれが存
在する。このため、このずれ分に対応したパルス数を各
画面データ収納回路80−1,80−2,80−0のラ
ッチ回路88に予め登録しておくことにより、各画面デ
ータ収納回路80の3ビットサイクリックカウンタ86
のカウント値は同時に0となり、8ビットシフトレジス
タ84に向け同時にデータの書き込み指令が出力される
ことになる。
みタイミングの間には、所定パルス分の時間のずれが存
在する。このため、このずれ分に対応したパルス数を各
画面データ収納回路80−1,80−2,80−0のラ
ッチ回路88に予め登録しておくことにより、各画面デ
ータ収納回路80の3ビットサイクリックカウンタ86
のカウント値は同時に0となり、8ビットシフトレジス
タ84に向け同時にデータの書き込み指令が出力される
ことになる。
そして、これら画面データ収納回路80−0,80−
1,…80−5の各8ビットシフトレジスタ84に書き
込まれたキャラクタブロック1水平走査分のキャラクタ
形状データ250、すなわち8ビットのデータは優先回
路90へ向け出力される。
1,…80−5の各8ビットシフトレジスタ84に書き
込まれたキャラクタブロック1水平走査分のキャラクタ
形状データ250、すなわち8ビットのデータは優先回
路90へ向け出力される。
また、本実施例の優先順位決定回路20には、6画面分
の優先順位が登録されるラッチ回路92が設けられてお
り、ラッチ回路92の各画面に対応したデータ書き込み
領域には、各画面300−0,300−1,…300−
5の優先順位が3ビットデータとしてCPUの指令に基
づき登録され、更に当該画面が透明であるか否かを表す
画面マスク情報が同様にして1ビットデータとして登録
される。
の優先順位が登録されるラッチ回路92が設けられてお
り、ラッチ回路92の各画面に対応したデータ書き込み
領域には、各画面300−0,300−1,…300−
5の優先順位が3ビットデータとしてCPUの指令に基
づき登録され、更に当該画面が透明であるか否かを表す
画面マスク情報が同様にして1ビットデータとして登録
される。
そして、優先回路90は、ラッチ回路92に設定登録さ
れた各画面の優先順位に基づき、各画面データ収納回路
80の8ビットシフトレジスタ84から出力されるキャ
ラクタ形状データ250を1ドットずつ比較し、各ドッ
ト毎に優先順位の最も高い優先画面を決定し、該優先画
面の選択を指令(優先順位の最も高い画面データ収納回
路80の選択を指令)するセレクト信号をマルチプレク
サ93に向け出力する。
れた各画面の優先順位に基づき、各画面データ収納回路
80の8ビットシフトレジスタ84から出力されるキャ
ラクタ形状データ250を1ドットずつ比較し、各ドッ
ト毎に優先順位の最も高い優先画面を決定し、該優先画
面の選択を指令(優先順位の最も高い画面データ収納回
路80の選択を指令)するセレクト信号をマルチプレク
サ93に向け出力する。
そして、マルチプレクサ93は、CRTが1ドット走査
される毎に、入力されるセレクト信号によって指定され
た画面データ収納回路80から、3ビットサイクリッ
クカウンタ86の出力する1キャラクタブロック内にお
ける水平走査位置アドレス信号260,19ビットフ
リップフロップ76から出力される1キャラクタブロッ
ク内の垂直走査位置アドレス信号220,16ビット
フリップフロップ82から出力されるキャラクタデータ
読出信号210をフリップフロップ94を介してキャラ
クタジェネレータ10へ向け出力する。
される毎に、入力されるセレクト信号によって指定され
た画面データ収納回路80から、3ビットサイクリッ
クカウンタ86の出力する1キャラクタブロック内にお
ける水平走査位置アドレス信号260,19ビットフ
リップフロップ76から出力される1キャラクタブロッ
ク内の垂直走査位置アドレス信号220,16ビット
フリップフロップ82から出力されるキャラクタデータ
読出信号210をフリップフロップ94を介してキャラ
クタジェネレータ10へ向け出力する。
従って、このキャラクタジェネレータ10では、キャラ
クタ読出アドレス信号210によってカラーキャラクタ
データが特定され、そのキャラクタブロック内の垂直走
査位置アドレス信号220及び水平走査位置アドレス信
号260によって特定される1ドット分の8ビットカラ
ーデータが、このキャラクタジェネレータ10から合成
画面のビデオ信号240として出力されることになる。
クタ読出アドレス信号210によってカラーキャラクタ
データが特定され、そのキャラクタブロック内の垂直走
査位置アドレス信号220及び水平走査位置アドレス信
号260によって特定される1ドット分の8ビットカラ
ーデータが、このキャラクタジェネレータ10から合成
画面のビデオ信号240として出力されることになる。
このようにして、本発明によれば、実施例のキャラクタ
ジェネレータ10からCRTの水平及び垂直走査に同期
してその走査位置を表すドットのカラーデータがビデオ
信号240として順次出力され、1枚のカラー画面を合
成することができる。
ジェネレータ10からCRTの水平及び垂直走査に同期
してその走査位置を表すドットのカラーデータがビデオ
信号240として順次出力され、1枚のカラー画面を合
成することができる。
なお、本実施例においては、1キャラクタブロック10
0を8×8ドットに設定する場合を例にとり説明した
が、本発明はこれに限らず、1キャラクタブロック10
0を必要に応じて任意の大きさに設定することができ
る。
0を8×8ドットに設定する場合を例にとり説明した
が、本発明はこれに限らず、1キャラクタブロック10
0を必要に応じて任意の大きさに設定することができ
る。
また、本実施例においては第5図に示すように、スクロ
ール基準画面600に対する表示画面300の水平方向
変位量をブロック単位で設定する場合を例にとり説明し
たが、本実施例の装置によれば、第4図に示すラッチ回
路88に所定のドット変位量に対応した値を他の画面と
の関係で設定することにより、表示画面300の水平方
向に対する変位量を垂直方向と同様にドット単位で設定
することが可能となる。
ール基準画面600に対する表示画面300の水平方向
変位量をブロック単位で設定する場合を例にとり説明し
たが、本実施例の装置によれば、第4図に示すラッチ回
路88に所定のドット変位量に対応した値を他の画面と
の関係で設定することにより、表示画面300の水平方
向に対する変位量を垂直方向と同様にドット単位で設定
することが可能となる。
また、これ以外にも、水平方向変位量を、例えば9ビッ
ト情報を用いてドット単位で設定することも可能であ
り、この場合には、その下位3ビットをラッチ回路88
へ入力し、残りの上位6ビットをブロック単位情報とし
てブロック変位量ラッチ回路46へ入力するよう形成す
ればよい。
ト情報を用いてドット単位で設定することも可能であ
り、この場合には、その下位3ビットをラッチ回路88
へ入力し、残りの上位6ビットをブロック単位情報とし
てブロック変位量ラッチ回路46へ入力するよう形成す
ればよい。
[発明の効果] 以上説明したように、本発明によれば、複数の画面を重
合わせて1枚のカラー画面を合成出力するにあたり、使
用するキャラクタジェネレータが1台で済むため、装置
全体の低コスト化を図ることが可能となる。
合わせて1枚のカラー画面を合成出力するにあたり、使
用するキャラクタジェネレータが1台で済むため、装置
全体の低コスト化を図ることが可能となる。
特に、本発明によれば、従来装置の様に、複数のキャラ
クタジェネレータに同一のカラーキャラクタデータを重
複登録するという問題が発生することがなく、キャラク
タジェネレータ自体のメモリ空間を有効に利用すること
が可能となる。
クタジェネレータに同一のカラーキャラクタデータを重
複登録するという問題が発生することがなく、キャラク
タジェネレータ自体のメモリ空間を有効に利用すること
が可能となる。
また、本発明によれば、単に1台のキャラクタジェネレ
ータを設置すればすむため、装置内部に占めるキャラク
タジェネレータのスペースが少なくてすみ、特に多数の
画面を重合わせて1枚のカラー画面を合成するような場
合に、従来装置に比べてキャラクタジェネレータ自体が
占めるスペースが極めて小さなものとなり、回路配置を
効率良く行うことが可能となる。
ータを設置すればすむため、装置内部に占めるキャラク
タジェネレータのスペースが少なくてすみ、特に多数の
画面を重合わせて1枚のカラー画面を合成するような場
合に、従来装置に比べてキャラクタジェネレータ自体が
占めるスペースが極めて小さなものとなり、回路配置を
効率良く行うことが可能となる。
さらに、本発明によれば、シェイプジェネレータを用
い、各画面の優先順位決定作業を行うことにより、優先
順位決定回路の構成を極めて簡単なものとすることがで
き、しかも優先順位決定に要する演算処理時間をも大幅
に短縮することが可能となる。
い、各画面の優先順位決定作業を行うことにより、優先
順位決定回路の構成を極めて簡単なものとすることがで
き、しかも優先順位決定に要する演算処理時間をも大幅
に短縮することが可能となる。
第1図は本発明にかかる映像表示装置の好適な実施例を
示すブロック図、 第2図は重合わせ表示される画面のイメージと前記各画
面のデータが登録されたビデオRAMとの関係を示す説
明図、 第3図及び第4図は本発明の具体的な実施例を示すブロ
ック図、 第5図はスクロール基準画面内におけるCRT表示画面
の変位量を表す説明図、 第6図は本実施例のタイミングチャート図、 第7図はキャラクタブロック方式によってCRT画面表
示を行う原理説明図、 第8図は従来のキャラクタブロック方式の基本的な回路
構成を示すブロック図、 第9図は各キャラクタブロック内に表示されるカラーキ
ャラクタデータの具体例を示す説明図、 第10図は複数の画面を重合わせ表示する場合の説明
図、 第11図は複数の画面を重合わせ合成する場合に用いら
れる従来装置の説明図、 第12図は重合わせ表示用に作成された3枚の画面の説
明図、 第13図は第9図(A)〜(C)を重合わせて合成した
キャラクタの説明図である。 10……キャラクタジェネレータ 12……画像表示メモリとしてのビデオRAM 14……CRTコントローラ 20……優先順位決定回路 32……シェイプジェネレータ 100……キャラクタブロック 200……キャラクタブロックアドレス信号 210……キャラクタ読出アドレス信号 220……垂直走査位置アドレス信号 240……合成ビデオ信号 250……一水平走査分のキャラクタ形状データ 260……水平走査位置アドレス信号
示すブロック図、 第2図は重合わせ表示される画面のイメージと前記各画
面のデータが登録されたビデオRAMとの関係を示す説
明図、 第3図及び第4図は本発明の具体的な実施例を示すブロ
ック図、 第5図はスクロール基準画面内におけるCRT表示画面
の変位量を表す説明図、 第6図は本実施例のタイミングチャート図、 第7図はキャラクタブロック方式によってCRT画面表
示を行う原理説明図、 第8図は従来のキャラクタブロック方式の基本的な回路
構成を示すブロック図、 第9図は各キャラクタブロック内に表示されるカラーキ
ャラクタデータの具体例を示す説明図、 第10図は複数の画面を重合わせ表示する場合の説明
図、 第11図は複数の画面を重合わせ合成する場合に用いら
れる従来装置の説明図、 第12図は重合わせ表示用に作成された3枚の画面の説
明図、 第13図は第9図(A)〜(C)を重合わせて合成した
キャラクタの説明図である。 10……キャラクタジェネレータ 12……画像表示メモリとしてのビデオRAM 14……CRTコントローラ 20……優先順位決定回路 32……シェイプジェネレータ 100……キャラクタブロック 200……キャラクタブロックアドレス信号 210……キャラクタ読出アドレス信号 220……垂直走査位置アドレス信号 240……合成ビデオ信号 250……一水平走査分のキャラクタ形状データ 260……水平走査位置アドレス信号
Claims (2)
- 【請求項1】複数枚の画面を重ね合わせて1枚のカラー
画面を合成する映像表示装置において、 合成前の各画面を複数のキャラクタブロックに分割し、
各キャラクタブロックアドレスに、各キャラクタブロッ
クに表示されるカラーキャラクタの読み出しアドレスが
登録されて成る画面表示メモリと、 CRTの水平及び垂直走査に同期して、前記画面表示メ
モリに向け、合成前の各画面のキャラクタブロックアド
レス信号を順次出力し、画像表示メモリから対応するキ
ャラクタ読み出しアドレス信号を各画面順に出力させる
とともに、前記各画面のキャラクタブロック内における
垂直走査位置アドレス信号を順次出力するCRTコント
ローラと、 各キャラクタブロックに表示される複数のキャラクタ形
状が予め登録され、合成前の各画面順に順次入力される
前記キャラクタ読出アドレス信号によって各画面のキャ
ラクタ形状が指定され、指定された各キャラクタ形状か
ら、前記垂直走査位置アドレス信号によって指定される
キャラクタブロック内1水平走査分のキャラクタ形状デ
ータを各画面順に出力するシェイプジェネレータと、 各画面順に前記シェイプジェネレータから出力される1
水平走査分の各キャラクタ形状データを所定の優先順位
に従って比較し、CRTを水平走査する際に表示する優
先画面を各ドット毎に決定する優先順位決定回路と、 各キャラクタブロックに表示される複数のカラーキャラ
クタデータが予め登録され、前記優先画面のキャラクタ
読出アドレスによって指定されるカラーキャラクタデー
タから、垂直走査位置アドレス信号及び水平走査位置ア
ドレス信号によって特定される1ドット分のカラーデー
タをCRTの走査に同期して順次出力するキャラクタジ
ェネレータと、 を含み、共通のシェイプジェネレータ及びキャラクタジ
ェネレータを用いて、複数の画面を重合わせて1枚のカ
ラー画面を合成することを特徴とする映像表示装置。 - 【請求項2】特許請求の範囲(1)記載の装置におい
て、 画面表示メモリは、各画面のキャラクタブロックを水平
8ドット及び垂直8ドットに設定して成ることを特徴と
する映像表示装置。
Priority Applications (6)
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JPS60183628A (ja) * | 1984-03-01 | 1985-09-19 | Minolta Camera Co Ltd | 文字信号発生装置 |
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FR2581779B1 (fr) * | 1985-05-10 | 1987-06-12 | Sintra | Circuit de commande pour machine graphique et utilisation d'un tel circuit dans une machine graphique interactive |
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- 1987-02-05 JP JP62025672A patent/JPH068993B2/ja not_active Expired - Fee Related
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