JPH07225573A

JPH07225573A - リフレッシュメモリのアクセス方法、ディスプレイコントローラ、及び図形処理装置

Info

Publication number: JPH07225573A
Application number: JP7010758A
Authority: JP
Inventors: Akihiro Katsura; 晃洋桂; Hideo Maejima; 英雄前島; Hiroshi Takeda; 博武田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-26
Filing date: 1995-01-26
Publication date: 1995-08-22
Anticipated expiration: 2012-05-28
Also published as: JP2613364B2

Abstract

(57)【要約】【目的】表示用リフレッシュメモリへの描画アクセスの
機会を増加する。【構成】表示期間中に１画素を表示するための１表示サ
イクルを複数のメモリサイクルに分割し、分割したメモ
リサイクルのうち表示のための読みだしに必要な分のメ
モリサイクルを表示読み出し用のメモリサイクルとし、
残りのメモリサイクルを描画アクセス用のメモリサイク
ルとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスプレイ装置に表
示するための表示情報を記憶するリフレッシュメモリの
アクセス方法、及びそのアクセス方法を使用するディス
プレイコントローラ並びにこのディスプレイコントロー
ラを用いる図形処理装置に関する。

【０００２】

【従来の技術】陰極線管（以下ＣＲＴと呼ぶ）を用いて
文字や図形の表示制御を行うものとして、ラスタ走査型
ディスプレイ装置の表示制御機能を大規模集積回路（以
下ＬＳＩと呼ぶ）で実現したＣＲＴコントローラが従来
より広く用いられている。このＣＲＴコントローラは、
ラスタ走査に合せてあらかじめ設定された表示開始アド
レスから順にメモリアドレスを出力する機能を持つ。ま
た、ディスプレイ装置を駆動する同期信号を出力する機
能を有する。この従来型ＣＲＴコントローラを用いて、
独立した複数枚の画面情報を重ね合せ表示する方法とし
て、図１及び図２に示す方法がある。

【０００３】図１は、１個のＣＲＴコントローラ１３に
よって複数のバンクに分割されたリフレッシュメモリ１
６１，１６２を制御するものである。ＣＲＴコントロー
ラ１３はアドレスバス１１及びデータバス１２によって
中央処理装置（ＣＰＵ）に接続され、表示のためのリフ
レッシュメモリアドレス及びＣＲＴの同期信号を発生す
る。クロック発生回路１４はＣＲＴコントローラ１３や
並列直列変換器１７１，１７２に対し、動作クロックを
供給する。アドレス選択回路１５は、表示期間中はＣＲ
Ｔコントローラ１３から供給される表示メモリアドレス
を、非表示期間中はＣＰＵのアドレスバス１１を選択
し、２つのリフレッシュメモリバンク１６１，１６２が
アクセスされる。メモリから読出されたデータはそれぞ
れ独立に並列直列変換器１７１，１７２にて直列信号に
変換され、合成回路１８にて重ね合せられる。

【０００４】このような構成の従来方式では、２つのメ
モリバンクには同一の表示アドレスが供給されるため、
重ね合せを行なう２枚の画面は同一の画面構成としなけ
ればならない。このため、表示画面の一部にのみ重ね合
せを行なう場合にも、表示画面２枚分のメモリ容量が必
要となりメモリの利用効率が悪くなるという問題があ
る。また、表示開始アドレスを書き替えて画面移動を行
なう場合、２枚の画面を独立に移動することができな
い。更に表示期間中はリフレッシュメモリ内容を書替え
ることができないため描画速度が遅くなるという欠点が
ある。

【０００５】図２は、図１に示す如きＣＲＴコントロー
ラを複数個用いて複数のメモリバンクを個別制御するも
のである。２台のＣＲＴコントローラ１３１，１３２は
クロック発生回路１４から同一のクロックを受けて同期
動作を行なっており、それぞれ個別に表示メモリアドレ
スを発生しリフレッシュメモリ１６１，１６２をアクセ
スする。読出されたデータは並列直列変換器１７１，１
７２で直列信号に変換され、合成回路１８にて重ね合せ
画像信号が得られる。

【０００６】この方式では２枚の表示画面のアドレスを
独立に制御するため、独立に画面移動を行うことができ
るが、部品点数や配線量が多く装置が大規模になるとい
う欠点がある。また、表示画面の一部にのみ重ね合せを
行なう場合はリフレッシュメモリの容量を小さくできる
が、それぞれの画面に対するメモリが物理的に分離され
た構成となっているため、重ね合せ画面の最大の大きさ
に合せて設計する必要がある。更に、この場合にも図１
と同様に、表示期間中はリフレッシュメモリ内容を書替
えることができないため描画速度が遅い。図２の方式に
類する従来方式としては、特開昭５２−９５９２６号公
報などが公知である。

【０００７】以上の公知技術においては、いずれも、デ
ィスプレイ装置の表示期間中は、前記のＣＲＴコントロ
ーラがリフレッシュメモリから表示情報を読み出す表示
アクセスだけを行っており、表示期間以外の期間には中
央処理装置（ＣＰＵ）がメモリの書き換えのための描画
アクセスを行なっていた（以下、ＣＰＵとメモリ間の書
き換えなどを“描画”と称する）。すなわち、描画アク
セスの時間が限定されることにより、十分な描画速度を
発揮できないという問題があった。

【０００８】この問題を解決するものとして、特開昭５
２−８２１３４号公報に開示されている手法が知られて
いる。これは、キャラクターコード方式において、１文
字表示タイミングを２分割して表示アクセスと描画アク
セスを行なわしめるものである。すなわちこの手法によ
れば、１フレーム周期の半分の時間をＣＰＵからの描画
アクセスに割り当てることができ、描画速度が改善され
るものとなっていた。

【０００９】

【発明が解決しようとする課題】上記の従来例に示され
るようなキャラクタコード方式においては、描画アクセ
スのための時間を、前記従来型時分割方式による描画ア
クセス時間に限ってもさほど支障は無い。しかし、グラ
フィック表示方式では扱うデータ量が格段に増えるた
め、十分な描画アクセスのための時間の確保は依然とし
て問題となる。すなわち、描画アクセスのための時間を
少しでも多く確保することは、直接グラフィックス処理
の性能に影響を与えるものであり、更なる改善が強く求
められている。

【００１０】本発明は、表示情報を記憶するリフレッシ
ュメモリの内容を書き替える描画アクセスを行なうため
の描画用サイクルを十分に確保し、描画速度が速く、デ
ィスプレイ装置に安定した画像を供給できるリフレッシ
ュメモリのアクセス方法を提供することを目的とする。

【００１１】本発明の他の目的は該アクセス方法によっ
てリフレッシュメモリをアクセスするディスプレイコン
トローラ及び図形処理装置を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、ディスプレイ装置に表示する表示情報を記憶するリ
フレッシュメモリと、前記中央処理装置よりの命令を受
け取り、受け取った命令に応じて前記リフレッシュメモ
リにアクセスしてリフレッシュメモリの表示情報を更新
する描画プロセッサと、前記リフレッシュメモリより、
ディスプレイ装置に表示するために表示情報を読みだす
表示プロセッサとを備えたディスプレイコントローラに
おいて、前記ディスプレイ装置の表示期間中に、前記デ
ィスプレイ装置に１表示単位を表示する期間と等しい長
さの前記表示期間と同期したサイクルである表示サイク
ルをＫ（但し、Ｋは２以上の整数）分割したＫ個のメモ
リアクセスサイクルのうちから選択したＭ（但し、Ｍは
１以上の整数）個のメモリアクセスサイクルを表示アク
セスサイクルに割り当て、Ｋ個のメモリアクセスサイク
ルのうちの表示アクセスサイクルに割り当てなかったＮ
個のメモリアクセスサイクルを、前記描画アクセスサイ
クルに割り当てるステップと、前記表示プロセッサが、
表示期間中、前記表示アクセスサイクルに割り当てられ
たＭ個のメモリアクセスサイクルのそれぞれにおいて、
当該表示サイクルにおいて表示を行うためのＭ個の表示
情報を、順次、前記ディスプレイ装置に表示するために
前記リフレッシュメモリより読み出すステップと、前記
描画プロセッサが、各表示サイクルの描画アクセスサイ
クルに割り当てられた各メモリアクセスサイクルにおい
て、前記リフレッシュメモリに必要に応じてアクセスし
てリフレッシュメモリに記憶されている表示情報を更新
するステップとを有することを特徴とするディスプレイ
コントローラにおけるリフレッシュメモリのアクセス方
法を提供する。

【００１３】

【作用】本発明では、ディスプレイ装置の表示期間中
に、前記ディスプレイ装置に１表示単位を表示する期間
と等しい長さの前記表示期間と同期したサイクルである
表示サイクルをＫ（但し、Ｋは２以上の整数）分割した
Ｋ個のメモリアクセスサイクルのうちから選択したＭ
（但し、Ｍは１以上の整数）個のメモリアクセスサイク
ルを表示アクセスサイクルに割り当て、Ｋ個のメモリア
クセスサイクルのうちの表示アクセスサイクルに割り当
てなかったＮ個のメモリアクセスサイクルを、前記描画
アクセスサイクルに割り当てる。したがい、表示期間中
でも、ディスプレイコントローラは、リフレッシュメモ
リを描画アクセスする時間を確保できる。

【００１４】

【実施例】以下、図面に基づいて本発明の好適な実施例
を詳細に説明する。

【００１５】図３は、本発明に係るディスプレイコント
ローラを用い表示システムを構成した例を示す。この例
では、ディスプレイコントローラ３１、クロック発生回
路３２、リフレッシュメモリ３３、ラッチ３４、並列直
列変換回路１７１，１７２、合成回路１８から構成され
る。ディスプレイコントローラ３１はＣＰＵのアドレス
バス１１、データバス１２に接続され種々制御情報が転
送される。リフレッシュメモリバス３ｃとＣＰＵバス１
１，１２とは切離され、ＣＰＵ側からのアクセスはすべ
てディスプレイコントローラ３１を介して行なわれる。
リフレッシュメモリバス３ｃはアドレス、データのマル
チプレクスバスとなっている。クロック発生回路３２
は、ドットクロック３ａ、ディスプレイコントローラ３
１の駆動クロック３ｂ、第１位相のデータロードタイミ
ング３ｄ、第２位相のデータロードタイミング３ｅ等の
システムで用いる各種クロック信号を発生する。２枚
（ｎ＝２）の画面の重ね合せを行なうモードでは、１表
示期間中に２回（ｎ回）のメモリアクセスが行なわれ、
独立した２枚の画像情報が時分割に読出される。３枚の
画面の場合には、１表示期間中に３回のメモリアクセス
が行なわれる。４枚以上の場合も同様である。

【００１６】図４は重ね合せ表示のタイムチャートを示
す。１６ドットサイクルが１表示サイクルとなり、１表
示サイクル中には２回のメモリアクセスが行なわれる。
第１位相での読出しデータは第１位相ロードタイミング
３ｄによってラッチ３４に一時記憶される。第２位相で
の読出しデータは第２位相ロードタイミングで並列直列
変換器１７２にロードされ、この時同期にラッチ３４の
内容が並列直列変換器１７１にロードされる。２つの並
列直列変換器１７１，１７２の内容は同時に直列データ
に変換され、合成回路１８にて重ね合せられ合成ビデオ
信号３ｆが出力される。

【００１７】図５はディスプレイコントローラ３１の内
部構成を示し、描画プロセッサ５１、表示プロセッサ５
２、タイミングプロセッサ５３、ＣＰＵインタフェース
５４、ディスプレイインタフェース５５の各ブロックか
ら成る。描画プロセッサ５１は、線や面等の図形発生や
ＣＰＵとリフレッシュメモリ間のデータ転送等を制御す
るもので、描画アドレスを出力しリフレッシュメモリの
読み書きを行なう。表示プロセッサ５２はラスタ走査に
従って順次表示されるリフレッシュメモリの表示アドレ
スを出力する。タイミングプロセッサ５３は、ＣＲＴの
同期信号や表示タイミングや表示と描画の切り替え信号
等の各種タイミング信号を発生する。ＣＰＵインタフェ
ース５４は、ＣＰＵデータバスとＣＲＴコントローラ間
の同期化等ＣＰＵとのインタフェースを司る。ディスプ
レイインタフェース５５は、表示と描画のアドレス切り
替え制御等リフレッシュメモリ及びディスプレイ装置と
のインタフェースを司る。描画、表示、タイミングの３
プロセッサが機能分散し並列動作することにより、処理
効率を向上している。

【００１８】さて、図５において、タイミングプロセッ
サ５３は、ディスプレイインタフェース５５を介してク
ロックを入力し、ここで表示に必要な各種のタイミング
信号を出力する。このタイミングプロセッサ５３の内部
構成の詳細は図６に示されており、その説明は後述す
る。タイミングプロセッサ５３では、水平および垂直の
同期信号、１文字表示期間を示す文字同期信号などの表
示に必要な同期信号が発生されると共に、１文字表示期
間をｎ分割したタイミングで表示アドレス発生のタイミ
ング信号が発生される。このタイミング信号の発生され
ている期間を１メモリサイクルと呼ぶ。なお、１メモリ
サイクルをどの程度にするか、言いかえればｎをいくら
にするかは、重ね合せを行なう画面の枚数や表示と描画
のバランスによって決まる。タイミングプロセッサ５３
は、ＣＰＵ（図示せず）からＣＰＵインタフェース５４
を介して送られてくるデータｎを内部のメモリ（レジス
タ）に記憶しておき、このｎに基づいてそれに見合うタ
イミング信号を発生する。もちろん、タイミングプロセ
ッサ５３は、この他の同期信号発生のためのデータ等も
同様に内部の夫々のレジスタに配置している。表示プロ
セッサ５２は、タイミングプロセッサ５３の発する表示
アドレス発生タイミングに同期して表示アドレスを発生
し、これをディスプレイインタフェース５５を介してリ
フレッシュメモリ３３（図３参照）に供給する。この表
示プロセッサ５２の内部構成の詳細は図１５に示されて
おり、その詳細な説明は後述する。表示プロセッサ５２
では、ｎ組の表示アドレスを１文字表示期間内で時分割
で発生させるため、ｎ組の表示開始アドレスを記憶して
おき、夫々の表示アドレスの発生タイミング信号がタイ
ミングプロセッサ５３で発生される毎に、ｎ組の夫々の
表示アドレスの増分を演算し、この増分と記憶されてい
る表示開始アドレスとの和として夫々の表示アドレスを
発生させる。発生された夫々の表示アドレスは、ディス
プレイインタフェース５５を介してリフレッシュメモリ
に出力される。なお、表示プロセッサ５２における演算
に必要なデータは、ＣＰＵインタフェース５４を介して
内部のメモリまたレジスタに記憶しておく。描画プロセ
ッサ５１は、リフレッシュメモリに表示すべき情報を記
憶させて、いわゆる表示（描画）する際に使用される
が、ここではその詳細な説明は省略する。

【００１９】図６は、上述のタイミングプロセッサ５３
の詳細な構成を示す。制御部６１、マイクロ命令デコー
ダ６２、演算部６３から成る。更に、制御部６１は、水
平エントリアドレスポインタ６１０１、マイクロプログ
ラムアドレスレジスタ６１０２、マイクロプログラムメ
モリ（ＲＯＭで構成）６１０３、マイクロ命令レジスタ
６１０４、レジスタ６１０５，６１０６，６１０７、垂
直エントリアドレスポインタ６１０８、レジスタ６１０
９，６１１０，６１１１，６１１２から成る。また、演
算部６３は、ＣＰＵから転送される制御データを記憶す
るデータＲＡＭ６３０１、ワークレジスタ６３０２、演
算器（ＡＵ）６３０３、水平系のタイミングをカウント
し水平同期信号を生成する水平カウンタ６３０４、垂直
系のラスタタイミングをカウントし垂直同期信号を生成
する垂直カウンタ６３０５、バス６３０６，６３０７か
ら成る。マイクロ命令デコーダ６２自体の詳細は後述す
る。

【００２０】図７は、図６に対するタイムチャートを示
す。垂直同期信号の開始点では、レジスタ６１０９は垂
直エントリアドレスポインタによって、第１位相では初
期値Ａ（ＶＢ₁）、第２位相ではＡ（ＶＷ₁）に初期化さ
れる。この第１位相、第２位相の垂直アドレスは、レジ
スタ６１０９，６１１０，６１１１，６１１２の閉ルー
プによって記憶される。また、水平同期の開始点では、
水平エントリアドレスポインタ６１０１によって、マイ
クロプログラムアドレスレジスタ６１０２は第１位相で
はＡ（ＨＢ₁）、第２位相ではＡ（ＨＷ₁）に初期化され
る。その後水平同期信号（ＨＳＹＮＣ）の立下りに同期
してマイクロプログラム動作が開始され、マイクロプロ
グラムアドレスレジスタ６１０２の指定に従って、マイ
クロプログラムメモリ６１０３から対応するマイクロ命
令が読出されマイクロ命令レジスタ６１０４に格納され
る。読出されたマイクロ命令はマイクロ命令デコーダ６
２にてデコードされ、演算部６３に対し各種制御信号を
供給する。一方、マイクロ命令の一部は次のアドレスと
して一時記憶レジスタ６１０６に記憶される。マイクロ
プログラムアドレスの１ビットは、水平サイクルのマイ
クロプログラムアドレスであるか垂直サイクルのマイク
ロプログラムアドレスであるかを示すビットであり、こ
のビットはレジスタ６１０５を介してレジスタ６１０６
の１ビットに戻される。一方、第１位相の次アドレスが
レジスタ６１０６に取り込まれるφ１のサイクルでは、
第２位相のマイクロプログラムアドレスがマイクロプロ
グラムアドレスレジスタ６１０２に転送され、対応する
マイクロ命令が読出され実行される。レジスタ６１０６
に記憶された次アドレスは、レジスタ６１０７を介して
マイクロプログラムアドレスレジスタ６１０２に送られ
る。このようにして、第１位相のマイクロプログラムと
第２位相のマイクロプログラムが順次交互に実行され
る。また、垂直サイクルのマイクロプログラムを実行す
る場合には、マイクロ命令からの指定によりマイクロプ
ログラムアドレスレジスタ６１０２とレジスタ６１０９
の入力が切替えられる。すなわち、レジスタ６１０９〜
６１１２に記憶された垂直マイクロプログラムのアドレ
スＡ（ＶＢ_n），Ａ（ＶＷ_n）が、第１位相、第２位相の
１サイクル間で順次マイクロプログラムアドレスレジス
タ６１０２に送られ、同時に水平マイクロプログラムの
次アドレスＡ（ＨＢ_m+1），Ａ（ＨＷ_m+1）は順次レジス
タ６１０９に送られ、レジスタ６１０９〜６１１２のル
ープに記憶される。この結果、水平の第１、第２位相、
及び垂直の第１、第２位相の計４相の独立なマイクロプ
ログラムを時分割に実行することができる。

【００２１】図８は、マイクロ命令の形式を示したもの
である。語長は２１ビットでビット１９で選択される２
つの形式＃０，＃１がある。ビット２０（ＨＶ）は水平
マイクロプログラムアドレスと垂直マイクロプログラム
アドレスの切替えを制御するビットである。ビット１８
〜１０は２つのマイクロ命令で機能が異なる。＃０のマ
イクロ命令はワークレジスタ６３０２に対する演算を制
御する。すなわち、Ｓ−ＲＥＧで指定されるレジスタか
らデータを読出し、ＡＵＦで指定される演算を行ない、
Ｄ−ＲＥＧで指定されるレジスタに結果を書込む。＃１
のマイクロ命令はデータＲＡＭ６３０１とワークレジス
タ６３０２及び水平、垂直カウンタ６３０４，６３０５
の間のデータ転送を制御する。ビット９〜５のＦＬＡＧ
はＡＵやカウンタ類から出力されるフラグ情報の制御と
条件分岐の制御を指定する。ビット４〜０のＡＤＦはマ
イクロプログラムの次アドレスを制御するフィールドで
ある。

【００２２】図９は、マイクロ命令デコーダ６２の詳細
を示す。マイクロ命令レジスタ６１０４に一時記憶され
たマイクロ命令は制御レジスタ６２０１を介して各フィ
ールドのデコーダ６２０２〜６２０７に送られる。ＲＡ
Ｍアドレスデコーダ６２０２は＃１マイクロ命令のＲＡ
ＭフィールドをデコードしＲＡＭのワード選択信号を生
成する。読出しレジスタデコーダ６２０３は＃０マイク
ロ命令のＳ−ＲＥＧフィールドをデコードし、バス６３
０７への読出しレジスタを選択する信号を出力する。書
込みレジスタデコーダ６２０４は＃０マイクロ命令のＤ
−ＲＥＧフィールド及び＃１マイクロ命令のＲＥＧフィ
ールドをデコードしバス６３０６からの書込みレジスタ
選択信号を出力する。水平、垂直カウンタからデータＲ
ＡＭ６３０１への転送時にもＲＥＧフィールドによって
バス６３０６への読出しが制御される。ファンクション
デコーダ６２０５は＃０マイクロ命令のＡＵＦフィール
ドをデコードし、演算器（ＡＵ）６３０３の演算モード
を制御する。条件分岐デコーダ６２０６はマイクロ命令
のＦＬＡＧフィールドの指定に応じてフラグレジスタの
状態を判定し、レジスタ６１０６からレジスタ６１０７
に転送されるアドレスの最下位ビットを制御し条件分岐
を可能にする。フラグレジスタ６２０７は加算器（Ａ
Ｕ）６３０３やカウンタ６３０４，６３０５から出力さ
れるプラグ情報を、マイクロ命令の指定に従って一時記
憶するものである。フラグレジスタは、水平同期信号
（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、水平ベ
ース画面表示タイミング（ＨＢＤＩＳＰ）、垂直ベース
画面表示タイミング（ＶＢＤＩＳＰ）、水平ウインドウ
画面表示タイミング（ＨＷＤＩＳＰ）、垂直ウインドウ
画面表示タイミング（ＶＷＤＩＳＰ）などがある。

【００２３】図１０はディスプレイコントローラ３１の
制御する画面構成例を示す。ベース画面とウインドウ画
面の２枚の独立な画面を合成して表示できる。２枚の画
面は独立に大きさ、表示位置を設定できる。

【００２４】もちろんパラメータの設定によって画面を
１枚にすることも可能である。各パラメータの意味は次
の通りである。

【００２５】（１）水平同期サイクル（ＨＣ）：水平同
期信号（ＨＳＹＮＣ）のサイクル数である。

【００２６】（２）水平同期信号パルス幅（ＨＳＷ）：
ＣＲＴ装置を駆動する水平同期信号（ＨＳＹＮＣ）のパ
ルス幅である。

【００２７】（３）水平ベース画面開始位置（ＨＢ
Ｓ）：水平同期信号（ＨＳＹＮＣ）の立下りから水平ベ
ース画面表示信号（ＨＢＤＩＳＰ）の立上りまでの時間
である。

【００２８】（４）水平ベース画面幅（ＨＢＷ）：ベー
ス画面の水平幅、すなわち水平ベース画面表示信号（Ｈ
ＢＤＩＳＰ）の“１”の期間のパルス幅である。

【００２９】（５）水平ウインドウ画面開始位置（ＨＷ
Ｓ）：水平同期信号の立下りから水平ウインドウ画面表
示信号（ＨＷＤＩＳＰ）の立上りまでの期間である。

【００３０】（６）水平ウインドウ画面幅（ＨＷＷ）：
ウインドウ画面の水平幅、すなわち水平ウインドウ画面
表示信号（ＨＷＤＩＳＰ）の“１”の期間のパルス幅で
ある。

【００３１】（７）垂直同期サイクル（ＶＣ）：垂直同
期信号（ＶＳＹＮＣ）のサイクル数である。

【００３２】（８）垂直同期信号パルス幅（ＶＳＷ）：
ＣＲＴ装置を駆動する垂直同期信号（ＶＳＹＮＣ）のパ
ルス幅である。

【００３３】（９）垂直ベース画面開始位置（ＶＢ
Ｓ）：垂直同期信号（ＶＳＹＮＣ）の立下りから垂直ウ
インドウ画面表示信号（ＶＢＤＩＳＰ）の立上りまでの
時間である。

【００３４】（１０）垂直ベース画面幅（ＶＢＷ）：ベ
ース画面の垂直線、すなわち垂直ベース画面表示信号
（ＶＢＤＩＳＰ）の“１”の期間のパルス幅である。

【００３５】（１１）垂直ウインドウ画面開始位置（Ｖ
ＷＳ）：垂直同期信号の立下りから垂直ウインドウ画面
表示信号（ＶＷＤＩＳＰ）の立上りまでの期間である。

【００３６】（１２）垂直ウインドウ画面幅（ＶＷ
Ｗ）：ウインドウ画面の垂直幅、すなわち垂直ウインド
ウ画面表示信号（ＶＷＤＩＳＰ）の“１”の期間のパル
ス幅である。

【００３７】以上の各パラメータ値の設定に従って、図
５に示すタイミングプロセッサ５３では、各種タイミン
グ信号（ＨＳＹＮＣ，ＨＢＤＩＳＰ，ＨＷＤＩＳＰ，Ｖ
ＳＹＮＣ，ＶＢＤＩＳＰ，ＶＷＤＩＳＰ等）を発生す
る。表示プロセッサ５２はこのタイミング信号を参照し
て処理を進める。

【００３８】図１１〜図１４はタイミングプロセッサ５
３のマイクロプログラム処理フローの１例を示したもの
である。図１１は水平第１位相のマイクロプログラムを
示している。１ラスタの開始点ではＨＢＤＩＳＰフラグ
“０”にされ、第１ラスタ（フレームの最初のラスタ）
であるかどうかがチェックされる。第１ラスタの場合に
は、垂直関係のパラメータ（ＶＤＳ，ＶＤＷ，ＶＷＳ，
ＶＷＷ）をデータＲＡＭ６３０１からワークレジスタ６
３０２に転送しそのラスタの処理を終る。第１ラスタ以
外のラスタの場合には、最初に水平制御のパラメータ
（ＨＤＳ，ＨＤＷ，ＨＷＳ，ＨＷＷ）をそれぞれ対応す
るワークレジスタＴ０〜Ｔ３にロードする。次に、Ｔ０
を“０”になるまで順次減算し、“０”になるとＨＢＤ
ＩＳＰフラグを“１”にする。その後、Ｔ１を“０”に
なるまで順次減算し、“０”になったらＨＢＤＩＳＰフ
ラグを“０”にする。最後に垂直処理に切り替えて１ラ
スタの処理を終る。

【００３９】図１２は、水平第２位相のマイクロプログ
ラムを示しており、データＲＡＭのロードを行わない点
を除いて、図１１の場合と同様である。

【００４０】同様に、図１３、図１４は、それぞれ、垂
直第１位相及び第２位相のマイクロプログラム処理を示
す。垂直の処理は、１ラスタに１回だけワークレジスタ
の減算と“０”検出処理が行われる。

【００４１】以上のようにして、１個の演算器を４相の
マイクロプログラムで時分割に使用し、４つのタイミン
グ信号ＨＢＤＩＳＰ，ＨＷＤＩＳＰ，ＶＢＤＩＳＰ，Ｖ
ＷＤＩＳＰを生成できる。

【００４２】図１５は上述の図５における表示プロセッ
サ５２の詳細な構成を示す。制御部１５１、マイクロ命
令デコーダ１５２、演算部１５３から成る。制御部１５
１は、エントリアドレスポインタ１５１１、マイクロプ
ログラムアドレスレジスタ１５１２、マイクロプログラ
ムメモリ（ＲＯＭで構成）１５１３、マイクロ命令レジ
スタ１５１４、一時記憶レジスタ１５１５，１５１６か
ら成る。

【００４３】更に演算部１５３は、ＣＰＵ側からＣＰＵ
インタフェースを介して直接アクセスされ、ベース画面
（第１画面）とウインドウ画面（第２画面）の表示開始
アドレス（ＢＳＡ，ＷＳＡ）等の制御情報を記憶するデ
ータＲＡＭ１５３１、１ラスタの先頭での表示アドレス
（ＢＲＳ，ＷＲＳ）を記憶するワークレジスタ１５３
２、現在の表示アドレス（ＡＬＭ，ＡＬＳ）を記憶する
レジスタ１５３３、１ラスタごとの表示アドレスの増分
値（ＢＭＷ，ＷＭＷ）を記憶するレジスタ１６３４、演
算器（ＡＵ）１５３５、メモリアドレスレジスタ（ＭＡ
Ｒ）１５３６、Ｘバス１５３７、Ｙバス１５３８、Ｚバ
ス１５３９から成る。

【００４４】図１６は、図１５に対するタイムチャート
を示す。水平同期信号によってマイクロプログラムアド
レスレジスタ１５１２はエントリアドレスポインタ１５
１１の内容に初期化される。水平同期信号（ＨＳＹＮ
Ｃ）の立下り以降は、マイクロプログラムアドレスレジ
スタ１５１２によってマイクロプログラムＲＯＭ１５１
３がアクセスされ、読出された出力はマイクロ命令レジ
スタ１５１４に一時記憶される。このマイクロ命令はマ
イクロ命令デコーダ１５２にてデコードされ、演算部１
５３に対し各種制御信号を供給する。マイクロ命令の１
部は一時記憶レジスタ１５１５，１５１６に戻され、こ
の内容は次の次のマイクロ命令のアドレスとなる。この
ようにしてエントリアドレスポインタによって初期化さ
れたアドレスＡ（Ｂ₁），Ａ（Ｗ₁）を開始点とするマイ
クロプログラムが順次交互に実行される。

【００４５】図１７は表示プロセッサのマイクロ命令形
式を示す。語長は２８ビットでビット２７で選択される
２つの形式＃０，＃１がある。＃０マイクロ命令はレジ
スタ間の演算を制御する。また、＃１マイクロ命令は、
データＲＡＭと各レジスタ間のデータ転送を制御する。

【００４６】図１８はマイクロ命令デコーダ１５２の詳
細を示す。図９に示すタイミングプロセッサのマイクロ
命令デコーダ６２と同様の各デコーダユニットから成
る。条件分岐はタイミングプロセッサから供給される同
期タイミング信号を参照して制御される。

【００４７】図１９（Ａ）〜（Ｃ）は、表示プロセッサ
５２の制御する３種の動作モードを示している。各モー
ドに応じて、ＣＲＴインタフェース５５で、ベース画面
にメモリアドレス（Ｂ）、ウインドウ画面のメモリアド
レス（Ｗ）、及び描画メモリアドレス（図の斜線部）が
適宜切り替えて出力される。

【００４８】（ａ）シングルアクセスモード（図１９
（Ａ））表示サイクルとメモリサイクルを同一にして処理するモ
ードである。ウインドウ外部のベース画面領域では第１
位相で計算されたベース画面のメモリアドレス（Ｂ）を
出力し、ウインドウ内部では第２位相で計算されたウイ
ンドウ画面のメモリアドレス（Ｗ）を出力するように切
り替え制御する。このモードでは１メモリサイクルを１
表示サイクルに等しくするため、メモリの速度やシステ
ム構成のための部品点数などは従来型のＣＲＴコントロ
ーラを用いる場合と同一でありながら、独立した２枚の
画面情報を種々合成して表示できる。このモードでは表
示期間以外の時間（図の斜線部）が描画処理に利用され
る。

【００４９】（ｂ）ダブルアクセス非重ね合せモード
（図１９（Ｂ））１表示サイクル中に２回のメモリアクセスを行うモード
で、表示期間中は１回目は表示に、２回目は描画に利用
される。１回目の表示サイクルは、ウインドウ外部のベ
ース画面領域では第１位相のマイクロプログラムで計算
されたメモリアドレス（Ｂ）を出力し、ウインドウ内部
では第２位相で計算されたメモリアドレス（Ｗ）を出力
するように切り替え制御する。表示期間以外の期間には
描画を連続して実行できる。このモードを用いると表示
期間以外の時間に加えて表示期間中にも描画のためのメ
モリアクセス時間（図の斜線部）が確保できるため、描
画処理の高速化に効果がある。例えば表示期間が１フレ
ーム時間の７５％を占めるディスプレイ装置を用いる場
合であれば、表示期間以外の時間２５％と表示期間の半
分３７．５％を加えた６２．５％の時間を描画に用いる
ことができる。

【００５０】（ｃ）ダブルアクセス重ね合せモード（図
１９（Ｃ））１表示サイクル中に２回のメモリアクセスを行い、ベー
ス画面の表示領域内部では１回目のメモリアクセスで第
１位相のマイクロプログラムで計算されたメモリアドレ
ス（Ｂ）を出力し、ウインドウ内部では２回目のメモリ
アクセスとして第２位相のマイクロプログラムで計算さ
れたメモリアドレス（Ｗ）を出力する。この結果、ウイ
ンドウ内部では１表示サイクル中２回の表示用メモリア
クセスが行なわれるため、読出された独立な２枚分の画
面情報を外部回路で合成することにより重ね合せ表示が
可能となる。ウインドウ外部の２回目のメモリサイクル
（図の斜線部）は描画用サイクルとして利用される。

【００５１】図２０は、表示画面とメモリ空間の対応を
示す。図に示すようにベース画面とウインドウ画面の表
示データは同一のアドレス空間に任意の大きさで設定で
きる。このため、画面構成の自由度が高くメモリ効率も
よい。

【００５２】図２１、図２２は表示プロセッサのマイク
ロプログラムの処理フローの１例を示したもので、それ
ぞれ第１位相、第２位相の処理フローである。以下、図
２１を例に説明を加える。水平同期信号直後では、まず
ＶＢＤＩＳＰ信号が“１”かどうかを調べ、“０”の場
合はそのラスタでは何も行わず終了する。“１”の場合
には、次に、ベース画面のそのラスタでの先頭アドレス
（ＢＲＳ）を現在の表示アドレスを管理するレジスタ
（ＡＬＭ，ＡＬＳ）に送り、その後ＢＲＳに１ラスタご
との増分値（ＢＭＷ）を加え、そのラスタの先頭アドレ
スとしてＢＲＳに記憶する。次に、ベース画面の表示開
始点（ＨＢＤＩＳＰ＝“１”）までは待ちサイクルとな
り、表示開始点に達するとＡＬＳをメモリアドレスレジ
スタ（ＭＡＲ）に転送し、ＡＬＳの内容は＋１とする。
以下、水平同期信号に達するまではこの処理を繰返し、
順次メモリアドレスを出力する。図２２の場合にも同様
の処理が行われる。

【００５３】このようにして、この例では独立な２系統
のマイクロプログラムが交互に処理される結果、２系統
の表示アドレスの更新演算を効率良く行い得る。

【００５４】上述した実施例で示すディスプレイコント
ローラを用いたディスプレイ装置では、リフレッシュメ
モリのメモリ効率を良くした重ね合せ表示とすることも
可能であり、また画面構成の自由度の高い重ね合せ表示
も実現できる。

【００５５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ディスプレイ装置の表示期間中はリフレッシュメ
モリの表示アクセスと描画アクセスを交互に行い、ディ
スプレイ装置の表示期間以外の期間には連続してリフレ
ッシュメモリの描画アクセスを行ない得るので、従来の
公知技術よりも多くの描画アクセス時間を確保でき、描
画を高速化できるという効果がある。

【図面の簡単な説明】

【図１】従来のシステム構成図である。

【図２】従来のシステム構成図である。

【図３】本発明に基づくディスプレイコントローラを使
用したシステム構成図である。

【図４】その動作タイムチャートである。

【図５】ディスプレイコントローラの内部構成図であ
る。

【図６】タイミングプロセッサの構成図である。

【図７】その動作タイムチャートである。

【図８】そのマイクロ命令形式を示す図である。

【図９】そのマイクロ命令デコーダの詳細構成図であ
る。

【図１０】表示画面の構成例を示す図である。

【図１１】タイミングプロセッサの処理フローの例を示
す図である。

【図１２】タイミングプロセッサの処理フローの例を示
す図である。

【図１３】タイミングプロセッサの処理フローの例を示
す図である。

【図１４】タイミングプロセッサの処理フローの例を示
す図である。

【図１５】表示プロセッサの構成図である。

【図１６】その動作タイムチャートである。

【図１７】そのマイクロ命令形式を示す図である。

【図１８】そのマイクロ命令デコーダの詳細構成図であ
る。

【図１９】（Ａ）〜（Ｃ）は表示の動作モードを説明す
る図である。

【図２０】表示アドレスの関係を説明する図である。

【図２１】表示プロセッサの処理フローの例を示す図で
ある。

【図２２】表示プロセッサの処理フローの例を示す図で
ある。

【符号の説明】

３１ディスプレイコントローラ３２クロック発生回路３４ラッチ５２表示プロセッサ５３タイミングプロセッサ１５１５，１５１６一時記憶レジスタ１５３２ワークレジスタ

Claims

【特許請求の範囲】

【請求項１】ディスプレイ装置に表示する表示情報を記
憶するリフレッシュメモリと、前記中央処理装置よりの
命令を受け取り、受け取った命令に応じて前記リフレッ
シュメモリにアクセスしてリフレッシュメモリの表示情
報を更新する描画プロセッサと、前記リフレッシュメモ
リより、ディスプレイ装置に表示するために表示情報を
読みだす表示プロセッサとを備えたディスプレイコント
ローラにおいて、前記ディスプレイ装置の表示期間中に、前記ディスプレ
イ装置に１表示単位を表示する期間と等しい長さの前記
表示期間と同期したサイクルである表示サイクルをＫ
（但し、Ｋは２以上の整数）分割したＫ個のメモリアク
セスサイクルのうちから選択したＭ（但し、Ｍは１以上
の整数）個のメモリアクセスサイクルを表示アクセスサ
イクルに割り当て、Ｋ個のメモリアクセスサイクルのう
ちの表示アクセスサイクルに割り当てなかったＮ個のメ
モリアクセスサイクルを、前記描画アクセスサイクルに
割り当てるステップと、前記表示プロセッサが、表示期間中、前記表示アクセス
サイクルに割り当てられたＭ個のメモリアクセスサイク
ルのそれぞれにおいて、当該表示サイクルにおいて表示
を行うためのＭ個の表示情報を、順次、前記ディスプレ
イ装置に表示するために前記リフレッシュメモリより読
み出すステップと、前記描画プロセッサが、各表示サイクルの描画アクセス
サイクルに割り当てられた各メモリアクセスサイクルに
おいて、前記リフレッシュメモリに必要に応じてアクセ
スしてリフレッシュメモリに記憶されている表示情報を
更新するステップとを有することを特徴とするディスプ
レイコントローラにおけるリフレッシュメモリのアクセ
ス方法。
【請求項２】中央処理装置の制御下で、ディスプレイ装
置に表示する表示情報を記憶するリフレッシュメモリの
表示情報の更新と、ディスプレイ装置へ表示するための
リフレッシュメモリの表示情報の読み出しを制御するデ
ィスプレイコントローラであって、前記中央処理装置よりの命令を受け取り、受け取った命
令に応じて前記リフレッシュメモリにアクセスしてリフ
レッシュメモリの表示情報を更新する描画プロセッサ
と、前記リフレッシュメモリより、ディスプレイ装置に
表示するために表示情報を読みだす表示プロセッサと、
前記描画プロセッサがリフレッシュメモリにアクセスす
ることのできる描画アクセスサイクルと、前記表示プロ
セッサがディスプレイ装置に表示するために表示情報を
前記リフレッシュメモリより読みだす表示アクセスサイ
クルを割り当てるタイミングプロセッサとを備え、前記タイミングプロセッサは、前記ディスプレイ装置の
表示期間中には、前記ディスプレイ装置に１表示単位を
表示する期間と等しい長さの前記表示期間と同期したサ
イクルである表示サイクルをＫ（但し、Ｋは２以上の整
数）分割したＫ個のメモリアクセスサイクルのうちから
選択した、Ｍ（但し、Ｍは１以上の整数）個のメモリア
クセスサイクルを表示アクセスサイクルに割り当て、Ｋ
個のメモリアクセスサイクルのうちの表示アクセスサイ
クルに割り当てなかったＮ個のメモリアクセスサイクル
を前記描画アクセスサイクルに割り当てる手段を有し、前記表示プロセッサは、表示期間中、前記表示アクセス
サイクルに割り当てられたＭ個のメモリアクセスサイク
ルのそれぞれにおいて、当該表示サイクルにおいて表示
を行うためのＭ個の表示情報を、順次、前記ディスプレ
イ装置に表示するために前記リフレッシュメモリより読
み出す手段を有し、前記描画プロセッサは、各表示サイクルの描画アクセス
サイクルに割り当てられた各メモリアクセスサイクルに
おいて、前記リフレッシュメモリに必要に応じてアクセ
スしてリフレッシュメモリに記憶されている表示情報を
更新する手段を有することを特徴とするディスプレイコ
ントローラ。
【請求項３】特許請求の範囲第２項記載のディスプレイ
コントローラであって、前記表示プロセッサは、外部よりの設定に応じて、無条
件に前記１表示サイクルを前記１メモリサイクルとし、
ディスプレイ装置の表示期間中の全メモリアクセスサイ
クルを表示アクセスサイクルに割り当てる手段を有する
ことを特徴とするディスプレイコントローラ。
【請求項４】特許請求の範囲第２項記載のディスプレイ
コントローラであって、前記リフレッシュメモリは、複数の画面を、それぞれ構
成する複数系統の表示情報を記憶し、前記表示コントローラは、各表示サイクルで読みだされ
た前記表示情報によって前記表示単位が表示される前記
ディスプレイ装置の画面上の位置に応じて、当該表示サ
イクルで前記リフレッシュメモリより表示情報を読みだ
す系統を、当該表示サイクルに属する少なくとも一つの
表示アクセスサイクルについて切り替える手段を有する
ことを特徴とするディスプレイコントローラ。
【請求項５】特許請求の範囲第２項記載のディスプレイ
コントローラであって、前記タイミングプロセッサと表示プロセッサと描画プロ
セッサは、単一の集積回路上に構築されていることを特
徴とするディスプレイコントローラ。
【請求項６】ディスプレイ装置に表示する表示情報を記
憶するリフレッシュメモリと、前記ディスプレイ装置の表示期間中には、前記ディスプ
レイ装置に１表示単位を表示する期間と等しい長さの前
記表示期間と同期したサイクルである表示サイクルをＫ
（但し、Ｋは２以上の整数）分割したＫ個のメモリアク
セスサイクルのうちから選択したＭ（但し、Ｍは１以上
の整数）個のメモリアクセスサイクルを表示アクセスサ
イクルに割り当て、Ｋ個のメモリアクセスサイクルのう
ちの表示アクセスサイクルに割り当てなかったＮ個のメ
モリアクセスサイクルを前記描画アクセスサイクルに割
り当てるタイミングプロセッサと、表示期間中、前記表
示アクセスサイクルに割り当てられたＭ個のメモリアク
セスサイクルのそれぞれにおいて、当該表示サイクルに
おいて表示を行うためのＭ個の表示情報を、順次、前記
ディスプレイ装置に表示するために前記リフレッシュメ
モリより読み出す表示プロセッサと、各表示サイクルの
描画アクセスサイクルに割り当てられた各メモリアクセ
スサイクルにおいて、前記リフレッシュメモリに必要に
応じてアクセスしてリフレッシュメモリに記憶されてい
る表示情報を更新する描画プロセッサとを備えたディス
プレイコントローラと、前記ディスプレイコントローラの表示プロセッサが、表
示期間中、各表示サイクルにおいて順次読みだしたＭ個
の表示情報の位相を一致させ、位相を一致させたＭ個の
表示情報を一つの表示情報に合成し、合成した表示情報
を前記表示サイクルのレートと同じレートで出力する手
段とを有することを特徴とする図形処理装置。