JP2746129B2 - 描画装置 - Google Patents

描画装置

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JP2746129B2
JP2746129B2 JP6188067A JP18806794A JP2746129B2 JP 2746129 B2 JP2746129 B2 JP 2746129B2 JP 6188067 A JP6188067 A JP 6188067A JP 18806794 A JP18806794 A JP 18806794A JP 2746129 B2 JP2746129 B2 JP 2746129B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、描画装置に関し、特に
グラフィック装置等の画素数の多い高解像度画面の描画
やマルチスクリーンの画面の更新の同期をとる回路を有
する描画装置に関する。
【0002】
【従来の技術】図16は、従来のグラフィック装置のブ
ロック図である。このグラフィック装置は、図形処理部
160と描画処理部161および表示器162から構成
されている。描画処理部161は描画プロセッサ161
1とフレームメモリ1612とを有しており、図形処理
部160が出力する描画情報を入力した描画プロセッサ
1611は、その描画情報を画素情報に変換しフレーム
メモリ1612に格納する。表示器162は、表示コン
トロール1621と陰極線管等の表示デバイス1622
とを有している。表示コントローラ1621は、フレー
ムメモリ1612に格納されている画素情報に基づい
て、表示デバイス1622に図形や文字を表示させる。
【0003】上記のグラフィック装置では、図面を構成
する画素数が増加した場合、描画プロセッサの処理能力
の不足やフレームメモリへの書き込み時間の長期化によ
り、画面を更新する周期が長くなる欠点を有する。この
欠点を改善するために、例えば特開昭63−29237
6号公報では、フレームメモリ全体を同じ大きさの複数
の領域に分割し、各分割領域の各画素を別個のフレーム
メモリに割り当てることにより、フレームメモリへの書
き込み速度の高速化を図っている。
【0004】
【発明が解決しようとする課題】しかしながら、近年の
グラフィック装置は高解像度化へ急速に発展してきてい
る。この高解像度化を成就するためには、多量の画素デ
ータの処理を要するため、描画情報から画素情報への高
速度変換と、フレームメモリへの画素情報の高速度の書
き込みが求められる。
【0005】本発明は、描画情報から画素情報への変換
およびフレームメモリへの格納処理の高速度化と、画素
数増加への柔軟な対応性を有する描画装置を提供するこ
とを目的とする。
【0006】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の描画装置は、フレーム単位の表示画面をN
個(Nは2以上の自然数)に分割し、この分割した表示
画面の領域毎に割り当てた描画情報を出力する図形処理
手段(10)と、図形処理手段(10)と相互に通信回
線で接続され描画情報を伝達するN個の通信処理手段
(12)と、N個の通信処理手段(12)とそれぞれに
接続され伝達された描画情報を画素情報として記憶する
N個の描画処理手段(13)と、N個の描画処理手段
(13)が記憶したN個の画素情報をフレーム画像とし
て表示する表示手段(16)とを有して構成され、N個
の描画処理手段(13)は、分割されたフレーム単位の
画素情報を時間軸において順次格納する少なくとも2つ
のフレームメモリ(22)および描画プロセッサ(3
1)、並びに少なくとも2つのフレームメモリの何れか
1を選択する選択手段(23)を具備し、N個の通信処
理手段(12)の間は通信回線で相互に接続され、フレ
ーム単位の描画情報は描画処理手段(13)の何れかの
フレームメモリ(22)に画素情報として順次格納さ
れ、格納された時間軸毎のN個の画素情報の出力をカス
ケード的処理動作により同期して選択手段(23)によ
り行い、フレーム単位の表示画面として表示手段(1
6)で順次表示させることを特徴としている。
【0007】また、上記の描画装置は、図形処理手段と
複数の通信処理手段との間における描画情報が伝達され
る伝達時間を測定し、N個の描画処理手段のそれぞれの
伝達時間に基づいて、画素情報をフレーム単位で表示手
段へ出力するタイミングの調整を行うとよい。
【0008】
【作用】したがって、本発明の描画装置によれば、フレ
ーム単位の表示画面をN個(Nは2以上の自然数)に分
割し、この分割した表示画面の領域毎に割り当てた描画
情報が出力され、相互に通信回線で接続され描画情報が
伝達される。この伝達された描画情報を描画処理手段が
N個で分割し画素情報として記憶し、記憶したN個の画
素情報をフレーム画像として表示手段で表示される。N
個に分割されたフレーム単位の画素情報は、時間軸にお
いて順次格納され、格納された時間軸毎のN個の画素情
報の出力をカスケード的処理動作により同期して行い、
フレーム単位の表示画面として表示手段で順次表示させ
る。このように、フレーム単位の描画情報は、伝達と表
示処理とが分離され並列的に処理される。
【0009】
【実施例】次に添付図面を参照して本発明による描画装
置の実施例を詳細に説明する。図1〜図15を参照する
と本発明の描画装置の実施例が示されている。これらの
図の内、図1〜図14は第1の実施例、図15は第2の
実施例を示している。第1の実施例を示す図1〜3、1
4は、回路構成を示すブロック図である。また、図4お
よび13は、動作を説明する為の図である。
【0010】図1〜図3の回路構成ブロック図におい
て、図1が第1の実施例の描画装置の全体構成を、図2
が全体構成を分割した1系統を、また図3は図2の構成
要部である描画処理部13をさらに詳細に示している。
図1が示す描画装置は、1個の図形処理部10と9個の
通信処理部12と9個の画像処理部13と1個の表示器
16とにより構成される。つまり、1フレームが9つの
画像処理系統に分割され構成されている。
【0011】図1において、表示器16の表示画面は9
つの領域に分割されており、各分割領域に対して描画を
行う描画処理部13a〜13iが信号線15a〜15i
で接続されている。描画処理部13a〜13iは信号線
14a〜14iにより通信処理部12a〜12iと、各
通信処理部12a〜12iは通信回線11b〜11mに
より、また通信処理部12bは通信回線11aにより図
形処理部10とそれぞれ相互に接続されている。
【0012】この処理系統をさらに詳細化した図2にお
いて、描画処理部13にはそれぞれ通信処理部12が接
続されており、通信処理部12は通信回線11により他
の通信処理部12に接続されている。表示画面を分割し
た領域毎に描画処理部13を割り当てる。図形処理部1
0が発信した描画情報は、通信回線11と通信処理部1
2を経由して描画処理部13に送られる。描画処理部1
3は受け取った描画情報の内、割り当てられている表示
画面の分割領域の描画情報を描画プロセッサ21によっ
て画素情報に変換し、フレームメモリ22に格納する。
フレームメモリ22に格納されている画素情報は、セレ
クタ23を経て表示器16に送られる。表示器16は、
各分割領域の画素情報を合成して画面に図形や文字を表
示する。
【0013】分割した表示画面の領域の数に応じて、描
画処理部13と通信処理部12の数は変化するが、本実
施例では表示画面を9つの領域に分割し、1個の描画処
理部13の持つフレームメモリ22を5個としている。
【0014】描画処理部13a〜13iは、それぞれ同
一の構成をしており、図3に描画処理部13bの構成の
一例を示す。描画処理部13は、複数のフレームメモリ
22a〜22eを持っている。描画プロッセッサ21
は、信号線14bを経由して送られてくる通信処理部1
2bからの描画情報に従って、フレームメモリ22a〜
22eに画素情報を書き込む。フレームメモリ22a〜
22eに格納されている画素情報は、セレクタ23と信
号線15bを経由して表示器16に送られる。
【0015】本実施例の動作において、以下のフェーズ
が順番に実行される。 (1)メッセージ伝達経路決定フェーズ (2)メッセージ伝達遅延時間評価フェーズ (3)描画実行フェーズ
【0016】上記の(1)メッセージ伝達経路決定フェ
ーズでは、図1の図形処理部10が発信したメッセージ
を各通信処理部12a〜12iに伝えるために使用する
通信回線11a〜11mを決定する。図4において、図
形処理部10が発信したタイマーリセット要求メッセー
ジ40を受信した通信処理部12bは、それぞれ隣接す
る通信処理部12a、12c、12eにタイマーリセッ
ト要求メッセージ40を送信する(図4( イ) )。この
タイマーリセット要求メッセージ40を受信した通信処
理部12aは通信処理部12dへ、通信処理部12eは
通信処理部12d、12f、12hへ、通信処理部12
cは通信処理部12fへ、それぞれタイマーリセット要
求メッセージ40を送る(図4( ロ) )。
【0017】この時に、通信処理部12dと通信処理部
12fは、それぞれ2つのタイマーリセット要求メッセ
ージ40を受信している。このような場合には、以降の
メッセージの発信元となる通信処理部が唯一になるよう
に、遅くタイマーリセット要求メッセージ40を送って
来た通信処理部に対して、回線クローズ要求メッセージ
41を送り返す。同時にタイマーリセット要求メッセー
ジ40が送られて来た場合には、任意に選択した通信処
理部に対して回線クローズ要求メッセージ41を返す。
【0018】図4(ハ)は、通信処理部12dと通信処
理部12fが通信処理部12eに対し回線クローズ要求
メッセージ41を返した場合を例として示している。こ
の場合、通信処理部12dと通信処理部12eをつなぐ
通信回線11gと、通信処理部12fと通信処理部12
eをつなぐ通信回線11hは、メッセージの伝送には使
用しないクローズされている回線43となる(図4(
ニ) )。
【0019】タイマーリセット要求メッセージ40を受
信した通信処理部12dは通信処理部12gへ、通信処
理部12hは通信処理部12gと通信処理部12iへ、
通信処理部12fは通信処理部12iへ、それぞれタイ
マーリセット要求メッセージ40を送る。このとき、通
信処理部12gと通信処理部12iは2つのタイマーリ
セット要求メッセージ40を受信しているため、回線ク
ローズ要求メッセージ41を通信処理部12hに送り返
す(図4( ホ) )。
【0020】以上の処理によりメッセージの伝達に使用
するオープンされている回線42とメッセージの伝達に
は使用しないクローズされている回線43が決定される
(図4( ヘ) )。
【0021】上記の(2)メッセージ伝達遅延時間評価
フェーズでは、図形処理部10が発信したメッセージが
全ての通信処理部12a〜12iに行き渡るまでの時間
を求める。オープンされている回線40が1つしか接続
されていない通信処理部12g、12h、12iは、図
5で示すようにタイマースタート要求メッセージ50a
〜50cをそれぞれ送信し、その送信時刻を記録する。
通信処理部12gから発信されたタイマースタート要求
メッセージ50aは、通信処理部12d、12a、12
bを経由して図形処理部10に到達する。通信処理部1
2iから発信されたタイマースタート要求メッセージ5
0cは、通信処理部12f、12c、12bを経由して
図形処理部10に到達する。この間、通信処理部12a
〜12fでは、タイマースタート要求メッセージ50a
〜50cを送信した時刻を記録しておく。
【0022】図形処理部10に到達したタイマースター
ト要求メッセージ50a〜50cは、図6で示すように
タイマーストップ要求メッセージ60a〜60cとして
送り返され、各通信処理部12a〜12iへ伝達され
る。その間、各通信処理部12a〜12iでは、タイマ
ーストップ要求メッセージ60a〜60cを受信した時
刻を記録し、先ほど記録したタイマースタート要求メッ
セージ50a〜50cの送信時刻との差をタイマー値9
1a〜91iとして求め、その値を図7に示すようにタ
イマー値通知メッセージ70a〜70iとして図形処理
部10に送る。
【0023】図形処理部10は、タイマー値通知メッセ
ージ70a〜70iを受信し、タイマー値91a〜91
iの中の最大値を最大タイマー値92として抽出する。
この最大タイマー値92を、図8に示すように、最大タ
イマー値通知メッセージ80として送り出す。最大タイ
マー値通知メッセージ80は、各通信処理部12a〜1
2iに伝達される。最大タイマー値通知メッセージ80
を受信した各通信処理部12a〜12iは、それぞれの
通信処理部12a〜12i毎に補正時間90a〜90i
を求める。
【0024】以下において、通信処理部12gのタイマ
ー値91gを最大、つまり91g=92と仮定して、通
信処理部12bにおける補正時間90bの求め方を説明
する。図9は、図5〜図8の一連の動作を横軸を時間軸
として図化したものであり、通信処理部12bにおける
補正時間90bと最大タイマー値92との関係を示して
いる。また縦軸は、上段の93g〜下段94の階層が、
通信処理部12g、12d、12a、12bおよび図形
処理部10におけるカスケード的処理動作を概念的に表
している。図9の左から右へ処理が移行し、通信処理部
12gの動作93gであるタイマースタート要求メッセ
ージの送信95から、一連の処理動作が開始する。上記
の動作93gは、通信処理部12dの動作93dである
タイマースタート要求メッセージの受信96および送信
95となり、次段の通信処理部12aの動作93aへと
順次移行する。通信処理部12bの送信95は、図形処
理部10の受信96となり、タイマーストップ要求メッ
セージの送信97へ継続される。この送信97は、各通
信処理部12b〜12gへ順次伝達される。
【0025】上記の一連の動作における補正時間90b
とは、図形処理部10がメッセージを発信してからその
発信したメッセージを通信処理部12bが受信するまで
の時間と、そのメッセージを全ての通信処理部12a〜
12iが受信するまでの時間、即ち最も遅かった通信処
理部12gが受信するまでの時間、との差である。タイ
マー値91bは、図形処理部10がメッセージを発信し
てから、その発信したメッセージを通信処理部12bが
受信するまでの時間の2倍に相当する。通信処理部12
bの動作93bにおける補正時間90bは、下記の式に
より求めることができる。
【0026】補正時間90b=(最大タイマー値92−
値91b)/2他の通信処理部12a、12c〜12i
においても同様に、各自のタイマー値から補正時間90
a、90c〜90iを求めることができる。
【0027】上記の(3)描画実行フェーズでは画面の
描画が実際に行われる。画面の描画情報は図10に示す
ように、描画要求メッセージ100として各通信処理部
12a〜12iに伝えられる。各通信処理部12a〜1
2iは、受信した描画要求メッセージ100を描画処理
部13a〜13i(図1)に伝える。例えば描画処理部
13bでは、描画要求メッセージ100の描画情報に応
じて描画プロッセッサ21がフレームメモリ22aに画
素情報を書き込む(図3)。他の描画処理部13a、1
3c〜12iでも同様な処理が行われる。画素情報の書
き込みを完了したならば、図11で示すように描画完了
通知メッセージ110a〜110iを図形処理部10に
送る。図形処理部10は、各通信処理部12a〜12i
からの描画完了通知メッセージ110a〜110iを全
て受信すると、図12で示すように画面更新要求メッセ
ージ120を発信する。
【0028】画面更新要求メッセージ120を受信した
通信処理部12a〜12iの処理を通信処理部12bを
例として説明する。画面更新要求メッセージ120を受
信した通信処理部12bは、図13に示すように補正時
間90bの待ち時間の後、描画プロッセッサ21(図
3)に対して画面更新命令の発信134を行う。画面更
新命令を受け取った描画プロッセッサ21は、フレーム
メモリ22aの内容を信号線15b(図1、図3)に出
力するように、信号線25(図3)を通じてセレクタ2
3に指示を与える。この処理は、他の通信処理部12
a、12c〜12iと描画処理部13a、13c〜13
iでも同様に行われる。
【0029】図形処理部10は描画要求メッセージ10
0と画面更新要求メッセージ120を連続して発信する
場合には、描画要求メッセージ100の発信回数と画面
更新要求メッセージ120の発信回数の差が、フレーム
メモリ22a〜22eの数(ここでは5である)を越え
ないように制御する。また、描画処理部13a〜13i
では、フレームメモリ22aに画素情報を書き込んだな
ら、次はフレームメモリ22bに画素情報を書き込んで
いき、フレームメモリ22eまで書き込んだら次はフレ
ームメモリ22aに戻る処理を繰り返す。
【0030】セレクタ23も信号線15bに画素情報を
出力するフレームメモリ22a〜22eの選択を同様に
変えて行く。このフレームメモリ22a〜22eの選択
において、図形処理部10が描画メッセージ100と画
面更新要求メッセージ120の発信を制御しているた
め、フレームメモリ22a〜22eの画素情報が信号線
15bに出力される前に上書きされたりすることはな
い。
【0031】表示器16は図14に示すように表示コン
トロール140と表示デバイス142とから構成されて
いる。表示コントローラ140は信号線15a〜15i
の信号を表示デバイス142の制御信号に変換して表示
デバイス制御信号141に出力する。表示デバイス14
2はその制御信号により画面の映像を表示する。
【0032】第2の実施例について説明する。第2の実
施例における構成と動作は表示器16以外は第1の実施
例と同じである。図15に第2の実施例における表示器
16の構成を示す。図15に示すように画面の表示領域
毎に表示デバイス152a〜152iと表示コントロー
ラ150a〜150iが割り当てられている。表示コン
トローラ150a〜150iは、信号線15a〜15i
の信号を表示デバイス152a〜152iの制御信号に
変換して表示デバイス制御信号151a〜151iに出
力する。表示デバイス152a〜152iは、その制御
信号により画面に図形や文字を表示する。
【0033】上記の各実施例によれば、画面を複数の領
域に分割してそれぞれの領域を専用の描画処理部で描画
するため、高速に画面を描画することができる。描画処
理部は、相互に通信回線で接続された構造であるため、
表示画面の高解像度化により画素数が増えた場合でも通
信処理部と描画処理部を追加することにより対応でき
る。また、それぞれの描画処理部が受け持つ画面の表示
領域の更新を同期して行なっているため、表示領域の更
新がばらばらに行われることはない。
【0034】尚、上述の実施例は本発明の好適な実施の
一例ではあるがこれに限定されるものではなく本発明の
要旨を逸脱しない範囲において種々変形実施可能であ
る。例えば、上記の実施例では、1フレームの画像デー
タを9分割して処理したが、分割数は9に限られない。
【0035】以上の説明より明かなように、本発明の描
画装置は、1の描画情報を相互に通信回線で接続された
N個の通信処理手段へ伝達し、各々の描画処理手段によ
り画素情報に変換され少なくとも2つのフレームメモリ
のいずれかへ記憶される。記憶されたそれぞれの画素情
報は、フレーム単位でカスケード的処理動作により同期
して選択され表示される。このように、フレーム単位の
描画情報の伝達と表示処理とを分離し並列的に処理する
ため、ビデオ空間へのアクセスが分散され、処理の高速
度化が可能となる。並列的な処理段数を増加することに
より、描画情報の増加に柔軟な対応が可能となる。ま
た、本発明はマルチビジョンシステムへの適用も可能で
ある。
【図面の簡単な説明】
【図1】本発明の描画装置の実施例を示す回路構成ブロ
ック図である。
【図2】図1の1の構成部を詳細に示した回路構成ブロ
ック図である。
【図3】図1および図2の1の構成部である描画処理部
をさらに詳細化した回路構成ブロック図である。
【図4】タイマーリセット要求メッセージの流れを説明
するための図である。
【図5】タイマースタート要求メッセージの流れを説明
するための図である。
【図6】タイマーストップ要求メッセージの流れを説明
するための図である。
【図7】タイマー値通知メッセージの流れを説明するた
めの図である。
【図8】最大タイマー値通知メッセージの流れを説明す
るための図である。
【図9】タイマー値と補正時間との関係を説明するため
の図である。
【図10】描画要求メッセージの流れを説明するための
図である。
【図11】描画完了通知メッセージの流れを説明するた
めの図である。
【図12】画面更新要求メッセージの流れを説明するた
めの図である。
【図13】画面更新の同期の動作を説明するための図で
ある。
【図14】表示器の構成例1を示す図である。
【図15】表示器の構成例2を示す図である。
【図16】従来の描画装置の回路構成例を示すブロック
図である。
【符号の説明】
10 図形処理部 11 通信回線 12 通信処理部 13 描画処理部 14、15、24、25、26 信号線 16 表示器 21 描画プロッセッサ 22 フレームメモリ 23 セレクタ 40 タイマーリセット要求メッセージ 41 回線クローズ要求メッセージ 43 クローズされている回線 42 オープンされている回線 50 タイマースタート要求メッセージ 60 タイマーストップ要求メッセージ 70 タイマー値通知メッセージ 80 最大タイマー値通知メッセージ 90 補正時間 91 タイマー値 92 最大タイマー値 93、131 通信処理部の動作 94、130 図形処理部の動作 95 タイマースタート要求メッセージの送信 96 タイマースタート要求メッセージの受信 97 タイマーストップ要求メッセージの送信 98 タイマーストップ要求メッセージの受信 100 描画要求メッセージ 110 描画完了通知メッセージ 120 画面更新要求メッセージ 130 図形処理部の動作 131 通信処理部の動作 132 画面更新要求メッセージの送信 133 画面更新要求メッセージの受信 134 画面更新命令の発信 140、150 表示コントローラ 141 151 表示デバイス制御信号線 142、152 表示デバイス
フロントページの続き (56)参考文献 特開 平6−44382(JP,A) 特開 平1−304571(JP,A) 特開 平2−242387(JP,A) 特開 平3−201081(JP,A) 特開 平5−189550(JP,A) 特開 昭63−310091(JP,A) 情報処理学会研究報告 VOL.94, NO.41,1994年5月20日,P.9−16 (グラフィックスとCAD 94−68− 2,安倍ほか”並列グラフィックスアル ゴリズムのサーベイ”)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 フレーム単位の表示画面をN個(Nは2
    以上の自然数)に分割し、該分割した表示画面の領域毎
    に割り当てた描画情報を出力する図形処理手段(10)
    と、 該図形処理手段(10)と相互に通信回線で接続され前
    記描画情報を伝達するN個の通信処理手段(12)と、 該N個の通信処理手段(12)とそれぞれに接続され前
    記伝達された描画情報を画素情報として記憶するN個の
    描画処理手段(13)と、 該N個の描画処理手段(13)が記憶したN個の前記画
    素情報をフレーム画像として表示する表示手段(16)
    とを有して構成され、 前記N個の描画処理手段(13)は、前記分割されたフ
    レーム単位の画素情報を時間軸において順次格納する少
    なくとも2つのフレームメモリ(22)および描画プロ
    セッサ(31)、並びに前記少なくとも2つのフレーム
    メモリの何れか1を選択する選択手段(23)を具備
    し、 前記N個の通信処理手段(12)の間は前記通信回線で
    相互に接続され、前記フレーム単位の描画情報は前記描
    画処理手段(13)の何れかのフレームメモリ(22)
    に前記画素情報として順次格納され、該格納された前記
    時間軸毎のN個の画素情報の出力をカスケード的処理動
    作により同期して前記選択手段(23)により行い、前
    記フレーム単位の表示画面として前記表示手段(16)
    で順次表示させることを特徴とする描画装置。
  2. 【請求項2】 前記描画装置は、前記図形処理手段と前
    記複数の通信処理手段との間における前記描画情報が伝
    達される伝達時間を測定し、前記N個の描画処理手段の
    それぞれの前記伝達時間に基づいて、前記画素情報を前
    記フレーム単位で前記表示手段へ出力するタイミングの
    調整を行うことを特徴とする請求項1記載の描画装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3526019B2 (ja) 1999-11-30 2004-05-10 インターナショナル・ビジネス・マシーンズ・コーポレーション 画像表示システム、画像表示装置、および画像表示方法
JP5385592B2 (ja) * 2008-11-14 2014-01-08 キヤノン株式会社 画像処理装置およびその制御方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63310091A (ja) * 1987-06-12 1988-12-19 Agency Of Ind Science & Technol 並列画像表示方式
JPH06105450B2 (ja) * 1988-06-01 1994-12-21 日本電気株式会社 データ処理装置
JPH02242387A (ja) * 1989-03-15 1990-09-26 Fujitsu Ltd 空間分割型並列画像生成装置
JP3092131B2 (ja) * 1989-12-28 2000-09-25 日本電気株式会社 画像生成装置
JP2780575B2 (ja) * 1992-07-27 1998-07-30 松下電器産業株式会社 並列画像生成装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
情報処理学会研究報告 VOL.94,NO.41,1994年5月20日,P.9−16(グラフィックスとCAD 94−68−2,安倍ほか"並列グラフィックスアルゴリズムのサーベイ")

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