JPH03150678A - グラフィックディスプレイ装置 - Google Patents
グラフィックディスプレイ装置Info
- Publication number
- JPH03150678A JPH03150678A JP1290891A JP29089189A JPH03150678A JP H03150678 A JPH03150678 A JP H03150678A JP 1290891 A JP1290891 A JP 1290891A JP 29089189 A JP29089189 A JP 29089189A JP H03150678 A JPH03150678 A JP H03150678A
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- Japan
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- graphic data
- gpu
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 21
- 230000009466 transformation Effects 0.000 claims abstract description 12
- 238000000844 transformation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、図形データをディスプレイの画面上に表示さ
せるグラフィックディスプレイ装置、特にセグメントバ
ッファからの図形データの読み出しに係る構造の改良に
関する。
せるグラフィックディスプレイ装置、特にセグメントバ
ッファからの図形データの読み出しに係る構造の改良に
関する。
［従来の技術］
従来から、例えばコンピュータ等の装置において、図形
データをディスプレイ画面上に表示するグラフィックデ
ィスプレイ装置が用いられている。
データをディスプレイ画面上に表示するグラフィックデ
ィスプレイ装置が用いられている。
また近年においては、グラフィックディスプレイ装置に
おける表示として、静的な図形の表示の他に、動的な図
形表示が要求されている。
おける表示として、静的な図形の表示の他に、動的な図
形表示が要求されている。
第２図には、従来のグイフィックディスプレイ装置の一
構成例が示されている。
構成例が示されている。
第２図に示される装置は、図形データを例えばワールド
座標系と呼ばれる論理座標系により記憶するセグメント
バッファ（以下、ＳＢという）１０と、該５ＢＩＯから
図形データを読み出してフレームバッファ（以下、ＦＢ
という）１２のアドレスに対応した物理座標のデータに
変換し、ビット展開するグラフィックプロセッサ（以下
、ＧＰＵという）１４と、このビット展開された図形デ
ータを記憶するＦＢ１２と、該ＦＢ１２から図形データ
を取り込んで映像信号を生成するビデオジェネレータ（
以下、ＶＤＧという）１６と、この映像信号に基づき図
形映像を画面上に表示するＣＲＴ１８と、から構成され
ている。
座標系と呼ばれる論理座標系により記憶するセグメント
バッファ（以下、ＳＢという）１０と、該５ＢＩＯから
図形データを読み出してフレームバッファ（以下、ＦＢ
という）１２のアドレスに対応した物理座標のデータに
変換し、ビット展開するグラフィックプロセッサ（以下
、ＧＰＵという）１４と、このビット展開された図形デ
ータを記憶するＦＢ１２と、該ＦＢ１２から図形データ
を取り込んで映像信号を生成するビデオジェネレータ（
以下、ＶＤＧという）１６と、この映像信号に基づき図
形映像を画面上に表示するＣＲＴ１８と、から構成され
ている。
すなわち、５Ｂ１０に記憶された図形データは、ＧＰＵ
１４において座標変換及びビット展開が施された上でＦ
ＢＩ２に記憶され、更にＶＤＧ １６によりＦＢＩ２か
ら図形データが取り込まれ、ＣＲＴ１８に映像信号が供
給される。
１４において座標変換及びビット展開が施された上でＦ
ＢＩ２に記憶され、更にＶＤＧ １６によりＦＢＩ２か
ら図形データが取り込まれ、ＣＲＴ１８に映像信号が供
給される。
この様に、従来のグラフィックディスプレイ装置におい
ては、５ＢＩＯから順次図形データを変換・転送してＣ
ＲＴ１８の画面上に図形を表示することが可能である。
ては、５ＢＩＯから順次図形データを変換・転送してＣ
ＲＴ１８の画面上に図形を表示することが可能である。
［発明が解決しようとする課題］
しかしながら、従来のグラフィックディスプレイ装置に
おいては、動的表示を実行する際に、前述の一連の動作
を１秒間に例えば２０〜３０回程度、行なう必要があっ
た。
おいては、動的表示を実行する際に、前述の一連の動作
を１秒間に例えば２０〜３０回程度、行なう必要があっ
た。
この様な装置全体の高速動作を回避するために、ＦＢを
２組備え、１組をＧＰＵの書き込み専用、他の１組をＶ
ＤＧの読み出し専用とすることも可能である。しかしな
がら、この方法においては、ＧＰＵの負担が大となり、
ＧＰＵに高速動作性能が要求される。逆に言えば、ＧＰ
Ｕの動作速度が、装置の構成に用いることが出来るＳＢ
の記憶容量を制約していた。
２組備え、１組をＧＰＵの書き込み専用、他の１組をＶ
ＤＧの読み出し専用とすることも可能である。しかしな
がら、この方法においては、ＧＰＵの負担が大となり、
ＧＰＵに高速動作性能が要求される。逆に言えば、ＧＰ
Ｕの動作速度が、装置の構成に用いることが出来るＳＢ
の記憶容量を制約していた。
本発明は、この様な問題点を解決することを課題として
成されたものであり、低速動作のＧＰＵを用いた場合に
も、高速で図形データの表示を行なうことが可能なグラ
フィックディスプレイ装置を提供することを目的とする
。
成されたものであり、低速動作のＧＰＵを用いた場合に
も、高速で図形データの表示を行なうことが可能なグラ
フィックディスプレイ装置を提供することを目的とする
。
［課題を解決するための手段〕
前記目的を達成するために、本発明は、ＧＰＵ及びＦＢ
が複数個設けられ、複数のＧＰＵによるＳＢからの図形
データの読み出しを所定順序で実行させるセグメントバ
ッファ読み出し制御部（以下、ＳＢ読み出し＄ｉ制御部
という）と、ＶＤＧによる複数のＦＢから図形データの
読み出しを、所定順序で実行させるフレームバッファ読
み出し制御部（以下、ＦＢ読み出し制御部という）と、
複数のＧＰＵに座標変換の実行を所定順序で指示し、Ｆ
ＢＲみ出し制御部にＶＤＧへの図形データの出力を所定
順序で実行させる表示制御部と、を含むことを特徴とす
る。
が複数個設けられ、複数のＧＰＵによるＳＢからの図形
データの読み出しを所定順序で実行させるセグメントバ
ッファ読み出し制御部（以下、ＳＢ読み出し＄ｉ制御部
という）と、ＶＤＧによる複数のＦＢから図形データの
読み出しを、所定順序で実行させるフレームバッファ読
み出し制御部（以下、ＦＢ読み出し制御部という）と、
複数のＧＰＵに座標変換の実行を所定順序で指示し、Ｆ
ＢＲみ出し制御部にＶＤＧへの図形データの出力を所定
順序で実行させる表示制御部と、を含むことを特徴とす
る。
〔作用］
本発明のグラフィックディスプレイ装置においては、Ｓ
Ｂからの図形データの読み出しがＳＢ読み出し制御部の
制御のもと行なわれる。この制御は、複数個設けられた
ＧＰＵに所定順序で図形データが出力されるように行な
われる。また、複数のＧＰＵには、表示制御部から座標
変換の実行に係る指示が所定順序で発せられ、この指示
に基づき、複数のＧＰＵは、それぞれ自身に読み込まれ
た図形データについての座標変換を実行する。また、複
数のＦＢは、それぞれ対応するＧＰＵから図形データを
取り込んで、ＦＢ読み出し制御部を介してＶＤＧに出力
する。このＦＢ読み出し制御部は、表示制御部によって
所定順序で図形データをＶＤＧに出力するよう制御され
ており、ｖＤＧは、供給された図形データに基づいて映
像信号を生成し、ディスプレイの画面上に図形を表示さ
せる。
Ｂからの図形データの読み出しがＳＢ読み出し制御部の
制御のもと行なわれる。この制御は、複数個設けられた
ＧＰＵに所定順序で図形データが出力されるように行な
われる。また、複数のＧＰＵには、表示制御部から座標
変換の実行に係る指示が所定順序で発せられ、この指示
に基づき、複数のＧＰＵは、それぞれ自身に読み込まれ
た図形データについての座標変換を実行する。また、複
数のＦＢは、それぞれ対応するＧＰＵから図形データを
取り込んで、ＦＢ読み出し制御部を介してＶＤＧに出力
する。このＦＢ読み出し制御部は、表示制御部によって
所定順序で図形データをＶＤＧに出力するよう制御され
ており、ｖＤＧは、供給された図形データに基づいて映
像信号を生成し、ディスプレイの画面上に図形を表示さ
せる。
この様に、本発明のグラフィックディスプレイ装置にお
いては、図形データを高速で表示させる際に、ＧＰＵに
ついての負担が軽減される。
いては、図形データを高速で表示させる際に、ＧＰＵに
ついての負担が軽減される。
［実施例］
以下、本発明の好適な実施例について、図面を用いて説
明する。なお、第２図に示される従来例と同様の構成に
は同一の符号を付し、説明を省略する。
明する。なお、第２図に示される従来例と同様の構成に
は同一の符号を付し、説明を省略する。
第１図には、本発明の一実施例に係るグラフィックディ
スプレイ装置の構成が示されている。
スプレイ装置の構成が示されている。
第１図においては、ＧＰＵ１４及びＦＢ１２がそれぞれ
３個設けられており、５Ｂ１０とＧＰＵ１４−１．１４
−２．１４−３との間には、５Ｂ１０からの図形データ
の読み出しを制御するＳＢ読み出し制御部２０が設けら
れている。また、ＦＢ１２−１．１２−２．１２−３と
ＶＤＧ １６の間には該ＦＢ１２−１．１２−２．１２
−３からＶＤＧ１６への図形データの読み出しを制御す
るＦＢ読み出し制御部２２が設けられている。そして、
前記ＧＰＵ１４−１．１４−２．１４−３と、ＦＢ読み
出し制御部２２には、制御部２４が接続されている。
３個設けられており、５Ｂ１０とＧＰＵ１４−１．１４
−２．１４−３との間には、５Ｂ１０からの図形データ
の読み出しを制御するＳＢ読み出し制御部２０が設けら
れている。また、ＦＢ１２−１．１２−２．１２−３と
ＶＤＧ １６の間には該ＦＢ１２−１．１２−２．１２
−３からＶＤＧ１６への図形データの読み出しを制御す
るＦＢ読み出し制御部２２が設けられている。そして、
前記ＧＰＵ１４−１．１４−２．１４−３と、ＦＢ読み
出し制御部２２には、制御部２４が接続されている。
次に、この実施例の動作について説明する。
この実施例により５Ｂ１０から図形データの読み出しを
行なう場合には、ＧＰＵ１４−１．１４−２及び１４−
３は、ＳＢ読み出し制御部２０を介して読み出しを行な
う。この際、ＳＢ読み出し制御部２０は、それぞれのＧ
ＰＵ１４−１．１４−２．１４−３に所定順序で５ＢＩ
Ｏから０図形データを割当てる。
行なう場合には、ＧＰＵ１４−１．１４−２及び１４−
３は、ＳＢ読み出し制御部２０を介して読み出しを行な
う。この際、ＳＢ読み出し制御部２０は、それぞれのＧ
ＰＵ１４−１．１４−２．１４−３に所定順序で５ＢＩ
Ｏから０図形データを割当てる。
前記ＧＰＵ１４−１．１４−２及び１４−３は、制御部
２４から座標変換パラメータを取り込んで、更に該制御
部２４からの指示に応じて、５ＢＩＯから読み出した図
形データの座標変換を実行する。
２４から座標変換パラメータを取り込んで、更に該制御
部２４からの指示に応じて、５ＢＩＯから読み出した図
形データの座標変換を実行する。
座標変換された図形データは、それぞれＧＰＵ１４−１
．１４−２．１４−３から５Ｂ１２−１．１２−２．１
２−３に取り込まれる。
．１４−２．１４−３から５Ｂ１２−１．１２−２．１
２−３に取り込まれる。
前記制御部２４は、前記ＧＰＵ１４−１．１４−２．１
４−３における座標変換の実行終了に応じて、前記ＦＢ
読み出し制御部２２を制御して、ＦＢＩ２−１．１２−
２．１２−３から所定順序で図形データを取り込む。こ
の様にしてＦＢＩ２−１．１２−２．１２−３から取り
出されたデータは、前記ＶＤＧ１６に供給され、映像信
号が生成されて、ＣＲＴ１８の画面上に図形が表示され
る。
４−３における座標変換の実行終了に応じて、前記ＦＢ
読み出し制御部２２を制御して、ＦＢＩ２−１．１２−
２．１２−３から所定順序で図形データを取り込む。こ
の様にしてＦＢＩ２−１．１２−２．１２−３から取り
出されたデータは、前記ＶＤＧ１６に供給され、映像信
号が生成されて、ＣＲＴ１８の画面上に図形が表示され
る。
以上の動作が繰り返されることにより、図形が高速で動
的に表示される。
的に表示される。
なお、本実施例においてはＧＰＵ１４、ＦＢ１２は３個
設けられているが、本発明においては３個に限定されな
いことはいうまでもない。
設けられているが、本発明においては３個に限定されな
いことはいうまでもない。
［発明の効果］
以上説明したように、本発明によれば、ＳＢから図形デ
ータを読み出してディスプレイの画面上に高速表示する
際に、ＧＰＵとして高速動作が可能なＧＰＵを採用する
必要がなく、比較的低速のＧＰＵによって高速表示動作
を実現することが可能である。例えば、ＧＰＵとして高
速動作ＧＰＵの１／１０程度の動作速度しか有しないＧ
ＰＵを採用した場合には、このＧＰＵを２０個並列接続
すれば、高速動作ＧＰＵを１個使用した場合に比べて、
２倍の表示速度を確保することが出来る。
ータを読み出してディスプレイの画面上に高速表示する
際に、ＧＰＵとして高速動作が可能なＧＰＵを採用する
必要がなく、比較的低速のＧＰＵによって高速表示動作
を実現することが可能である。例えば、ＧＰＵとして高
速動作ＧＰＵの１／１０程度の動作速度しか有しないＧ
ＰＵを採用した場合には、このＧＰＵを２０個並列接続
すれば、高速動作ＧＰＵを１個使用した場合に比べて、
２倍の表示速度を確保することが出来る。
また、装置の設計において、装置のアプリケーションに
応じて決定されるＳＨの記憶容量をもとに、ＧＰＵの個
数を決定すればよく、 簡略化が実現される。
応じて決定されるＳＨの記憶容量をもとに、ＧＰＵの個
数を決定すればよく、 簡略化が実現される。
第１図は、本発明の一実施例に係るグラフィックディス
プレイ装置の構成を示すブロック図、第２図は、従来に
おけるグラフィックディスプレイ装置の一構成例の構成
を示すブロック図である。 １０ ・・・ １２ ・・・ １４ ・・・ １６ ・・・ １８ ・・・ ２０ ・・・ ２２ ・・・ ２４ ・・・ 設計作業の セグメントバッファ フレームバッファ グラフィックプロセッサ ビデオジェネレータ ＲＴ ＳＢ読み出し制御部 ＦＢ読み出し制御部 制御部
プレイ装置の構成を示すブロック図、第２図は、従来に
おけるグラフィックディスプレイ装置の一構成例の構成
を示すブロック図である。 １０ ・・・ １２ ・・・ １４ ・・・ １６ ・・・ １８ ・・・ ２０ ・・・ ２２ ・・・ ２４ ・・・ 設計作業の セグメントバッファ フレームバッファ グラフィックプロセッサ ビデオジェネレータ ＲＴ ＳＢ読み出し制御部 ＦＢ読み出し制御部 制御部
Claims (1)
- 【特許請求の範囲】 図形データを記憶するセグメントバッファと、前記セグ
メントバッファから図形データを読み出して所定の座標
変換を施し、ビット展開を行うグラフィックプロセッサ
と、前記グラフィックプロセッサによってビット展開さ
れた図形データを記憶するフレームバッファと、前記フ
レームバッファから図形データを読み出して画像信号を
生成するビデオジェネレータと、この画像信号により画
像が表示されるディスプレイと、を有するグラフィック
ディスプレイ装置において、 前記グラフィックプロセッサ及びフレームバッファが複
数個設けられ、 前記複数のグラフィックプロセッサによるセグメントバ
ッファからの図形データの読み出しを、所定順序で実行
させるセグメントバッファ読み出し制御部と、 前記ビデオジェネレータによる複数のフレームバッファ
からの図形データの読み出しを、所定順序で実行させる
フレームバッファ読み出し制御部と、 前記複数のグラフィックプロセッサに座標変換の実行を
順次指示し、前記フレームバッファ読み出し制御部にビ
デオジェネレータへの図形データの出力を所定順序で実
行させる表示制御部と、を含むことを特徴とするグラフ
ィックディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290891A JPH03150678A (ja) | 1989-11-07 | 1989-11-07 | グラフィックディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290891A JPH03150678A (ja) | 1989-11-07 | 1989-11-07 | グラフィックディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03150678A true JPH03150678A (ja) | 1991-06-27 |
Family
ID=17761848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290891A Pending JPH03150678A (ja) | 1989-11-07 | 1989-11-07 | グラフィックディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03150678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7970968B2 (en) * | 2004-03-25 | 2011-06-28 | Sony Corporation | Apparatus and method for controlling plural functional blocks using common command |
| US8571782B2 (en) | 2003-01-31 | 2013-10-29 | Robert Bosch Gmbh | Computer system for use in vehicles |
-
1989
- 1989-11-07 JP JP1290891A patent/JPH03150678A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8571782B2 (en) | 2003-01-31 | 2013-10-29 | Robert Bosch Gmbh | Computer system for use in vehicles |
| US7970968B2 (en) * | 2004-03-25 | 2011-06-28 | Sony Corporation | Apparatus and method for controlling plural functional blocks using common command |
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