JP3260913B2

JP3260913B2 - 画像再生装置

Info

Publication number: JP3260913B2
Application number: JP15118793A
Authority: JP
Inventors: 利之三澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-06-01
Filing date: 1993-05-28
Publication date: 2002-02-25
Anticipated expiration: 2017-02-25
Also published as: JPH0720838A; US5719592A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＴＶゲーム機、コンピ
ューターグラフィックス、パソコン用表示装置、マルチ
メディア機器等に使用される画像再生装置に関する。

【０００２】

【従来の技術】従来、ＴＶゲーム機等に用いられる背景
画面用の画像再生装置は図２９に示されるような構造に
て実現されていた。

【０００３】同図において、マスターカウンタ１により
発生された表示画面上のｘ，ｙ座標を表す信号はスクロ
ール処理２によってスクロール等の特殊処理を施され、
アドレス生成回路３に入力される。次に、アドレス生成
回路３にて生成された所望のアドレスはＲＡＭ４に入力
され、その結果、ＲＡＭ４より所望のキャラクタに対応
するキャラクタコードが出力される。前期キャラクタコ
ードは図形ＲＯＭ５を経ることによって所望の図形デー
タに変換され、表示装置６へと伝送される。

【０００４】従来、上記画像再生装置の処理対象となる
背景画面の面数は１面のみに限られている場合がほとん
どであった。また、仮に複数の背景画面を処理対象とす
る場合でも、面数は高々２面程度であり、表示モード
（色数）の種類も高々２種類程度に限られていた。この
ため、図２９の画像再生装置において、それぞれの回路
ブロックの内部及びそれぞれの回路ブロック間の相互接
続は、プログラマブルでない、固定されたハードウエア
ロジックによって構成されていた。

【０００５】また、上述した従来の画像再生装置では、
複雑な演算を必要とし、ハードウエア規模が大きくなる
拡大・縮小・回転モードをサポートすることは少なかっ
た。更に、記憶手段から読み出される画像データは、読
み出された時点で表示順に並べられていた。

【０００６】

【発明が解決しようとする課題】最近、ＴＶゲーム機、
コンピューターグラフィックス、パソコン用表示装置、
マルチメディア機器等において、１６７７万色の自然画
表示から４色の文字表示に至るまで多種類の表示色モー
ドが要求されるようになってきている。それと同時に、
表示可能な背景画面の面数に関しても４面或いはそれ以
上のマルチ画面表示が必要とされてきている。更に、ス
クロール、回転、拡大、縮小、タイリング等の高度な表
示効果を実現するための様々な画像処理も求められてい
る。

【０００７】しかしながら、ハードウエアロジック主体
で構成された従来の画像再生装置によってこのような要
求に応えようとすると、以下に挙げるような重大な問題
が生ずる。

【０００８】複数種類の表示モード、複数の背景画
面及び多様な画像処理モードが存在することによって生
ずる多数の表示モードの組み合わせの全てをハードロジ
ックで実現しなくてはならない。このため、回路規模が
膨大になるとともに配線が非常に複雑なものとなる。

【０００９】特に、画像情報が格納されているＲＡ
Ｍ（図２９におけるＲＡＭ４）にアクセスするための複
雑なシーケンス制御をハードウエアで行わねばならず、
シーケンサが極めて複雑になる。同時に、シーケンサの
設計に膨大な人手とコストと時間を必要とする。

【００１０】上記，の理由により、この画像再
生装置をＩＣ化する際にコストが著しく高くなってしま
う。

【００１１】また、マイクロプログラムを使用するとし
ても、上述の要求に応えようとすると、以下に述べるよ
うな新規の回路手段が必要になる。拡大・縮小・回転モードとノーマルモードとを含む
多種類の表示モードにリアルタイムに対応可能な画像再
生装置を出来るだけ小規模のハードウエアにて実現する
手段。多種類の表示モードと複数の背景画面を持つ画像再
生装置の動作をプログラマーが設定したマイクロプログ
ラムによって制御するための回路手段。

【００１２】また、上記回路手段，を付加したこと
により生ずる拡大・縮小・回転モードとノーマルモード
との間の表示開始タイミングのずれを補償し表示タイミ
ングを揃える手段が必要になる。更に、ノーマルモード
の時、マイクロプログラムによって読み出された複数の
表示モードを有する複数面の背景画像データは、ディス
プレイ装置に表示するドット単位の順番に並んでいない
のが通常であるため、これを表示順に並び換える手段が
必要となる。

【００１３】本発明は、かかる課題を解決し、小規模の
ハードウエアながら高度な機能を実現することの可能な
画像再生装置の提供を目的とするものである。

【００１４】

【課題を解決するための手段】本発明の画像再生装置
は、上述の課題を解決するための手段として以下の特徴
を有する。

【００１５】表示画面上における座標を発生させる手段
と、画像形成に用いるデータを蓄える記憶手段と、前記
記憶手段にアクセスするためのアドレスを生成する手段
とを備え、複数の画面と複数の表示モードを有する画像
再生装置において、複数の画面に対応した制御情報を含
んで成るマイクロプログラムを記憶する手段と前記マイ
クロプログラムを遅延する手段とを備え、前記マイクロ
プログラムに制御されつつ前記記憶手段にアクセスする
ためのアドレスを生成する手段を具備して成ることを特
徴とする。

【００１６】前記複数の画面に対応したスクロールパラ
メータを格納するレジスタを備え、前記マイクロプログ
ラムに制御されつつ、前記スクロールパラメータを用い
て再生画像をスクロールするスクロール手段を備えて成
ることを特徴とする。

【００１７】逆アフィン変換用パラメータを格納するレ
ジスタを備え、前記マイクロプログラムに制御されつ
つ、前記逆アフィン変換用パラメータを用いて再生画像
を拡大・縮小・回転する逆アフィン変換手段を備えて成
ることを特徴とする。

【００１８】前記複数の画面に対応した原画サイズを格
納するレジスタを備え、前記マイクロプログラムに制御
されつつ、前記原画サイズを用いて座標が原画の領域内
にあるか領域外にあるか判定する領域判定手段を備えて
成ることを特徴とする。

【００１９】マイクロプログラムを記憶する手段の出力
はパラレル・シリアル変換器を介してマイクロプログラ
ムを遅延する手段の入力に接続されて成ることを特徴と
する。

【００２０】基本シーケンス中における現在の状態を示
すプログラムカウンタ及び前記現在の状態に応じたサイ
クル順のマイクロプログラムを選択するセレクタにより
構成される遅延手段と、マイクロプログラムを記憶する
手段とを備えて成ることを特徴とする。

【００２１】前記マイクロプログラムの記憶手段及び遅
延手段は、マイクロプログラムのシフトレジスタへの書
き込み・保持をコントロールする制御信号を入力するよ
うにして成るセレクタと、リング状に接続されたシフト
レジスタとにより構成されることを特徴とする。

【００２２】表示画面上における座標を発生させる手段
と、画像形成に用いるデータを蓄える記憶手段と、前記
記憶手段にアクセスするためのアドレスを生成する手段
を備え、少なくとも拡大・縮小・回転モードとノーマル
モードとを含む複数の表示モードを有する画像再生装置
において、拡大・縮小・回転を実現する逆アフィン変換
器と、逆アフィン演算の少なくとも一部分をドット毎の
逆アフィン演算より前に実行する手段と、前記ノーマル
モードにおいて前記記憶手段にアクセス後画像データを
表示順に並べ変える回路手段と、前記拡大・縮小・回転
モードとノーマルモードとで有効表示期間を一致させる
手段を具備して成ることを特徴とする。

【００２３】前記画像形成に用いるデータを蓄える記憶
手段の１ワード当たりのビット数を、複数ある色モード
の１画素当たりのデータ語長の公倍数となるように定め
たことを特徴とする。

【００２４】マイクロプログラムによって制御される画
像再生装置であって、マイクロプログラムの基本周期に
含まれるサイクル数をキャラクタの水平方向の画素数の
整数倍に定めたことを特徴とする。

【００２５】表示モードがノーマルモードであるか拡大
・縮小・回転モードであるかを指示する手段を有する画
像再生装置であって、その指示内容がノーマルモードで
あれば表示開始よりも少なくとも１キャラクタ分早くメ
モリアクセスを開始させ、一方その指示内容が拡大・縮
小・回転モードであれば表示開始に先立ってアフィン変
換の初期値計算を行ないその後にメモリアクセスを開始
させる手段を具備して成ることを特徴とする。

【００２６】表示画面上における座標を発生させる手段
と、画像形成に用いるデータを蓄える記憶手段と、前記
記憶手段にアクセスするためのアドレスを生成する手段
を備え、マイクロプログラムによって制御される画像再
生装置において、前記マイクロプログラムに従った制御
情報が入力されるデコーダと、該デコーダから出力され
る制御信号に基づいて前記記憶手段から読み出された画
像データを選択的に切り換える切り換え回路と、切り換
え済みの画像データを一時蓄える第１のバッファメモリ
と、パラレル・シリアル変換器を具備して成ることを特
徴とする。

【００２７】前記第１のバッファメモリと前記パラレル
・シリアル変換器との間に第２のバッファメモリを介在
させ、前記第２のバッファメモリに蓄えられているデー
タの複数の部分データのそれぞれを外部から設定された
パラメータに応じて独立のタイミングで前記パラレル・
シリアル変換器に転送する手段を具備して成ることを特
徴とする。

【００２８】表示画面上における座標を発生させる手段
と、画像形成に用いるデータを蓄える記憶手段と、前記
記憶手段にアクセスするためのアドレスを生成する手段
を備え、マイクロプログラムによって制御される画像再
生装置において、制御情報が入力されるデコーダと、前
記マイクロプログラムに従って前記記憶手段から読み出
された画像データを選択的に切り換える切り換え回路
と、セレクタと記憶回路セルとを含む単位回路を用いて
構成されたバッファメモリ機能を兼備したパラレル・シ
リアル変換器を具備して成ることを特徴とする。

【００２９】

【実施例】以下、図面に従って本発明の第１の実施例を
詳細に説明する。図１は、ＴＶゲーム機、マルチメディ
アパソコン等に代表される会話形のコンピュータグラフ
ィクスの場合を例にとって本発明の画像再生装置の第１
の実施例の構造を説明した図である。同図の実施例にお
いて、前記画像再生装置は、スクロール機能、拡大・縮
小・回転機能、領域判定機能、画像データまたは画像デ
ータ形成のために必要な諸データが格納されている記憶
手段にアクセスするためのアドレス生成機能を備えてい
る。また、前記画像再生装置は複数枚の表示画面と複数
種類の表示色モードとを実現する手段を備えている。前
記画像再生装置が備えている前記各機能を実現するハー
ドウエアの一部または全部はマイクロプログラムに従っ
て動作する。

【００３０】まず、図１を用いて本発明の画像再生装置
の構造及び動作を説明する。マスターカウンタ１０は、
表示領域内におけるポインターの位置を座標（ｘ，ｙ）
にて表現するためのものであり、ドットカウンタ（水平
座標カウンタ）とラスターカウンタ（垂直座標カウン
タ）から成る。マスターカウンタ１０の出力信号は、ス
クロール手段１１を経由して、ラッチ３１に伝えられ、
拡大・縮小・回転機能を実現するために設けられている
逆アフィン変換器１２、ラッチ１３に伝えられる。ここ
で、セレクタ１４は、拡大・縮小・回転モードがオンに
設定されていればラッチ１３に保持されている座標信号
ａを、オフに設定されていればラッチ３１に保持されて
いる座標信号ｂを領域判定手段１５に出力する。座標信
号ａは、拡大・縮小・回転機能を使用する場合の座標
を、また、座標信号ｂは、拡大・縮小・回転機能を使用
しない、ノーマルなモードの場合の座標を示している。
領域判定手段１５は、受け取った座標信号が後述する原
画領域の領域内に当たるか領域外に当たるかを判定し、
領域内であれば前記座標信号をそのまま通過させ、領域
外であれば所定の処理を施す。領域判定手段１５の出力
信号はラッチ１６に取り込まれる。ＢＡＴアドレス生成
手段１７及びＣＧアドレス生成手段１８は、記憶手段２
４にアクセスするためのアドレス形成を司る装置であ
り、ラッチ１９，２０，２１，２２及びメモリインタフ
ェース手段２３を介して記憶手段２４との間でデータの
やりとりを行う。ＢＡＴ及びＣＧの意味については後述
する。ラッチ２２を介して取り込まれた画像に関わるデ
ータｃは、拡大・縮小・回転モードがオンに設定されて
いれば回転データ処理回路２５及びセレクタ２６を介し
て、オフに設定されていればセレクタ２６のみを介して
ラッチ２７に取り込まれる。レジスタ３０は、スクロー
ル、拡大・縮小・回転、領域判定、画像データまたは画
像データ形成のために必要な諸データが格納されている
記憶手段２４にアクセスするためのアドレス生成等、前
述の諸機能に対する制御命令やそれら諸機能に関わるパ
ラメータ等を格納している。

【００３１】図２は、原画領域と表示領域を説明するた
めの図である。同図において、原画領域４１の領域内で
は所定の画像が定義されているが、領域外では画像が定
義されていない。表示領域４０は、スクロール、拡大・
縮小・回転等の処理によって４２の如く原画領域をはみ
出してしまう場合がある。この時、原画領域外は、前記
レジスタ３０等に設定された指示に従って処理される。

【００３２】図３は、前記表示領域において、前記マス
ターカウンタ１０の動作によって生成される表示領域内
座標（ｘ，ｙ）について説明した図である。ｘ座標はド
ットカウンタ、ｙ座標はラスターカウンタによって生成
される。

【００３３】次に、図４（Ａ），（Ｂ），（Ｃ），
（Ｄ）を用いて、前出のバックグラウンド属性テーブル
（本明細書中ではＢＡＴと略記する）及びキャラクタジ
ェネレータ（本明細書中ではＣＧと略記する）について
説明する。ＴＶゲーム機、マルチメディアパソコン等の
コンピュータグラフィクスにおいて、個々の画素に相当
する画像データは、ＣＧデータの形で前記記憶手段２４
に蓄えられる。更に、前記ＣＧデータは、必要に応じ
て、相関の高い複数の画素を単位（例えば、８画素×８
画素単位）としてまとめられ前記バックグラウンド属性
テーブルに格納される。

【００３４】図４（Ａ）に示すように、ＣＧデータとし
て表現された個々の画素（５０，５１，５２等）は、キ
ャラクタ５３の形にまとめられる。更に、図４（Ｂ）に
示すように、１個以上のキャラクタ（５４，５５，５６
等）によって原画４１が構成される。前記各画素５０，
５１，５２に相当するＣＧデータＣＧ（５０），ＣＧ
（５１），ＣＧ（５２）は、例えば、図４（Ｃ）に示す
ような形で前記記憶手段２４に蓄えられる。前記キャラ
クタ５３に属する画素のＣＧデータを図４（Ｃ）に示す
ように連続したアドレスに格納しておくと、キャラクタ
単位の処理に好都合である。図４に示される各キャラク
タ５４、５５、５６を代表するシンボルをキャラクタコ
ードと定義し、それぞれを、ＣＣ（５４），ＣＣ（５
５），ＣＣ（５６）と呼ぶことにする。この時、これら
キャラクタコードは、図４（Ｄ）に示される如く前出の
ＢＡＴと称される記憶手段に納められる。前述したよう
に、所望の画像を表現するのにＢＡＴ，ＣＧ双方を用い
るかＣＧのみを用いるかは状況に応じて決定される。

【００３５】図１において、前述のハードウエアの一部
または全部はマイクロプログラムによって制御されてい
る。記憶手段２８は前記マイクロプログラムを格納して
おり、遅延手段２９は前記マイクロプログラムの内容を
その実行サイクルに合わせて適宜遅延させる役割を果た
す。破線にて表された、マイクロプログラムに基づく制
御信号ｄ，ｅ，ｆ，ｇによって、それぞれ、スクロー
ル、拡大・縮小・回転、領域判定、アドレス生成の各動
作がコントロールされる。これら各機能のコントロール
は、以下のように行われる。なお、この第１の実施例で
は画像再生装置が取り扱う背景画像の面数を４面とす
る。

【００３６】（１）スクロール図５に、前記スクロール手段１１の詳細な構成例を示
す。同図において、図１に示されるレジスタ３０に含ま
れる部分レジスタ６０，６１，６２，６３には、それぞ
れ、第１面，第２面，第３面，第４面用のスクロールパ
ラメータｉ１，ｉ２，ｉ３，ｉ４が格納されている。セ
レクタ６４は、マイクロプログラムの内容に基づいて作
られた前記制御信号ｄの指示に従って、前記スクロール
パラメータｉ１，ｉ２，ｉ３，ｉ４のうち１つを選択し
スクロールパラメータｉとする。一方、マスターカウン
タ１０にて発生された座標信号ｈは、加算器６５にて、
前記スクロールパラメータｉと加算される。以上の如く
して、加算器６５の出力にスクロール処理された座標信
号ｋが得られる。

【００３７】（２）拡大・縮小・回転拡大・縮小・回転の各機能は、逆アフィン変換にて実現
される。図６に、前記逆アフィン変換手段１２の詳細な
構成例を示す。同図において、図１に示されるレジスタ
３０に含まれる部分レジスタ７０，７１，７２，７３に
は、それぞれ、第１面，第２面，第３面，第４面用の逆
アフィン変換用パラメータｊ１，ｊ２，ｊ３，ｊ４が、
また、部分レジスタ７４には拡大・縮小・回転モードの
オン・オフを指示する制御コードが格納されている。セ
レクタ７５は、マイクロプログラムの内容に基づいて作
られた前記制御信号ｅの指示に従って、前記逆アフィン
変換用パラメータｊ１，ｊ２，ｊ３，ｊ４のうち１つを
選択し逆アフィン変換用パラメータｊとする。一方、逆
アフィン変換器７６において、スクロール手段１１より
伝えられた座標信号ｋは、前記パラメータｊを用いた逆
アフィン変換を施される。以上の如くして、逆アフィン
変換器７６の出力に拡大・縮小・回転処理された座標信
号７７が得られる。また、部分レジスタ７４に格納され
た制御コードが拡大・縮小・回転モードのオンを指示し
ていればセレクタ１４は座標信号ａを選択し、オフを指
示していれば座標信号ｂを選択する。

【００３８】（３）領域判定図７に、前記領域判定手段１５の詳細な構成例を示す。
同図において、図１に示されるレジスタ３０に含まれる
部分レジスタ８０，８１，８２，８３には、それぞれ、
第１面，第２面，第３面，第４面用の原画サイズｍ１，
ｍ２，ｍ３，ｍ４が格納されている。セレクタ８４は、
マイクロプログラムの内容に基づいて作られた前記制御
信号ｆの指示に従って、前記原画サイズｍ１，ｍ２，ｍ
３，ｍ４のうち１つを選択し原画サイズｍとする。一
方、セレクタ８４より出力された座標信号ｎは、比較判
定器８５にて、前記原画サイズｍと比較され、前記座標
信号ｎが原画の領域内にあるか領域外にあるか判定され
る。以上の如くして、比較判定器８５の出力に領域判定
処理された座標信号８６が得られる。

【００３９】（４）アドレス生成複数の背景画面と複数の表示モードを有した画像再生装
置を実現しようとするとき、前記記憶手段２４にアクセ
スするためのアドレス生成シーケンスは著しく複雑なも
のとなる。このように複雑なアドレス生成シーケンスに
対応するため以下に述べる手段は多大な効果を発揮す
る。図８に前記ＢＡＴアドレス生成手段１７、ＣＧアド
レス生成手段１８及び制御信号経路の詳細な構成例を示
す。同図において、マイクロプログラムの内容に基づい
て作られた前記制御信号ｇは、ＢＡＴアドレス／ＣＧア
ドレスのどちらのアドレス生成をするのかを指示する制
御信号ｇ１、再生する画像データが属する表示面の面番
号を示す制御信号ｇ２、拡大・縮小・回転モードのオン
／オフを示す制御信号ｇ３、アドレス計算のための補助
パラメータｇ４を含んで成る。図１に示されるレジスタ
３０に含まれる部分レジスタ９０，９１，９２，９３に
は、それぞれ、第１面，第２面，第３面，第４面の表示
モードを示す制御信号ｑ１，ｑ２，ｑ３，ｑ４が格納さ
れている。まず、前記制御信号ｇ１の指示に従ってＢＡ
Ｔアドレス生成手段１７、ＣＧアドレス生成手段１８の
どちらかがアクティブ状態となる。次に、前記制御信号
ｇ２の指示に従って、前記表示モードを示す制御信号ｑ
１，ｑ２，ｑ３，ｑ４のうち１つが選択され、前記制御
信号ｇ２の指示に従って拡大・縮小・回転モードのオン
／オフが決定され、以上の結果に制御されつつ座標信号
ｐに基づいて所望のＢＡＴアドレスまたはＣＧアドレス
が算出される。ここで、ＢＡＴ，ＣＧ双方を用いて画像
再生するようにマイクロプログラムが記述されていれ
ば、図８において、まずバスＡ１を介して記憶手段２４
にアドレスを送出しバスＡ２を介して記憶手段２４から
データを受け取り、次にバスＢ１を介して記憶手段２４
にアドレスを送出しバスＢ２を介して記憶手段２４から
データを受け取る。また、ＣＧのみを用いて画像再生す
るようにマイクロプログラムが記述されていれば、バス
Ｂ１を介して記憶手段２４にアドレスを送出しバスＢ２
を介して記憶手段２４からデータを受け取る。

【００４０】以下、前記マイクロプログラムについて説
明する。マイクロプログラムは、一定の周期で所定のル
ーチンを終了するように記述される。第１面にＢＡＴ，
ＣＧ双方を用いて再生された画像を、第２面にＣＧのみ
を用いて再生された画像を得るためのマイクロプログラ
ムの例を図９に示す。同図のマイクロプログラムによれ
ば、０サイクルから７サイクルまでの８サイクルにて前
記２画面分の画像再生の動作が一巡し、１つのルーチン
を終了する。

【００４１】図１の画像再生装置は、マイクロプログラ
ムに制御されつつパイプライン動作する。同図の画像再
生装置において、座標信号または記憶手段から読み出さ
れたデータは図中の実線の矢印に沿って各ブロック間を
流れ、マイクロプログラムに基づいて形成された制御信
号は、図中の破線の矢印に沿って各ブロックに供給され
る。ここで、前記座標信号または記憶手段から読み出さ
れたデータは、ラッチを１回通過する毎に１クロック分
ずつ遅延される。従って、図１の各回路ブロックは、図
１０に示されるマイクロプログラムに基づいた制御信号
ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ４，ＭＰ６によって制御
される。図１０において、ＤＣＫはドットクロック、Ｄ
ＣＸはマスターカウンタ１０に含まれるドットカウンタ
のカウント値、ＭＰ０はマイクロプログラムの原信号で
あり、ＭＰ１，ＭＰ２，ＭＰ４，ＭＰ６は、それぞれ、
前記ＭＰ０を１クロック遅延させた信号、２クロック遅
延させた信号、４クロック遅延させた信号、６クロック
遅延させた信号を表している。また、信号ＭＰ０、ＭＰ
１，ＭＰ２，ＭＰ４，ＭＰ６中に記されている数字は、
図９に示されるサイクル番号である。この時、図１にお
いて、マスターカウンタ１０、スクロール手段１１及び
アフィン変換器１２は制御信号ＭＰ０に、ラッチ１３及
びラッチ１３とラッチ１６とに挟まれたセレクタ１４と
領域判定手段１５は制御信号ＭＰ１に、ラッチ１６とラ
ッチ１９とに挟まれたＢＡＴアドレス生成手段１７は制
御信号ＭＰ２に、ラッチ２０とラッチ２１とに挟まれた
ＣＧアドレス生成手段１８は制御信号ＭＰ４に、ラッチ
２２とラッチ２７とに挟まれた回転データ処理回路２５
及びセレクタ２６は制御信号ＭＰ６に、それぞれ制御さ
れることによってパイプライン処理が実行される。

【００４２】次に、上述の制御信号ＭＰ０，ＭＰ１，Ｍ
Ｐ２，ＭＰ４，ＭＰ６を形成する手段について述べる。

【００４３】図１１に、その第１の手段を示す。同図に
おいて、外部から供給されたマイクロプログラムｒは、
記憶手段１０１にいったん書き込まれ、パラレル・シリ
アル変換器１０２を介して、遅延手段１０３（例えばシ
フトレジスタ）に伝送される。前記遅延手段１０３は、
マイクロプログラムｒのデータ幅に等しいデータ幅（ビ
ット数）を有し、マイクロプログラムｒのサイクル数
（前述の例では８サイクル）に等しい遅延段数を有す
る。遅延手段１０３の各出力が上述の制御信号ＭＰ０，
ＭＰ１，ＭＰ２，ＭＰ４，ＭＰ６を与える。

【００４４】図１２に、その第２の手段を示す。同図に
おいて、外部から供給されたマイクロプログラムｒは、
記憶手段１１０にいったん書き込まれる。一方、プログ
ラムカウンタ１１１は図１０に述べた基本シーケンス中
における現在の状態を示しており、その状態に応じたサ
イクル順のマイクロプログラムをセレクタ１１２，１１
３，１１４，１１５，１１６によって選択し、上述の制
御信号ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ４，ＭＰ６として
図１の各ブロックに対して出力する。ここでプログラム
カウンタ１１１とセレクタ１１２，１１３，１１４，１
１５，１１６とが遅延手段として働く。

【００４５】図１３に、その第３の手段を示す。同図に
おいて、マイクロプログラムｒのデータ幅に等しいデー
タ幅（ビット数）を有し、マイクロプログラムｒのサイ
クル数（前述の例では８サイクル）に等しい遅延段数を
有するシフトレジスタ１２０の最終段出力端子１２３は
セレクタ１２１を介して前記シフトレジスタ１２０の入
力端子１２２にリング状に接続される。制御信号ｓはマ
イクロプログラムｒの、シフトレジスタ１２０への書き
込み・保持をコントロールする信号であり、ｓ＝０なら
ば外部から供給されたマイクロプログラムｒをシフトレ
ジスタ１２０に書き込み、ｓ＝１ならばシフトレジスタ
１２０の最終段出力信号ｔをシフトレジスタ１２０の入
力端子１２２に帰還する。シフトレジスタ１２０の各出
力１２４，１２５，１２６，１２７，１２８が、それぞ
れ上述の制御信号ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ４，Ｍ
Ｐ６を与える。この例の場合、シフトレジスタ１２０が
記憶手段及び遅延手段双方の役割を果たしている。

【００４６】このように、マイクロプログラムを遅延さ
せた信号で各部を制御することによりパイプライン動作
を実現し、高速な処理を実現するとともに、各ステップ
毎の小規模なハードウエアを提供するのみで高度な処理
を実現でき、シーケンス制御のための複雑なハードウエ
アを不要としている。

【００４７】図１４は、本発明の第２の実施例の構造を
説明するブロック図である。この第２の実施例において
も、ＴＶゲーム機、マルチメディアパソコン等に代表さ
れる会話形のコンピュータグラフィクスの場合を例にと
って全体像を説明する。同図の画像再生装置は、拡大・
縮小・回転モード並びにノーマルモードに対応可能であ
り、画像データまたは画像データ形成のために必要な諸
データが格納されている記憶手段にアクセスするための
アドレス生成機能を備えている。ここで、ノーマルモー
ドとは、拡大・縮小・回転処理を含まない表示モードの
ことを言う。また、前記画像再生装置は、複数枚の表示
画面と複数種類の表示色モードとを実現する手段を備え
ている。前記画像再生装置が備えている前記各機能を実
現するハードウエアの一部または全部は、マイクロプロ
グラムに従って動作する。

【００４８】まず、図１４及び図１５を用いて第２の実
施例を説明する。図１４の画像再生装置は、第１の回路
系統と第２の回路系統とを含んで成る。第１の回路系統
は、メモリアクセス制御回路２２１とアドレス生成回路
２２２と記憶回路２１６とバッファレジスタ２２３とバ
ッファレジスタ２２４とパラレル・シリアル変換器２２
５とＢＧ面選択回路２２７とにより構成される。一方、
第２の回路系統は、スタート制御回路２１２と逆アフィ
ン変換器２１５とアドレス生成回路２２６と記憶回路２
１６と後処理回路２１７とＢＧ面選択回路２２７とによ
り構成される。ここで、逆アフィン変換器２１５は、初
期値計算回路２１３とドット単位の座標計算回路２１４
とを含んで成り、拡大・縮小・回転のためのパラメータ
が格納されたレジスタ２１８と接続されている。前記第
１の回路系統がノーマルモードの画像再生を司り、前記
第２の回路系統が拡大・縮小・回転モードの画像再生を
司る。また、前記第１の回路系統並びに前記第２の回路
系統の回路ブロックのうち一部または全部が、マイクロ
プログラムが格納されたマイクロプログラム用レジスタ
２２０に接続されている。マスターカウンタ２１０は、
垂直同期信号を基準とした垂直方向のラスター数及び水
平同期信号を基準とした水平方向のドット数を数えるカ
ウンタである。また、座標カウンタ２１１は、表示領域
内における位置を座標（ｘ，ｙ）にて表現するためのも
のであり、ドットカウンタ（水平座標カウンタ）とラス
ターカウンタ（垂直座標カウンタ）から成る。

【００４９】次に、図１４の画像再生装置の動作を説明
する。本実施例では、１キャラクタの単位を水平・垂直
とも８画素とした場合について述べる。キャラクタとは
相関の高い複数の画素をひとまとめにしたものであり、
例えばワードプロセッサの文字等がこれに当たる。ＴＶ
ゲームにおいても個々の画素に相当する画像データはＣ
Ｇデータの形で記憶手段に蓄えられ、このＣＧデータ
は、必要に応じて、相関の高い複数の画素を単位（例え
ば、水平・垂直共８画素単位）としてまとめられ、バッ
クグラウンド属性テーブル（ＢＡＴ）に格納される。

【００５０】図１６に本発明の画像再生装置の第２の実
施例における動作例の概要を示している。同図に示すよ
うに、ノーマルモード、拡大・回転・縮小モード双方と
も、表示期間はＭ０ドットである。ノーマルモードでの
画像データの前処理には、Ｍ１ドットの期間を要する。
一方、拡大・縮小・回転モードでの画像データの前処理
には、Ｍ２ドットの期間を要する。この時、上記２つの
モードにおいて表示タイミングを揃えるためには、ノー
マルモードの時には、表示開始よりも少なくともＭ１ド
ット早くメモリアクセスを開始する必要がある。一方、
拡大・縮小・回転モードの時には、表示開始よりも少な
くともＭ２ドット早く座標の初期値計算を開始し、初期
値計算終了後にメモリアクセスを行なう必要がある。こ
のようなタイミングの設定を行なうことにより、ノーマ
ルモード、拡大・回転・縮小モード双方の表示タイミン
グを合わせることができる。

【００５１】図１５において、波形２３０は水平同期信
号を、波形２３１は図１４のディスプレイ装置２１９に
おける表示期間を示している。すなわち、水平同期信号
の立ち下がりでマスターカウンタ２１０がドットのカウ
ントを開始し、Ｋ＋１ドット目からＫ＋Ｎドット目まで
ディスプレイ２１９に画像の表示を行う。マスターカウ
ンタ２１０のＫ＋１ドット目が座標カウンタ２１１の１
ドット目、マスターカウンタ２１０のＫ＋Ｎドット目が
座標カウンタ２１１のＮドット目である。

【００５２】図１４において、表示モードがノーマルモ
ードに設定されると、メモリアクセス制御回路２２１
は、マスターカウンタ２１０のカウント値が表示開始時
点より１キャラクタ（８ドット）分若い値、すなわち、
Ｋ−７に達したところで、メモリアクセスの開始をアド
レス生成回路２２２に対して指示し、図１５の波形２３
６に示されるタイミングで記憶手段２１６へのアクセス
を行わせる。アドレス生成回路２２２は、マイクロプロ
グラム用レジスタ２２０に格納されているマイクロコー
ドに基づく制御信号ａに従ってアドレス生成を行う。こ
の結果、ノーマルモードの画像データｂが、図１５の波
形２３７に示されるタイミングで読み出される。前記マ
イクロコードの内容は、複数ある背景画像面のうちどの
面を使用するか、複数ある色モードのうちどれを用いる
か、拡大・縮小・回転を行うか、等から成る。マイクロ
プログラムを実行する基本シーケンスは、キャラクタ単
位に設定されている。本実施例の場合、１基本シーケン
スにおいて、１キャラクタ分、すなわち、８ドット分の
画像データを読み出すようにマイクロプログラムが記述
される。記述されるマイクロプログラムの例を図１９
（Ａ）に示している。記憶手段２１６より読み出された
画像データｂは、例えば、図１９（Ｂ）に示されるよう
に、ディスプレイ装置２１９に表示される順序とは異な
る時間順に並んでいる。第１のバッファレジスタ２２３
は、画像データｂを表示順に並び換える目的で設けられ
ている。画像データｂは、第１のバッファレジスタ２２
３と第２のバッファレジスタ２２４とパラレル・シリア
ル変換器２２５とを通過することによって、図１４に示
すように、表示順に並び換えられた画像信号ｃに変換さ
れる。図１５より明らかなように、画像データｂの１キ
ャラクタ分に相当する任意の部分データ２３７は、少な
くとも８ドット分、すなわち、１キャラクタ分遅延され
て、画像データｃの１キャラクタ分に相当する部分デー
タ２３８に変換される。

【００５３】一方、図１５において、表示モードが拡大
・縮小・回転モードに設定されると、スタート制御回路
２１２は、波形２３４に示すように、マスターカウンタ
２１０のカウント値がＫ−Ｌに達したところで逆アフィ
ン変換の初期値計算の開始を逆アフィン変換器２１５に
指示する。ただし、逆アフィン変換の初期値計算に要す
る時間は最大Ｌ＋１ドットクロック分であるとする。次
に、スタート制御回路２１２は、マスターカウンタ２１
０のカウント値がＫ＋１に達したところで前記初期値計
算の結果に基づくドット毎の座標計算の開始を逆アフィ
ン変換器２１５に指示する。その結果、第１のアドレス
生成回路２２６にて、逆アフィン変換された座標値に基
づくアドレスが生成され、記憶回路２１６より拡大・縮
小・回転モードの画像データｄが読み出され、波形２３
５に示されるタイミングでディスプレイ２１９に表示さ
れる。ここで、初期値計算の開始は、スタート制御回路
２１２から初期値計算回路２１３に制御信号ｅを与える
ことによって行われる。初期値計算開始のカウント値Ｋ
−Ｌは、逆アフィン変換の初期値計算に要する時間がＬ
＋１ドットクロック分に相当することに基づいて、拡大
・縮小・回転モードの画像データｄの表示タイミングが
ノーマルモードの画像データｃの表示タイミングに一致
するように決定される。

【００５４】拡大・縮小・回転モードで使用する逆アフ
ィン変換器２１５、並びにその構成要素である初期値計
算回路２１３とドット毎の座標計算回路２１４につい
て、以下にその動作を詳細に説明する。逆アフィン変換
器２１５は逆アフィン変換を実行するハードウエアであ
り、元座標（Ｘ1 ，Ｙ1 ）に対して（式１），（式２）
で示される座標変換を行うことによって新座標（Ｘ2 ，
Ｙ2 ）を得るものである。Ｘ2 ＝Ａ（Ｘ1 −ＸC ）＋Ｂ（Ｙ1 −ＹC ）＋ＸC ・・・（式１）Ｙ2 ＝Ｃ（Ｘ1 −ＸC ）＋Ｄ（Ｙ1 −ＹC ）＋ＹC ・・・（式２）このようにして得られた新座標（Ｘ2 ，Ｙ2 ）に対応す
る画像データを記憶回路２１６から読み出し、その画像
データの内容を元座標（Ｘ1 ，Ｙ1 ）の位置に表示する
ことで、元座標系での拡大・縮小・回転表示が実現され
る。さて、（式１），（式２）を展開することによって
（式３），（式４）が得られる。Ｘ2 ＝ＡＸ1＋ＢＹ1＋（１−Ａ）ＸC−ＢＹC ・・・（式３）Ｙ2 ＝ＣＸ1＋ＤＹ1−ＣＸC＋（１−Ｄ）ＹC ・・・（式４）

【００５５】従来行われていた逆アフィン変換による拡
大・縮小・回転表示では、（式３），（式４）の計算
を、１ドットに１回ずつ行なっていた。然るに、従来の
方式によると、１ドットについて４回の乗算と４回の加
減算が必要となり、現在及び近い将来の集積回路技術で
はその実現のために、例えば多大なハードウエアを必要
とする等、膨大な犠牲を払わなくてはならない。そこ
で、本発明では最小限のハードウエアにて拡大・縮小・
回転表示を実現するべく、（式３），（式４）の計算に
おいて、次式（式５），（式６）で示される初期値Ｘ
I、ＹIの計算を、水平帰線消去期間中に実行し、その直
後の表示期間中の毎ドットに対して、次式（式７），
（式８）で示される定数ＸD、ＹDの加算のみを行うよう
にする。ここで、元座標Ｘ1は、表示期間中、Ｘ1＝０か
らＸ1＝Ｎまで１ずつ増加する。ＸI ＝ＢＹ1＋（１−Ａ）ＸC−ＢＹC ・・・（式５）ＹI ＝ＤＹ1−ＣＸC＋（１−Ｄ）ＹC ・・・（式６）ＸD ＝Ａ・・・（式７）ＹD ＝Ｃ・・・（式８）

【００５６】また、次式（式９），（式１０）で示され
る初期値ＸI’、ＹI’の計算を垂直帰線消去期間中に実
行し、その直後の表示期間中の毎走査線ごとに（式１
１），（式１２）で示される定数ＸD’、ＹD’の加算を
行い、毎ドットごとに（式７），（式８）で示される定
数ＸD、ＹDの加算を行うようにしても同様の効果が得ら
れる。ＸI’ ＝（１−Ａ）ＸC−ＢＹC ・・・（式８）ＹI’ ＝ −ＣＸC＋（１−Ｄ）ＹC ・・・（式９）ＸD’ ＝Ｂ・・・（式１０）ＹD’ ＝Ｄ・・・（式１１）上記初期値ＸI，ＹI，ＸI’，ＹI’の計算を実行するブ
ロックが初期値計算回路２１３であり、上記定数ＸD，
ＹD，ＸD’，ＹD’の計算を実行するブロックがドット
単位の座標計算回路２１４である。

【００５７】次に、図１４の画像データｂを表示順に並
べ換える目的で設けられている第１のバッファレジスタ
２２３、遅延時間を制御する目的で設けられている第２
のバッファレジスタ２２４、及びパラレル・シリアル変
換器２２５について、いくつかの例をもとに説明する。

【００５８】まず、画像データの種類と構造、マイクロ
プログラムの記述例、及び図１４の記憶回路２１６に格
納されている画像データの形態について説明する。説明
の便宜上、本発明の画像再生装置がサポートする画像デ
ータの条件を次のようにした場合を例にとる。表示可能な色モードを４色（２ビット）、１６色
（４ビット）、２５６色（８ビット）の３種類とする。背景画像面の面数をＡ面及びＢ面の２面とする。前記記憶回路２１６が格納している画像データのデ
ータ幅及びデータ転送用バスの幅を８ビットとする。画像データをキャラクタ単位で扱う場合は、そのサ
イズを水平、垂直共８画素とする。

【００５９】図１７に前述のキャラクタの構造を示す。
同図において、画面２５０内の任意のキャラクタ２５１
は水平、垂直それぞれの方向に８個ずつ、合計６４個の
画素を構成要素として成る。以下の説明で、前記キャラ
クタ内における任意の水平ライン上の画素を順にＰ０，
Ｐ１，Ｐ２，・・・，Ｐ６，Ｐ７と称する。

【００６０】図１８（Ａ），（Ｂ），（Ｃ）は、表示可
能な色モードと画像データの構造との対応を示した図で
ある。また、同図はそれぞれの色モードの画像データが
前記記憶回路２１６に格納されるときの格納形態をも示
している。ここで、記憶回路２１６の１ワードは８ビッ
トであるものとする。図１８（Ａ）は、４色モードの画
像データ構造で、１画素あたり２ビットのデータがＰ
０，Ｐ１，Ｐ２，Ｐ３のように並べられており、２ワー
ドで８画素分（Ｐ０，Ｐ１，Ｐ２，Ｐ３／Ｐ４，Ｐ５，
Ｐ６，Ｐ７）となる。同様に、図１８（Ｂ）は、１６色
モードの画像データ構造を示したもので、１画素あたり
４ビットのデータがＰ０，Ｐ１のように並べられてお
り、４ワードで８画素分（Ｐ０，Ｐ１／Ｐ２，Ｐ３／Ｐ
４，Ｐ５／Ｐ６，Ｐ７）となる。図１８（Ｃ）は、２５
６色モードの場合で、１画素あたり８ビットで構成さ
れ、８ワードで８画素分（Ｐ０／Ｐ１／Ｐ２／Ｐ３／Ｐ
４／Ｐ５／Ｐ６／Ｐ７）となる。以上のように、記憶回
路の１ワード当たりのビット数が、複数ある色モードの
１画素あたりのデータ語長の公倍数となるようにするこ
とは、本発明の特徴の１つであり、記憶回路の容量を効
率的に利用できるという長所を生み出す。

【００６１】図１９（Ａ）にマイクロプログラムの記述
例を示す。ここで、マイクロプログラムの１サイクルを
１ドットクロックに等しくする。また、マイクロプログ
ラムの基本周期に含まれるサイクル数を前記キャラクタ
２５１の水平方向の画素数の整数倍に定めることは大変
有効である。同記述例は、Ａ、Ｂ２面ある背景画像面の
うちＡ面にノーマル・１６色モードの画像を、Ｂ面にノ
ーマル・４色モードの画像を再生する例である。「ＮＯ
Ｐ」とは、ノーオペレイションの意味であり、このとき
記憶回路２１６へのアクセスは行われない。

【００６２】図１９（Ｂ）に、図１９（Ａ）に例示した
マイクロプログラムに従って前記記憶回路２１６より読
み出された画像データｈを時系列で示す。図１９（Ｂ）
より明らかなように、記憶回路２１６より読み出された
直後の画像データｈは、２面分の画像データが表示順と
全く異なる順番で並べられ、且つ、ビット並びをみても
表示形態とは全く異なる形態で並べられている。

【００６３】記憶回路２１６より読み出された画像デー
タを表示順に並べ換えるための回路手段を図２０に示
す。以下、画像データを表示順に並べ換えるための回路
手段のことをワード単位データ／ドット単位データ変換
器と称する。図２０において、ワード単位データ／ドッ
ト単位データ変換器は、デコーダ２６０と、切り換え回
路２６１と、第１のバッファメモリ２６２と、パラレル
・シリアル変換回路２６３とを含んで成る。デコーダ２
６０には、図１４のマイクロプログラム用レジスタ２２
０等の回路ブロックから制御情報ｆが入力され、切り換
え回路２６１には前記デコーダ２６０からデコード済み
の制御信号ｇが、図１４の記憶回路２１６より画像デー
タｈが入力される。ここで、前記制御情報ｆは、表示する色モードと背景画像面との組み合わせ情報
（Ａ面、Ｂ面にそれぞれ何色モードの表示をするか）、到来したデータが、マイクロプログラムの１基本周
期中において同一背景画像面データの何ワード目のデー
タか、等の情報を含んで成る。第１のバッファメモリ２
６２には切り換え済みの画像データｉが入力される。ま
た、パラレル・シリアル変換器２６３には並び換え済み
のバッファメモリ２６２の出力画像データｊが入力され
る。前記パラレル・シリアル変換器２６３からは表示順
に並べ換えられた画像データｋが出力される。

【００６４】次に、前記ワード単位データ／ドット単位
データ変換器の動作を詳細に説明する。本実施例では、
前述した制約、すなわち、表示可能な色モードを４色、
１６色、２５６色の３種類としたこと、背景画像面の数
を２面としたこと、記憶回路２１６が記憶しているデー
タの幅を１ワード８ビットとしたこと、マイクロプログ
ラムの基本周期を８サイクルとしたことのため、表示可
能な色モードの組み合わせは、図２１に示す６通りとな
る。

【００６５】図２２は、図２０に示したワード単位デー
タ／ドット単位データ変換器の各部の信号のタイミング
図である。前記ワード単位データ／ドット単位データ変
換器は、次の操作を施すことによって、受け取った画像
データｈを表示順に並べ換える。デコーダ２６０は、受
け取った制御情報ｆを解読し、切り換え回路２６１で画
像データに対する切り換え動作を行うための制御信号ｇ
を生成する。切り換え回路２６１は、前記制御信号ｇに
制御されつつ、８ビットの画像データｈの切り換えを行
い、画像データｉに変換した後、この画像データｉを第
１のバッファメモリ２６２の所定アドレスに書き込む。
この書き込み動作終了後、第１のバッファメモリ２６２
は、第１のバッファメモリ２６２自身より読み出された
８画素分の画像データｊをパラレル・シリアル変換器２
６３に対して一斉に転送する。画像データｊの前記一斉
転送は、転送パルス２６７に同期して、マイクロプログ
ラムの１基本周期（本実施例では８ドットクロック）に
１回ずつ行われる。ここで、２面表示の場合には、画像
データｊに、Ａ，Ｂ２つの背景画像面に対応した画像デ
ータが部分データとして同時に含まれる。また、画像デ
ータｊのデータ幅は最大６４ビット（８ドット×８ビッ
ト）となる。Ａ面にノーマル１６色、Ｂ面にノーマル４
色の表示をする場合、画像データのデータ幅は、８ドッ
ト×４ビット＋８ドット×２ビットで合計４８ビットと
なる。パラレル・シリアル変換器２６３は、受け取った
画像データｊをドットクロック２６６に同期した形でド
ット単位の画像データｋとして表示順に出力する。画像
データｋのデータ幅は、Ａ面にノーマル１６色、Ｂ面に
ノーマル４色の表示をする場合、４ビット＋２ビットで
合計６ビットとなる。ここで、パラレル・シリアル変換
器２６３は、例えば、パラレル入力シリアル出力タイプ
のシフトレジスタなどで構成される。

【００６６】図２１のそれぞれの組み合わせに対する並
べ換え結果を図２３（Ａ），（Ｂ），（Ｃ），（Ｄ），
（Ｅ），（Ｆ）に例示する。図２３（Ａ）は２５６色１
面の場合、図２３（Ｂ）は１６色２面の場合、図２３
（Ｃ）は１６色１面と４色１面の場合、図２３（Ｄ）は
１６色１面の場合、図２３（Ｅ）は４色２面の場合、図
２３（Ｆ）は４色１面の場合をそれぞれ表している。な
お、図２３（Ａ），（Ｂ），（Ｅ）の太枠は、並べかえ
る前の１ワード単位のデータを示している。２５６色１
面の場合には、図１８（Ｃ）に示すように、並びかえる
前の１ワード単位のデータが図２３（Ａ）に示すよう
に、そのままワード単位のデータとして出力される。ま
た、１６色２面の場合には、図１８（Ｂ）に示すよう
に、例えば、ワード単位で読み出されたＰ６，Ｐ７は、
２つに分割され、別の面のＰ６，Ｐ７と組み合わせ、図
２３（Ｂ）に示すように並べかえられる。４色２面の場
合には、図１８（Ａ）に示すように、例えば、ワード単
位で読み出されたＰ４，Ｐ５，Ｐ６，Ｐ７は、それぞれ
に分割され、別の面のＰ４，Ｐ５，Ｐ６，Ｐ７と組み合
わせ、図２３（Ｅ）に示すように並べかえられる。この
とき、使用されない部分は空きとなる。

【００６７】前記ワード単位データ／ドット単位データ
変換器にて並べ換え操作を完了した画像データｋのタイ
ミング図を図２２に示す。同図に示す画像データｋ１，
ｋ２は画像データｋの部分データであり、図１９（Ａ）
に例示したマイクロプログラムに従って再生される画像
データである。画像データｋ１はＡ面の１６色画像信号
で幅４ビット、画像データｋ２はＢ面の４色画像信号で
幅２ビットである。ここで、ドットクロック２６６の１
周期につき１画素分の画像データが出力される。

【００６８】図２４に、図２０の切り換え回路２６１及
び第１のバッファメモリ２６２のさらに詳細な構成例を
示す。同図において、デコーダ２６０には、制御情報と
して、予めレジスタ等に設定されている背景画像面（Ａ
面またはＢ面）と色モードとの組み合わせに関する組み
合わせ情報ｆ１と、現在到来した画像データｈに関する
付帯情報ｆ２、例えば、現在到来した画像データｈの面
番号、色モード等とが入力され、デコード済みの制御信
号ｇ１，ｇ２，・・・，ｇ６が出力される。制御信号ｇ
１，ｇ２，・・・，ｇ６は図２１に示した６通りの組み
合わせに対応する。図２４において、切り換え回路２６
１には、画像データｈと前記制御信号ｇ１，ｇ２，・・
・，ｇ６とが入力され、切り換え後の画像データｉ１，
ｉ２，ｉ３，ｉ４，・・・が出力される。切り換え回路
２６１はセレクタ２７０，２７１，２７２，２７３，２
７４，２７５、配線部２７６、論理和ゲート２７７，２
７８，２７９，２８０，・・・等を含んで成る。本実施
例の場合、第１のバッファメモリの容量は６４ビット
（８ドット×８ビット）であり、切り換え回路２６１か
らの６４本の出力端子のそれぞれが６４個のメモリセル
２８１，２８２，２８３，２８４，・・・に接続されて
いる。全てのメモリセル２８１，２８２，２８３，２８
４，・・・の出力６４本はデータバス２８５として束ね
られ、図２０に示される画像データｊを形成する。

【００６９】図２５は、ワード単位データ／ドット単位
データ変換器の別の構成例である。その特徴は、第１の
バッファメモリ２６２とパラレル・シリアル変換器２６
３との間に第２のバッファメモリ２６４を介在させるこ
とにある。図２５において、デコーダ２６０によって制
御信号ｇが生成されること、切り換え回路２６１によっ
て、画像データｈから切り換え済みの画像データｉが得
られること、及び、第１のバッファメモリ２６２の出力
端子に並べ換えを施された画像データｊが得られること
は前述した図２０のワード単位データ／ドット単位デー
タ変換器の動作と同じである。

【００７０】以下、図２６を用いて、図２５のワード単
位データ／ドット単位データ変換器の動作を説明する。
前記画像データｊは、転送パルス２６７に同期して第１
のバッファメモリ２６２より第２のバッファメモリ２６
４に一斉転送される。第２のバッファメモリ２６４は、
前記転送パルス２６７をトリガとして画像データｊｊを
パラレル・シリアル変換器２６３に出力する。ここで、
画像データｊｊの部分データ２８７は、内容が画像デー
タｊの部分データ２８６と同一で時間的に遅延されたデ
ータである。ところで、画像データｊｊは、Ａ面に対応
した１６色モードの画像データｊｊ１と、Ｂ面に対応し
た４色モードの画像データｊｊ２とを含んでいる。第２
のバッファメモリ２６４に蓄えられているデータをパラ
レル・シリアル変換器２６３に転送するためのトリガパ
ルスとして、画像データｊｊ１用書き込みパルス２８８
及び画像データｊｊ２用書き込みパルス２８９の２種類
を設けることにより、パラレル・シリアル変換器２６３
からの出力画像信号の遅延量をＡ面とＢ面とで独立に制
御することが可能となる。図２６の例の場合、書き込み
パルス２８８によって転送された画像信号ｊｊ１は２ド
ット遅れの画像信号ｋ１として、また、書き込みパルス
２８９によって転送された画像信号ｊｊ２は６ドット遅
れの画像信号ｋ２としてパラレル・シリアル変換器２６
３から出力される。

【００７１】以上のように、第２のバッファレジスタ２
６４を介在させることにより、画像データの遅延量調整
を背景画像面毎に独立して行うことが可能になる。画像
信号を遅延させることは、ディスプレイ装置上において
画像の位置をずらすことに相当するので、上記の手段を
設けることによって複数の背景画像をずらして表示した
り、複数の背景画像をそれぞれ独立にスクロール表示し
たりすることが可能になる。この際、キャラクタ単位の
スクロールを、第１の実施例のように前記記憶手段２１
６へのアクセスタイミングを調整することによって実現
し、キャラクタ単位未満、例えば、本実施例の場合には
８ドット未満のスクロールを第２のバッファレジスタ２
６４での遅延量調整によって実現することにより、効果
的なスクロール表示が可能となる。

【００７２】図２７は、ワード単位データ／ドット単位
データ変換器の更に別の構成例である。その特徴は、パ
ラレル・シリアル変換器２９０を、例えば図２８のよう
に構成することによって、パラレル・シリアル変換器２
９０自体にランダム書き込み可能な記憶手段の機能を持
たせることにある。図２８はパラレル・シリアル変換器
２９０の詳細構造の一例を示したものである。同図にお
いて、回路ブロック２９１は画像データ１ビット分のパ
ラレル・シリアル変換器であり、前記回路ブロック２９
１は、制御信号ｇが入力されライトパルスｍ１，ｍ２，
・・・，ｍ３を出力するライトパルス生成回路２９４及
び複数個（本実施例の場合、８個）の単位セル２９５，
２９６，・・・，２９７を含んでなる。前記単位セル２
９５は、セレクタ２９８，２９９とフリップフロップ３
００とを含んでなり、単位セル２９６，・・・，２９７
も同様である。回路ブロック２９２、・・・、２９３は
回路ブロック２９１と同一構造を有する画像データ１ビ
ット分のパラレル・シリアル変換器である。本実施例の
場合、８個の、１ビット分のパラレル・シリアル変換器
２９１，２９２，・・・，２９３によってデータ幅８ビ
ットのパラレル・シリアル変換器２９０が構成される。

【００７３】図２８に示されるパラレル・シリアル変換
器の動作を以下に説明する。ライトパルス生成回路２９
４は、受け取った制御信号ｇに基づいてライトパルスｍ
１，ｍ２，・・・，ｍ３を生成し、各単位セル２９５，
２９６，・・・，２９７に伝送する。任意の単位セル、
例えば単位セル２９６において、ライト可能モード／シ
リアル転送モード信号３０１がライト可能モードを指示
していれば、セレクタ２９８は画像データｈの部分信号
ｈ２を選択しパラレル入力としてフリップフロップ３０
０のデータ入力端子Ｄに供給する。この時、セレクタ２
９９はライトパルスｍ２を選択しフリップフロップ３０
０のクロック入力端子ＣＫに供給する。以上により単位
セルへのデータ書き込みが行われる。一方、前記ライト
可能モード／シリアル転送モード信号３０１がシリアル
転送モードを指示していれば、セレクタ２９８は前段の
単位セル２９５の出力データ３０３を選択しシリアル入
力としてフリップフロップ３００のデータ入力端子Ｄに
供給する。この時、セレクタ２９９はシリアル転送クロ
ック３０２を選択しフリップフロップ３００のクロック
入力端子ＣＫに供給する。以上により単位セル間でのシ
リアルデータ転送がシフトレジスタ動作により行われ
る。以上のように、前記シリアル・パラレル変換器２９
０に、画像データの並べ換え機能とパラレル・シリアル
変換機能とを同時に持たせることも可能である。

【００７４】このように、画像再生装置を第２の実施例
のように構成することによって、ノーマルモードと拡大
・縮小・回転モードの両方に対応することが可能とな
る。このとき、上記２つの回路手段の間で生ずる画像信
号のタイミングずれを補償し表示タイミングの揃ったノ
ーマルモード及び拡大・縮小・回転モードの画像を得る
ことが出来る。また、マイクロプログラム制御を導入し
たことによって生ずる、記憶手段から読み出された画像
データの並びが表示順と異なった並びとなってしまうと
いう問題を、僅かなハードウエアの追加によって解決す
ることが出来る。更に、図２５に述べた回路手段を用い
ることによって、画像データの遅延調整をプログラマブ
ルに実現することが可能になるという副次的な効果が得
られる。

【００７５】

【発明の効果】以上述べた如く、本発明によれば、ＴＶ
ゲーム機・パソコン用表示装置・マルチメディア機器等
のコンピューターグラフィクスに要求されるようになり
つつある、多種類の表示色モード、マルチ画面表示、様
々な表示効果を可能ならしめるための複雑な画像処理等
に対応する多くの高度な機能を、極めて小規模のハード
ウエアにて実現することが出来る。また、前記ハードウ
エアを設計するために要する工数は、本発明によらない
場合のそれと比較して格段に少なくて済む。このため、
前記多くの高度な機能を具備した画像再生装置をＩＣ化
する際の所要コストを著しく低減することが可能とな
る。

【００７６】更に、画像再生装置が備えている前記各機
能を実現するハードウエアの一部または全部をマイクロ
プログラムに従って動作せしめるようにしたことにより
以下のような効果も生まれてくる。すなわち、画像デー
タの内容変化に伴ってマイクロプログラムを最適なもの
に書き換えておくことにより、常に、第１の実施例に述
べた記憶手段２４の利用効率を高く保つことが出来る。
その結果、無駄のないメモリ使用が成され本願の画像再
生装置を用いた製品のコストパフォーマンスが高められ
る。さらに、第２の実施例で示したように、各画面毎に
スクロール量をプログラマブルに設定できるなど、自由
度の広い画像再生装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構造を説明したブロッ
ク図である。

【図２】原画領域と表示領域を説明するための図であ
る。

【図３】マスターカウンタによって生成される表示領域
内座標を説明した図である。

【図４】（Ａ）は、キャラクタの構造を説明するための
図である。（Ｂ）は、原画の構造を説明するための図で
ある。（Ｃ）は、ＣＧデータの格納方法を説明するため
の図である。（Ｄ）は、キャラクタコードの格納方法を
説明するための図である。

【図５】図１におけるスクロール手段１１の詳細な実施
例を示した図である。

【図６】図１における逆アフィン変換手段１２の詳細な
実施例を示した図である。

【図７】図１における領域判定手段１５の詳細な実施例
を示した図である。

【図８】図１におけるＢＡＴアドレス生成手段１７及び
ＣＧアドレス生成手段１８の詳細な実施例を示した図で
ある。

【図９】マイクロプログラムの一例を示した図である。

【図１０】マイクロプログラムの流れを説明するための
タイミング図である。

【図１１】図１０における制御信号ＭＰ０、ＭＰ１、Ｍ
Ｐ２、ＭＰ４、ＭＰ６を形成する手段の第１の具体例を
示した図である。

【図１２】図１０における制御信号ＭＰ０、ＭＰ１、Ｍ
Ｐ２、ＭＰ４、ＭＰ６を形成する手段の第２の具体例を
示した図である。

【図１３】図１０における制御信号ＭＰ０、ＭＰ１、Ｍ
Ｐ２、ＭＰ４、ＭＰ６を形成する手段の第３の具体例を
示した図である。

【図１４】本発明の第２の実施例の構造を説明したブロ
ック図である。

【図１５】本発明の第２の実施例の動作を説明したタイ
ミング図である。

【図１６】ノーマルモード、拡大・縮小・回転モードの
動作タイミングの概略の説明図である。

【図１７】キャラクタと画素の関係を説明した図であ
る。

【図１８】各種色モードの画像データを記憶回路に格納
する時のデータ構造を説明した図である。

【図１９】（Ａ）は、マイクロプログラムの記述例を示
した図である。（Ｂ）は、記憶手段より読み出された直
後の画像データの並びを説明した図である。

【図２０】ワード単位データ／ドット単位データ変換器
の一例を説明したブロック図である。

【図２１】表示可能な色モードの組み合わせの説明図で
ある。

【図２２】図２０のワード単位データ／ドット単位デー
タ変換器における各部の信号タイミングを示した図であ
る。

【図２３】ワード単位データ／ドット単位データ変換器
によって並べ換えられたデータの一例を示した図であ
る。

【図２４】図２０のワード単位データ／ドット単位デー
タ変換器の詳細構造を示した図である。

【図２５】ワード単位データ／ドット単位データ変換器
の別の構成例を説明したブロック図である。

【図２６】図２５のワード単位データ／ドット単位デー
タ変換器における各部の信号タイミングを示した図であ
る。

【図２７】ワード単位データ／ドット単位データ変換器
の更に別の構成例を説明したブロック図である。

【図２８】図２７の詳細構造を示したブロック図であ
る。

【図２９】従来技術を説明するためのブロック図であ
る。

【符号の説明】

１０マスターカウンタ１１スクロール手段１２逆アフィン変換器１４セレクタ１５領域判定手段１７ＢＡＴアドレス生成手段１８ＣＧアドレス生成手段２３メモリインタフェース手段２４記憶手段２５回転データ処理回路２６セレクタ２８マイクロプログラム記憶手段２９マイクロプログラム遅延手段３０レジスタ１３，１６，１９，２０，２１，２２，２７，３１
ラッチ２１０マスターカウンタ２１１座標カウンタ２１２スタート制御回路２１３初期値計算回路２１４ドット単位の座標計算回路２１５逆アフィン変換器２１６記憶回路２１７後処理回路２１８レジスタ２１９ディスプレイ２２０マイクロプログラム用レジスタ２２１メモリアクセス制御回路２２２，２２６アドレス生成回路２２３，２２４バッファレジスタ２２５パラレル・シリアル変換器２２７ＢＧ画面選択回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０９Ｇ 5/395 Ｇ０９Ｇ 5/36 ５２０Ｅ (56)参考文献特開平３−63695（ＪＰ，Ａ) 特開平４−106593（ＪＰ，Ａ) 特開昭62−229375（ＪＰ，Ａ) 特開平６−180565（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/42 G06F 3/14 - 3/153 G06T 11/80

Claims

(57)【特許請求の範囲】

【請求項１】表示画面上における座標を発生させる手
段と、画像形成に用いるデータを蓄える記憶手段と、前
記記憶手段にアクセスするためのアドレスを生成する手
段とを備え、複数の画面と複数の表示モードを有する画
像再生装置において、複数の画面に対応した制御情報を
含んで成るマイクロプログラムを記憶する手段と前記マ
イクロプログラムを遅延する手段とを備え、前記マイク
ロプログラムに制御されつつ前記記憶手段にアクセスす
るためのアドレスを生成する手段を具備して成ることを
特徴とする画像再生装置。
【請求項２】前記複数の画面に対応したスクロールパ
ラメータを格納するレジスタを備え、前記マイクロプロ
グラムに制御されつつ、前記スクロールパラメータを用
いて再生画像をスクロールするスクロール手段を備えて
成ることを特徴とする請求項１に記載の画像再生装置。
【請求項３】逆アフィン変換用パラメータを格納する
レジスタを備え、前記マイクロプログラムに制御されつ
つ、前記逆アフィン変換用パラメータを用いて再生画像
を拡大・縮小・回転する逆アフィン変換手段を備えて成
ることを特徴とする請求項１に記載の画像再生装置。
【請求項４】前記複数の画面に対応した原画サイズを
格納するレジスタを備え、前記マイクロプログラムに制
御されつつ、前記原画サイズを用いて座標が原画の領域
内にあるか領域外にあるか判定する領域判定手段を備え
て成ることを特徴とする請求項１に記載の画像再生装
置。
【請求項５】マイクロプログラムを記憶する手段の出
力はパラレル・シリアル変換器を介してマイクロプログ
ラムを遅延する手段の入力に接続されて成ることを特徴
とする請求項１に記載の画像再生装置。
【請求項６】基本シーケンス中における現在の状態を
示すプログラムカウンタ及び前記現在の状態に応じたサ
イクル順のマイクロプログラムを選択するセレクタによ
り構成される遅延手段と、マイクロプログラムを記憶す
る手段とを備えて成ることを特徴とする請求項１に記載
の画像再生装置。
【請求項７】前記マイクロプログラムの記憶手段及び
遅延手段は、マイクロプログラムのシフトレジスタへの
書き込み・保持をコントロールする制御信号を入力する
ようにして成るセレクタと、リング状に接続されたシフ
トレジスタとにより構成されることを特徴とする請求項
１に記載の画像再生装置。
【請求項８】表示画面上における座標を発生させる手
段と、画像形成に用いるデータを蓄える記憶手段と、前
記記憶手段にアクセスするためのアドレスを生成する手
段を備え、少なくとも拡大・縮小・回転モードとノーマ
ルモードとを含む複数の表示モードを有する画像再生装
置において、拡大・縮小・回転を実現する逆アフィン変
換器と、逆アフィン演算の少なくとも一部分をドット毎
の逆アフィン演算より前に実行する手段と、前記ノーマ
ルモードにおいて前記記憶手段にアクセス後画像データ
を表示順に並べ変える回路手段と、前記拡大・縮小・回
転モードとノーマルモードとで有効表示期間を一致させ
る手段を具備して成ることを特徴とする画像再生装置。
【請求項９】前記画像形成に用いるデータを蓄える記
憶手段の１ワード当たりのビット数を、複数ある色モー
ドの１画素当たりのデータ語長の公倍数となるように定
めたことを特徴とする請求項８に記載の画像再生装置。
【請求項１０】マイクロプログラムによって制御され
る画像再生装置であって、マイクロプログラムの基本周
期に含まれるサイクル数をキャラクタの水平方向の画素
数の整数倍に定めたことを特徴とする請求項８に記載の
画像再生装置。
【請求項１１】表示モードがノーマルモードであるか
拡大・縮小・回転モードであるかを指示する手段を有す
る画像再生装置であって、その指示内容がノーマルモー
ドであれば表示開始よりも少なくとも１キャラクタ分早
くメモリアクセスを開始させ、一方その指示内容が拡大
・縮小・回転モードであれば表示開始に先立ってアフィ
ン変換の初期値計算を行ないその後にメモリアクセスを
開始させる手段を具備して成ることを特徴とする請求項
８に記載の画像再生装置。
【請求項１２】表示画面上における座標を発生させる
手段と、画像形成に用いるデータを蓄える記憶手段と、
前記記憶手段にアクセスするためのアドレスを生成する
手段を備え、マイクロプログラムによって制御される画
像再生装置において、前記マイクロプログラムに従った
制御情報が入力されるデコーダと、該デコーダから出力
される制御信号に基づいて前記記憶手段から読み出され
た画像データを選択的に切り換える切り換え回路と、切
り換え済みの画像データを一時蓄える第１のバッファメ
モリと、パラレル・シリアル変換器を具備して成ること
を特徴とする画像再生装置。
【請求項１３】前記第１のバッファメモリと前記パラ
レル・シリアル変換器との間に第２のバッファメモリを
介在させ、前記第２のバッファメモリに蓄えられている
データの複数の部分データのそれぞれを外部から設定さ
れたパラメータに応じて独立のタイミングで前記パラレ
ル・シリアル変換器に転送する手段を具備して成ること
を特徴とする請求項１２に記載の画像再生装置。
【請求項１４】表示画面上における座標を発生させる
手段と、画像形成に用いるデータを蓄える記憶手段と、
前記記憶手段にアクセスするためのアドレスを生成する
手段を備え、マイクロプログラムによって制御される画
像再生装置において、制御情報が入力されるデコーダ
と、前記マイクロプログラムに従って前記記憶手段から
読み出された画像データを選択的に切り換える切り換え
回路と、セレクタと記憶回路セルとを含む単位回路を用
いて構成されたバッファメモリ機能を兼備したパラレル
・シリアル変換器を具備して成ることを特徴とする画像
再生装置。