KR100228265B1 - 고속데이타 처리시스템의 그래픽 처리 서브시스템 - Google Patents

고속데이타 처리시스템의 그래픽 처리 서브시스템 Download PDF

Info

Publication number
KR100228265B1
KR100228265B1 KR1019910017098A KR910017098A KR100228265B1 KR 100228265 B1 KR100228265 B1 KR 100228265B1 KR 1019910017098 A KR1019910017098 A KR 1019910017098A KR 910017098 A KR910017098 A KR 910017098A KR 100228265 B1 KR100228265 B1 KR 100228265B1
Authority
KR
South Korea
Prior art keywords
frame buffer
graphics
image
high speed
data
Prior art date
Application number
KR1019910017098A
Other languages
English (en)
Other versions
KR930006537A (ko
Inventor
이명한
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019910017098A priority Critical patent/KR100228265B1/ko
Publication of KR930006537A publication Critical patent/KR930006537A/ko
Application granted granted Critical
Publication of KR100228265B1 publication Critical patent/KR100228265B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Image Generation (AREA)

Abstract

본 발명은 고속데이터 처리시스템(high speed data processing system)의 그래픽 처리 서브시스템(graphics processing subsystem)에 관한 것이다.
본 발명은 소정의 클럭신호를 발생시키는 클럭발생부(60)와, 프레임버퍼(40) 및 영상신호변환부(50)를 제어하는 타이밍 제어부(70)와, 그래픽처리수행명령들 및 관련 데이터를 저장하는 메모리(80)와, 적어도 하나의 그래픽 전용프로세서(90)와, 상기 그래픽전용프로세서(90)로 입,출력되는 데이터의 일부를 일시 저장하는 버퍼(100)로 구성된다.
본 발명의 프레임버퍼(40)는 더블버퍼링(double buffering) 기능 및 오버레이(overlay) 기능을 지원할 수 있도록 구성되고, 영상신호변환부(50)는 프레임버퍼(40)로부터 입력되는 3가지의 R.G.B. 신호들을 각각 받아들여서 아날로그 영상신호로 변환하여 화면(CRT)에 출력하는 3개의 RAMDAC(51,52,53)으로 구성되기 때문에 실물과 같은 풍부한 색상을 나타낼 수 있을 뿐만 아니라 움직이는 물체를 자연스럽게 표시할 수 있고 주밍(zooming), 패닝(panning) 및 오버레이(overlay) 기능을 향상시켜 준다.

Description

고속데이타 처리시스템의 그래픽 처리 서브시스템
제1도는 본 발명에 의한 그래픽 처리 서브시스템의 블록도.
제2도는 제1도의 프레임 버퍼(40)의 구성도.
제3도는 제1도의 영상신호변환부(50)의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 시스템 버스 20 : 호스트프로세서
30 : 호스트인터페이스부 40 : 프레임 버퍼
50 : 영상신호변환부 60 : 클럭 발생부
70 : 타이밍 제어부 80 : 메모리
90 : 그래픽 전용프로세서 100 : 버퍼
본 발명은 고속데이터 처리시스템(high speed data processing system)에 관한 것으로, 특히 워크스테이션(workstation)의 그래픽 전용 프로세서로서 텍사스 인스트루먼트(Texas Instrument)사의 TMS 34020을 사용하여 그래픽 영상(graphics image)을 16배까지 확대하는 주밍(zooming)기능, 영상을 전후 좌우로 이동시키는 패닝(panning) 기능 및 영상을 오버랩(overlap) 시키는 오버레이(overlay) 기능 등을 지원할 수 있는 그래픽 처리 서브시스템(graphics processing subsystem)에 관한 것이다.
종래의 그래픽 처리 서브시스템에서는 호스트프로세서(host processor)에 의해서만 프레임버퍼(frame buffer 혹은 Video RAM)와 영상신호 변환부(RAMDAC) 및 CRT 제어부 등을 엑세스할 수 있기 때문에 이들을 초기화하거나 독출(read) 또는 기입(write)할 때 항상 호스트 프로세서가 개입한다.
따라서 호스트프로세서에서 자신의 고유업무 이외에도 프레임버퍼를 리프레쉬(refresh) 하거나 주밍기능 및 패닝 기능등과 같은 그래픽과 관련된 업무가 추가됨으로써 전체 시스템의 성능(performance)이 떨어지게 된다.
또한 종래에는 주밍기능과 패닝기능 및 오버레이 기능 등이 소프트웨어(software)에 의해서만 처리 가능하였으므로 상기한 기능들을 수행할 때 처리속도가 느린 문제점이 있었다.
따라서, 본 발명의 목적은 그래픽 처리와 관련된 작업들을 독자적으로 수행할 수 있는 그래픽 전용 프로세서를 채용하여 그래픽서브시스템을 구성함으로써 시스템전체의 성능을 향상시키는 것이다.
상기한 목적을 달성하기 위하여 본 발명은, 시스템버스에 연결된 고속의 호스트프로세서와, 상기 시스템버스에 연결되어 상기 호스트프로세서와 인터페이스(interface) 기능을 수행하는 호스트인터페이스부와, 화면에 표시하려는 영상(image)과 관련된 화소데이터를 저장하는 프레임 버퍼(frame buffer)와, 상기 프레임버퍼에 저장된 상기 화소 데이터를 R(Red), G(Green), B(Blue) 신호들로 변환하여 출력하는 영상신호변환부로 구성된 고속데이터 처리시스템의 그래픽 처리서브시스템에 있어서, 소정의 클럭신호를 발생시키는 클럭발생부와, 상기 클럭발생부의 출력을 소정의 신호들로 분주시켜 상기 프레임버퍼 및 상기 영상신호변환부를 제어하는 제어신호들을 제공하는 타이밍제어부와, 상기 호스트 프로세서로부터 전달되는 그래픽처리수행명령들 및 데이터를 저장하는 메모리와, 상기 클럭발생부의 상기 출력에 의해 동기되어 상기 메모리를 엑세스하여 상기 호스트프로세서로부터 전달된 명령들에 상응하는 그래픽 처리동작들을 수행하는 그래픽전용프로세서(Graphic Support Processer: GSP)와, 상기 그래픽전용프로세서로 입, 출력되는 데이터의 일부를 일시 저장하는 버퍼(Buffer)로 구성된다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명의 그래픽처리서브시스템을 나타낸 것이다.
도면에서, 10은 시스템버스(system bus)를 나타낸 것이며, 20은 호스트프로세서(host processor)를 나타낸 것으로서, 현재 가장 널리 사용되고 있는 워크스테이션용 호스트프로세서의 예로서는 인텔(Intel)사의 80860 프로세서를 들 수 있다.
도면에서, 30은 호스트 인터페이스부, 40은 프레임버퍼 혹은 비디오램(VRAM), 50은 RAMDAC로 구성되는 영상신호 변환부, 60은 클럭발생부, 70은 타이밍 제어부, 80은 메모리, 90은 그래픽전용프로세서, 100은 버퍼를 각각 나타낸 것이다.
호스트프로세서(20)는 시스템버스(10)를 통하여 그래픽 서브시스템과 명령들 및 데이터를 교환한다.
그래픽 데이터를 계산하는 화면(Monitor)에 표시하기 위해서는 적어도 그래픽전용 프로세서(90)와, 프로그램 등을 저장하는 메모리(80)와, 화면에 표시하는 데이터를 저장하는 프레임버퍼(40)와, 이 프레임버퍼(40)에 기입되는 데이터를 영상신호로 바꾸어 출력하는 영상신호변환수단(50) 및 기타 관련된 제어로직 등이 필요하다.
호스트프로세서(20)는 그래픽에 관련된 제반사항 및 기타 명령을 호스트인터페이스부(30)를 통하여 그래픽 전용프로세서(30)에 전달한다. 호스트프로세서(20)로부터 그래픽처리와 관련된 작업수행명령을 수신하게 되면 그래픽전용프로세서(90)는 주기억장치(도시되지 않음) 또는 하드디스크와 같은 2차 메모리에 저장된 그래픽 처리와 관련된 프로그램 혹은 프로시저(procedure)를 메모리(890)로 다운로드(down load)한 후 그 메모리(80)를 엑세스(access)하면서 그래픽 프로그램(또는 프로시저)을 수행한다.
이때 그래픽전용프로세서(90)는 프로그램중에서 영상을 화면에 표시하는데 필요한 연산 및 주밍기능, 패닝기능과 기타 명령수행에 필요한 처리를 호스트프로세서(20)와는 상관없이 자체적으로 수행하여 화면에 영상을 출력한다.
화면에 영상을 표시하기 위해서는 그 영상과 관련된 데이터를 프레임 버퍼(40)에 저장해두어야 한다.
제2도는 본 발명에 따른 프레임버퍼의 구성을 나타낸 도면이다.
통상적인 모니터(monitor)의 해상도는 12801024이고 한 화소(pixel)당 24비트(bit)의 정보를 가지므로 한 화면을 표시하기 위해서는 128010243 byte(=24bit) 즉, 3.75MByte의 프레임 버퍼(40)가 필요하다. 데이터 라인 및 픽셀(화소)라인을 위하여 1 뱅크(bank)는 3Mbyte가 되어야 하기 때문에 3.75Mbyte의 화소 데이터를 저장(즉, single buffering)하기 위해서는 2 뱅크(즉, 6Mbyte)가 필요하다.
이 2 뱅크(6Mbyte)중 나머지 2.25Mbyte는, 패닝 등과 같은 다른 기능에 사용할 수 있도록 메모리 대 화면(CRT)의 맵(map)을 20481024로 한다.
3 Mbyte는 화면의 상위 반(upper half)을 3Mbyte는 화면의 하위 반(lower half)을 차지한다.
또한, 화면의 변화를 빠르게 처리하기 위하여 또 다른 화면(CRT)의 데이터를 저장시키는 더블버퍼링(double buffering) 기능을 수행하도록 프레임버퍼를 구성하는데는 전체 4뱅크(즉, 12Mbyte)가 필요하다. 따라서, 더블버퍼(double buffer)로 프레임버퍼(40)를 구성하면, 싱글버퍼(single buffer)의 데이터를 화면에 출력하는 동안 또 다른 6Mbyte의 더블버퍼에는 이어서 화면에 표시될 데이터를 미리 저장한 후 한 화면의 표시가 끝나면 곧 바로 다음 6Mbyte의 더블버퍼에 저장된 데이터를 화면에 표시할 수 있으므로 시스템의 영상표시(image display) 성능을 향상시킬 수가 있다.
한편 본 발명의 프레임버퍼(40)는 오버레이(overlay) 기능을 지원할 수 있도록 별도의 1Mbyte의 프레임 버퍼를 사용한다.
오버레이는 화소(pixel)당 4bit이므로 16가지 색상을 나타낼 수 있는데, 12801024의 해상도를 갖는 모니터에 영상을 표시하기 위해서는 128010244=(0.625Mbyte)의 비디오 램(프레임버퍼)이 필요하다.
그러나 메모리 구성에 있어서 하드웨어적인 특성으로 인하여 실제로 소요되는 메모리의 용량은 1Mbyte가 된다.
제3도는 영상신호 변환부(50)의 상세 회로도를 나타낸 것이다.
영상신호변환부(50)는 3개의 RAMDAC(51-53)으로 구성되는데, 이 RAMDAC(51-53)은 프레임버퍼(40)에서 출력되는 R.G.B. 신호들을 각각 아날로그 R.G.B. 영상신호로 변환하여 화면에 출력한다.
상기 RAMDAC(51-53)으로는 브룩트리(Brook Tree)사의 Bt 459가 적당하다.
클럭발생부(60)는 109.5의 기본 클럭을 발생시키는데 이 기본 클럭에 의해 상기 RAMDAC(51-53)의 출력동작이 동기된다.
한편, 상기 각각의 RAMDAC(51-53)은 타이밍제어부(70)에서 출력되는 109.5/4SCLK 신호에 의해 프레임 버퍼(40)에서 출력되는 4개의 8bit(1pixel) 데이터 -즉, 4pixel(32bit) 데이터-를 타이밍 제어부(70)에서 출력되는 109.5/4의 SCLKIN 신호에 의해 받아들인다.
이때, 4pixel(4bit4=16bit)의 오버레이 데이터도 함께 받아들여 화면에 출력한다.
이상에서 설명한 바와 같이 본 발명은,
첫째, Red, Green, Blue 각각을 지원하는 3개의 RAMDAC으로 구성되기 때문에 실물과 같은 풍부한 색상을 낼 수 있다.
즉, 화소당 24bit의 정보를 가지고 있기 때문에 약 1600만 가지의 색상표현이 가능하다.
둘째, 프레임버퍼를 더블버퍼로 구성하기 때문에 움직이는 물체를 화면에 자연스럽게 표시할 수 있다.
셋째, 오버레이기능을 위한 프레임 버퍼가 별도로 구성되기 때문에 그래픽 서브시스템의 기능을 향상시켜준다.
넷째, 하드웨어에 의하여 그래픽처리기능이 수행되기 때문에 주밍기능 및 패닝기능의 성능이 탁월하다.
마지막으로, 본 발명은 ECAD, MCAD, 건축 CAD 등을 지원하는 워크스테이션에서 간단히 인터페이스 로직만을 수정함으로써 동일한 기능으로 사용할 수 있다.

Claims (1)

  1. 시스템버스(10)에 연결된 고속의 호스트프로세서(20)와, 상기 시스템버스(10)에 연결되어 상기 호스트프로세서(20)와 인터페이스 기능을 수행하는 호스트인터페이스부(30)와, 화면에 표시하려는 영상과 관련된 화소데이터를 저장하는 프레임 버퍼(40)와, 상기 프레임버퍼(40)에 저장된 상기 화소 데이터를 R, G, B 영상신호로 변환하여 출력하는 영상신호변환부(50)로 구성된 고속데이터 처리시스템의 그래픽 처리서브시스템에 있어서, 소정의 클럭신호를 발생시키는 클럭발생부(60)와, 상기 클럭발생부(60)의 출력을 소정의 신호들로 분주시켜 상기 프레임버퍼(40) 및 상기 영상신호변환부를 제어하는 제어신호들을 제공하는 타이밍제어부(70)와, 상기 호스트프로세서로부터 전달되는 그래픽처리수행명령들 및 관련 데이터를 저장하는 메모리(80)와, 상기 클럭발생부(60)의 상기 출력에 의해 동기되어 상기 메모리(20)를 엑세스하여 상기 호스트프로세서(20)로부터 전달된 명령들에 상응하는 그래픽 처리동작들을 수행하는 적어도 하나의 그래픽전용프로세서(90)와, 상기 그래픽전용프로세서(90)로 입,출력되는 데이터의 일부를 일시 저장하는 버퍼(100)를 포함하되, 상기 프레임 버퍼(40)는 더블버퍼링기능 및 오버레이 기능을 수행하도록 메모리영역이 할당되고, 상기 영상신호변환부(50)는 상기 프레임버퍼(40)로부터 입력되는 3가지의 R.G.B. 신호들을 각각 받아들여서 화면에 출력하는 3개의 RAMDAC(51,52,53)으로 구성되는 것을 특징으로 하는 고속데이터 처리시스템의 그래픽 처리 서브시스템.
KR1019910017098A 1991-09-30 1991-09-30 고속데이타 처리시스템의 그래픽 처리 서브시스템 KR100228265B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910017098A KR100228265B1 (ko) 1991-09-30 1991-09-30 고속데이타 처리시스템의 그래픽 처리 서브시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910017098A KR100228265B1 (ko) 1991-09-30 1991-09-30 고속데이타 처리시스템의 그래픽 처리 서브시스템

Publications (2)

Publication Number Publication Date
KR930006537A KR930006537A (ko) 1993-04-21
KR100228265B1 true KR100228265B1 (ko) 1999-11-01

Family

ID=19320555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910017098A KR100228265B1 (ko) 1991-09-30 1991-09-30 고속데이타 처리시스템의 그래픽 처리 서브시스템

Country Status (1)

Country Link
KR (1) KR100228265B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602411B1 (ko) 2004-08-31 2006-07-20 주식회사 렛스비전 단일 버퍼 구조의 메모리 어드레스 제어방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602411B1 (ko) 2004-08-31 2006-07-20 주식회사 렛스비전 단일 버퍼 구조의 메모리 어드레스 제어방법

Also Published As

Publication number Publication date
KR930006537A (ko) 1993-04-21

Similar Documents

Publication Publication Date Title
US5345552A (en) Control for computer windowing display
US5388207A (en) Architecutre for a window-based graphics system
US4104624A (en) Microprocessor controlled CRT display system
US5500654A (en) VGA hardware window control system
US7602389B2 (en) Graphic processing apparatus and method
US4870406A (en) High resolution graphics display adapter
US5696947A (en) Two dimensional frame buffer memory interface system and method of operation thereof
US5216413A (en) Apparatus and method for specifying windows with priority ordered rectangles in a computer video graphics system
JPH09245179A (ja) コンピュータグラフィックス装置
JPH02230386A (ja) 音響表示発生器
US4837563A (en) Graphics display system function circuit
EP0525986B1 (en) Apparatus for fast copying between frame buffers in a double buffered output display system
EP0279227A2 (en) Raster display vector generator
US5321805A (en) Raster graphics engine for producing graphics on a display
US4626839A (en) Programmable video display generator
KR100228265B1 (ko) 고속데이타 처리시스템의 그래픽 처리 서브시스템
JPS62502429A (ja) 映像表示装置
JPH07234773A (ja) 表示制御装置
US5255366A (en) Address processing unit for a graphics controller
JPH03132793A (ja) デイスプレイ・システム
JP2508544B2 (ja) グラフィックディスプレイ装置
JPS6235394A (ja) 汎用グラフイツクデイスプレイ装置
JPH03150678A (ja) グラフィックディスプレイ装置
JP3431925B2 (ja) 画像表示制御装置及びその方法
JPS6126085A (ja) 画像表示方式

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070727

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee