JPH0347514B2 - - Google Patents
Info
- Publication number
- JPH0347514B2 JPH0347514B2 JP57190309A JP19030982A JPH0347514B2 JP H0347514 B2 JPH0347514 B2 JP H0347514B2 JP 57190309 A JP57190309 A JP 57190309A JP 19030982 A JP19030982 A JP 19030982A JP H0347514 B2 JPH0347514 B2 JP H0347514B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- display device
- crt controller
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 36
- 238000010586 diagram Methods 0.000 description 3
- 239000003086 colorant Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デイスプレイ表示装置の改良に関す
る。
る。
画像表示装置においては、表示画面全体のデー
タを記憶するプレーンメモリの内容を読出しこの
読出したデータ間の論理演算を行う場合が多い。
タを記憶するプレーンメモリの内容を読出しこの
読出したデータ間の論理演算を行う場合が多い。
例えば、２以上の色の画面を重ね合わせて塗り
つぶし画面を作成したり、逆に特定の色になつて
いるパターンを選択したりする場合にはプレーン
メモリ間の論理演算が不可欠である。
つぶし画面を作成したり、逆に特定の色になつて
いるパターンを選択したりする場合にはプレーン
メモリ間の論理演算が不可欠である。
このため、従来の画像表示装置においては、こ
のような論理演算に対処するため高速のマイクロ
プロセツサを備え、プレーンメモリごとに個別に
読出したデータを用い論理演算を行い必要な演算
結果を得ている。
のような論理演算に対処するため高速のマイクロ
プロセツサを備え、プレーンメモリごとに個別に
読出したデータを用い論理演算を行い必要な演算
結果を得ている。
ところが、プレーンメモリの容量が小さいとき
は演算時間は短かくてすむためあまり問題とはな
らないが、大容量例えば1024×1024ドツトの画面
を処理するような場合には、プレーンメモリのデ
ータをプレーンメモリごとに読出しおよび読出し
たデータ間の論理演算をすべてマイクロプロセツ
サが直接行うときはその処理に膨大な時間がかか
り、表示装置の処理能力が制限されるという問題
点がある。
は演算時間は短かくてすむためあまり問題とはな
らないが、大容量例えば1024×1024ドツトの画面
を処理するような場合には、プレーンメモリのデ
ータをプレーンメモリごとに読出しおよび読出し
たデータ間の論理演算をすべてマイクロプロセツ
サが直接行うときはその処理に膨大な時間がかか
り、表示装置の処理能力が制限されるという問題
点がある。
そこで本発明は、プレーンメモリに記憶された
データ間の論理演算を行う場合のマイクロプロセ
ツサの負担を軽減し、表示装置全体としての処理
速度を向上させることを目的とする。
データ間の論理演算を行う場合のマイクロプロセ
ツサの負担を軽減し、表示装置全体としての処理
速度を向上させることを目的とする。
本発明にかかる表示装置は、複数のプレーンメ
モリから同時に読出したデータ間の論理演算を行
う１以上の論理演算器およびこれらの論理演算器
の演算モードを選択するモードレジスタを備えた
論理演算回路と、この出力およびプレーンメモリ
内容を選択するセレクタとを有するものであり、
装置全体の制御を行うマイクロプロセツサの負担
を軽減できる結果、高速処理を可能ならしめるも
のである。
モリから同時に読出したデータ間の論理演算を行
う１以上の論理演算器およびこれらの論理演算器
の演算モードを選択するモードレジスタを備えた
論理演算回路と、この出力およびプレーンメモリ
内容を選択するセレクタとを有するものであり、
装置全体の制御を行うマイクロプロセツサの負担
を軽減できる結果、高速処理を可能ならしめるも
のである。
以下、図面を参照しながら本発明の一実施例を
説明する。
説明する。
第１図は本発明にかかる表示装置の主要部の構
成を示すブロツク図であつて、表示装置３はホス
トコンピユータ１に通信回線２を介して接続され
ている。
成を示すブロツク図であつて、表示装置３はホス
トコンピユータ１に通信回線２を介して接続され
ている。
表示装置３は通信回線２に接続されてこの装置
全体を制御するマイクロプロセツサ４、このマイ
クロプロセツサ４に接続された双方向性バスドラ
イバ５、このバスドライバ５に接続されて陰極線
管（以下CRTという）に対する表示データを制
御するCRTコントローラ６、このCRTコントロ
ーラ６に、アクセスすべきプレーンメモリのアド
レスをセツトするアドレスレジスタ７を介して接
続されたそれぞれ赤、青、緑の色の表示データを
ストアする３つのプレーンメモリ８，９，１０、
これらのプレーンメモリ８，９，１０に接続さ
れ、それぞれのパラレルデータをシリアルデータ
に並直列変換を行う３つのシフトレジスタ１１，
１２，１３、３つのプレーンメモリ８，９，１０
の出力を入力としこれらの内容に対して所定の演
算を行う論理演算回路１４、３つのプレーンメモ
リ８，９，１０の出力および論理演算回路１４の
出力を入力とし、CRTコントローラ６、アドレ
スレジスタ７、パターンメモリ８，９，１０に対
する出力をCRTコントローラ６の制御信号で切
換えるセレクタ１５、表示を行うCRT装置１６、
およびこれらの各構成部分に対し制御を行うため
のタイミング信号を発生するタイミングコントロ
ール回路１７により構成されている。また、論理
演算回路１４は、例えばプレーンメモリ(1)８およ
びプレーンメモリ(2)９の出力間の論理演算を行う
論理演算器（以下ALUという）１４ａ、この
ALU(1)１４ａの演算モードをCRTコントローラ
６の指定により定めるモードレジスタ(1)１４ｂ、
ALU(1)１４ａの出力とプレーンメモリ(3)１０の
出力間の論理演算を行うALU(2)１４ｃ、この
ALU(2)１４ｃの演算モードをCRTコントローラ
６の指定により定めるモードレジスタ(2)１４ｄに
より構成されている。
全体を制御するマイクロプロセツサ４、このマイ
クロプロセツサ４に接続された双方向性バスドラ
イバ５、このバスドライバ５に接続されて陰極線
管（以下CRTという）に対する表示データを制
御するCRTコントローラ６、このCRTコントロ
ーラ６に、アクセスすべきプレーンメモリのアド
レスをセツトするアドレスレジスタ７を介して接
続されたそれぞれ赤、青、緑の色の表示データを
ストアする３つのプレーンメモリ８，９，１０、
これらのプレーンメモリ８，９，１０に接続さ
れ、それぞれのパラレルデータをシリアルデータ
に並直列変換を行う３つのシフトレジスタ１１，
１２，１３、３つのプレーンメモリ８，９，１０
の出力を入力としこれらの内容に対して所定の演
算を行う論理演算回路１４、３つのプレーンメモ
リ８，９，１０の出力および論理演算回路１４の
出力を入力とし、CRTコントローラ６、アドレ
スレジスタ７、パターンメモリ８，９，１０に対
する出力をCRTコントローラ６の制御信号で切
換えるセレクタ１５、表示を行うCRT装置１６、
およびこれらの各構成部分に対し制御を行うため
のタイミング信号を発生するタイミングコントロ
ール回路１７により構成されている。また、論理
演算回路１４は、例えばプレーンメモリ(1)８およ
びプレーンメモリ(2)９の出力間の論理演算を行う
論理演算器（以下ALUという）１４ａ、この
ALU(1)１４ａの演算モードをCRTコントローラ
６の指定により定めるモードレジスタ(1)１４ｂ、
ALU(1)１４ａの出力とプレーンメモリ(3)１０の
出力間の論理演算を行うALU(2)１４ｃ、この
ALU(2)１４ｃの演算モードをCRTコントローラ
６の指定により定めるモードレジスタ(2)１４ｄに
より構成されている。
次に、以上のような構成を有する表示装置の読
出し動作を第２図のタイムチヤートを参照しなが
ら説明する。
出し動作を第２図のタイムチヤートを参照しなが
ら説明する。
いま第３図のように表示されている表示画面に
おいて画面横方向（Ｘ方向）にＸ＝０〜1023の
1024バイト、縦方向（Ｙ方向）にＹ＝０〜９の10
バイトの領域に白色で表示されている“Ａ”パタ
ーンのみを読出し表示するものとする。白色パタ
ーンは赤、青、緑の各データを重ね合わせること
により得られるからALU(1)１４ａおよび(2)１４
ｃのモードはそれぞれAND論理である必要があ
り、マイクロプロセーサ４はCRTコントローラ
６を介して論理演算回路１４中のモードレジスタ
１４ｂおよび１４ｄをALU(1)１４ａおよび(2)１
４ｃがANDモードになるようにセツトする。こ
の結果、論理演算回路１４の出力は３つのプレー
ンメモリ(1)８、(2)９、(3)１０の各出力の論理積が
得られることになる。
おいて画面横方向（Ｘ方向）にＸ＝０〜1023の
1024バイト、縦方向（Ｙ方向）にＹ＝０〜９の10
バイトの領域に白色で表示されている“Ａ”パタ
ーンのみを読出し表示するものとする。白色パタ
ーンは赤、青、緑の各データを重ね合わせること
により得られるからALU(1)１４ａおよび(2)１４
ｃのモードはそれぞれAND論理である必要があ
り、マイクロプロセーサ４はCRTコントローラ
６を介して論理演算回路１４中のモードレジスタ
１４ｂおよび１４ｄをALU(1)１４ａおよび(2)１
４ｃがANDモードになるようにセツトする。こ
の結果、論理演算回路１４の出力は３つのプレー
ンメモリ(1)８、(2)９、(3)１０の各出力の論理積が
得られることになる。
タイミングコントロール回路１７からは第２図
に示すクロツク信号CCLKが出ており、この基本
クロツクφ1のタイミングでCRTコントローラの
バス信号CRTBUSにメモリアドレス情報
“ADD”が出力され、アドレス情報をアドレスレ
ジスタ７にセツトするための信号ADOUTの立下
りによりアドレスレジスタ７にはメモリアドレス
情報“ADD”がセツトされる。アドレスレジス
タ７からはセツトされたアドレス情報がアドレス
レジスタ出力信号MADDとして各プレーンメモ
リ８，９，１０に出力され、各プレーンメモリ
８，９，１０はプレーンメモリ出力MOUT1ない
し３としてアドレシングされたメモリ内容を出力
する。これらのメモリ内容は論理演算回路１４に
入力され、すでにANDモードとなつているALU
(1)１４ａおよびALU(2)１４ｃによりANDをとら
れ、ALU(2)１４ｃからはALUOUT信号として
出力される。セレクタ１５にはその出力信号を
CRTBUS信号にのせるための信号がCRT
コントローラから入力されているから、この
DBIN信号がクロツク信号CCLKの基本クロツク
φ2のタイミングで立下ると、これが低（Ｌ）レ
ベルの間、CRTBUS信号にはセレクタ１５の出
力信号がのり、基本クロツクφ3で入力データ
“DIN”としてCRTコントローラ６に入力され読
出し動作は完了する。このような読出し動作は画
面の横方向（Ｘ方向）について次々行われ、画面
の横方向一杯（アドレスＸ＝1023）まで達すると
次の行（アドレスＹ＝１）について同様に行わ
れ、アドレスＹ＝９の行まで行われる。
に示すクロツク信号CCLKが出ており、この基本
クロツクφ1のタイミングでCRTコントローラの
バス信号CRTBUSにメモリアドレス情報
“ADD”が出力され、アドレス情報をアドレスレ
ジスタ７にセツトするための信号ADOUTの立下
りによりアドレスレジスタ７にはメモリアドレス
情報“ADD”がセツトされる。アドレスレジス
タ７からはセツトされたアドレス情報がアドレス
レジスタ出力信号MADDとして各プレーンメモ
リ８，９，１０に出力され、各プレーンメモリ
８，９，１０はプレーンメモリ出力MOUT1ない
し３としてアドレシングされたメモリ内容を出力
する。これらのメモリ内容は論理演算回路１４に
入力され、すでにANDモードとなつているALU
(1)１４ａおよびALU(2)１４ｃによりANDをとら
れ、ALU(2)１４ｃからはALUOUT信号として
出力される。セレクタ１５にはその出力信号を
CRTBUS信号にのせるための信号がCRT
コントローラから入力されているから、この
DBIN信号がクロツク信号CCLKの基本クロツク
φ2のタイミングで立下ると、これが低（Ｌ）レ
ベルの間、CRTBUS信号にはセレクタ１５の出
力信号がのり、基本クロツクφ3で入力データ
“DIN”としてCRTコントローラ６に入力され読
出し動作は完了する。このような読出し動作は画
面の横方向（Ｘ方向）について次々行われ、画面
の横方向一杯（アドレスＸ＝1023）まで達すると
次の行（アドレスＹ＝１）について同様に行わ
れ、アドレスＹ＝９の行まで行われる。
一方、読出された入力データ“DIN”は白ド
ツトの情報のみとなつているから、各プレーンメ
モリは白ドツトの存在するアドレスのみが有効情
報になるように書きかえられ、これらはシフトレ
ジスタ１１により並直列変換されて再び画面に第
４図のように表示される。
ツトの情報のみとなつているから、各プレーンメ
モリは白ドツトの存在するアドレスのみが有効情
報になるように書きかえられ、これらはシフトレ
ジスタ１１により並直列変換されて再び画面に第
４図のように表示される。
これによれば、白ドツト以外の色を持つドツト
は論理演算回路１４における演算過程で無視され
るから、第３図では存在した赤の縦線や紫の横線
は無視され、白パターンの文字“Ａ”がCRTに
表示される。
は論理演算回路１４における演算過程で無視され
るから、第３図では存在した赤の縦線や紫の横線
は無視され、白パターンの文字“Ａ”がCRTに
表示される。
以上の実施例において、ALU１４ａおよび１
４ｂの機能はそれぞれANDとしたが、モードレ
ジスタ１４ｂおよび１４ｄを作動させることによ
り、ALUの持つ各機能を選択し、各種の論理演
算を行うことができる。
４ｂの機能はそれぞれANDとしたが、モードレ
ジスタ１４ｂおよび１４ｄを作動させることによ
り、ALUの持つ各機能を選択し、各種の論理演
算を行うことができる。
また、プレーンメモリの数は上記実施例では３
としたが、複数であればいくつでもよい。この場
合論理演算回路１４中のALUの数を必要に応じ
て増減させる必要がある。
としたが、複数であればいくつでもよい。この場
合論理演算回路１４中のALUの数を必要に応じ
て増減させる必要がある。
以上のような本発明にかかる表示装置を用いれ
ば、複数のプレーンメモリの内容間の演算を各プ
レーンメモリの出力を同時に入力とする論理演算
回路により行うことができるようにしたため装置
全体の制御を行うマイプロセツサが論理演算を行
う必要がなく、しかもプレーンメモリからの読出
しは同時に行われるため、画面表示のための処理
速度は大幅に向上する効果が得られる。
ば、複数のプレーンメモリの内容間の演算を各プ
レーンメモリの出力を同時に入力とする論理演算
回路により行うことができるようにしたため装置
全体の制御を行うマイプロセツサが論理演算を行
う必要がなく、しかもプレーンメモリからの読出
しは同時に行われるため、画面表示のための処理
速度は大幅に向上する効果が得られる。
第１図は本発明にかかる表示装置の主要部の構
成を示すブロツク図、第２図は本発明にかかる表
示装置の動作を示すタイムチヤート、第３図およ
び第４図は本発明にかかる表示装置で白色パター
ンのみを選択的に読出す例を示す説明図で、第３
図は選択表示前、第４図は選択表示後を示す。 ３……表示装置、４……マイクロコンピユー
タ、６……CRTコントローラ、８，９，１０…
…プレーンメモリ、１４……論理演算回路、１４
ａ，１４ｃ……論理演算器、１４ｂ，１４ｄ……
モードレジスタ。
成を示すブロツク図、第２図は本発明にかかる表
示装置の動作を示すタイムチヤート、第３図およ
び第４図は本発明にかかる表示装置で白色パター
ンのみを選択的に読出す例を示す説明図で、第３
図は選択表示前、第４図は選択表示後を示す。 ３……表示装置、４……マイクロコンピユー
タ、６……CRTコントローラ、８，９，１０…
…プレーンメモリ、１４……論理演算回路、１４
ａ，１４ｃ……論理演算器、１４ｂ，１４ｄ……
モードレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 表示画面のデータを記憶する複数のプレーン
メモリと、このプレーンメモリの内容から作成さ
れる表示データを制御するCRTコントローラと、
これらを制御するためのマイクロプロセツサを備
えた表示装置において、 前記各プレーンメモリから読出したデータ間で
論理演算を行う１以上の論理演算器およびこれら
の論理演算器の演算モードを前記マイクロプロセ
ツサの指令により選択するモードレジスタを備え
た論理演算回路と、前記プレーンメモリの内容お
よび前記論理回路の出力を前記CRTコントロー
ラの指令により選択するセレクタとを有する表示
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190309A JPS5979293A (ja) | 1982-10-29 | 1982-10-29 | 表示装置 |
| US06/546,041 US4613852A (en) | 1982-10-29 | 1983-10-27 | Display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190309A JPS5979293A (ja) | 1982-10-29 | 1982-10-29 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979293A JPS5979293A (ja) | 1984-05-08 |
| JPH0347514B2 true JPH0347514B2 (ja) | 1991-07-19 |
Family
ID=16256012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190309A Granted JPS5979293A (ja) | 1982-10-29 | 1982-10-29 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4613852A (ja) |
| JP (1) | JPS5979293A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4724431A (en) * | 1984-09-17 | 1988-02-09 | Honeywell Information Systems Inc. | Computer display system for producing color text and graphics |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| US5450342A (en) * | 1984-10-05 | 1995-09-12 | Hitachi, Ltd. | Memory device |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
| JPS61107292A (ja) * | 1984-10-30 | 1986-05-26 | 株式会社東芝 | 出力装置 |
| JPS61159686A (ja) * | 1985-01-07 | 1986-07-19 | 株式会社日立製作所 | 画像表示装置 |
| GB8507988D0 (en) * | 1985-03-27 | 1985-05-01 | Sigmex Ltd | Raster graphical display apparatus |
| US4663619A (en) * | 1985-04-08 | 1987-05-05 | Honeywell Inc. | Memory access modes for a video display generator |
| KR950014553B1 (ko) * | 1985-05-20 | 1995-12-05 | 1995년12월05일 | 논리기능을 가진 기억회로 |
| JPH087569B2 (ja) * | 1985-06-21 | 1996-01-29 | 株式会社日立製作所 | 表示制御装置 |
| US5162784A (en) * | 1985-12-03 | 1992-11-10 | Texas Instruments Incorporated | Graphics data processing apparatus with draw and advance operation |
| US4882687A (en) * | 1986-03-31 | 1989-11-21 | Schlumberger Technology Corporation | Pixel processor |
| US4825388A (en) * | 1986-04-01 | 1989-04-25 | Princeton Gamma Tech., Inc. | Apparatus and method for processing digital images |
| US5191643A (en) * | 1986-04-04 | 1993-03-02 | Alsenz Richard H | Method and apparatus for refrigeration control and display |
| US5515267A (en) * | 1986-04-04 | 1996-05-07 | Alsenz; Richard H. | Apparatus and method for refrigeration system control and display |
| JP2500858B2 (ja) * | 1986-04-11 | 1996-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 拡張ラスタ演算回路を有する表示システム |
| US4910604A (en) * | 1986-05-21 | 1990-03-20 | Canon Kabushiki Kaisha | Image transmission apparatus |
| US4772881A (en) * | 1986-10-27 | 1988-09-20 | Silicon Graphics, Inc. | Pixel mapping apparatus for color graphics display |
| DE3702220A1 (de) * | 1987-01-26 | 1988-08-04 | Pietzsch Ibp Gmbh | Verfahren und einrichtung zur darstellung eines gesamtbildes auf einem bildschirm eines bildschirmgeraetes |
| US4988985A (en) * | 1987-01-30 | 1991-01-29 | Schlumberger Technology Corporation | Method and apparatus for a self-clearing copy mode in a frame-buffer memory |
| US5097411A (en) * | 1987-08-13 | 1992-03-17 | Digital Equipment Corporation | Graphics workstation for creating graphics data structure which are stored retrieved and displayed by a graphics subsystem for competing programs |
| US5109348A (en) * | 1987-09-14 | 1992-04-28 | Visual Information Technologies, Inc. | High speed image processing computer |
| US4985848A (en) * | 1987-09-14 | 1991-01-15 | Visual Information Technologies, Inc. | High speed image processing system using separate data processor and address generator |
| US5146592A (en) * | 1987-09-14 | 1992-09-08 | Visual Information Technologies, Inc. | High speed image processing computer with overlapping windows-div |
| US4998165A (en) * | 1989-03-17 | 1991-03-05 | Picker International, Inc. | Software invisible selective monochrome to color signal converter for medical diagnostic imaging |
| JP2892176B2 (ja) * | 1991-05-15 | 1999-05-17 | 株式会社東芝 | フォントメモリアクセス方式 |
| JPH05204350A (ja) * | 1992-01-29 | 1993-08-13 | Sony Corp | 画像データ処理装置 |
| US6049331A (en) * | 1993-05-20 | 2000-04-11 | Hyundai Electronics America | Step addressing in video RAM |
| JP2009000582A (ja) * | 2007-06-19 | 2009-01-08 | Jfe Engineering Kk | 無終端水路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4149184A (en) * | 1977-12-02 | 1979-04-10 | International Business Machines Corporation | Multi-color video display systems using more than one signal source |
| US4183046A (en) * | 1978-08-17 | 1980-01-08 | Interpretation Systems Incorporated | Electronic apparatus for converting digital image or graphics data to color video display formats and method therefor |
| US4303986A (en) * | 1979-01-09 | 1981-12-01 | Hakan Lans | Data processing system and apparatus for color graphics display |
| US4509043A (en) * | 1982-04-12 | 1985-04-02 | Tektronix, Inc. | Method and apparatus for displaying images |
-
1982
- 1982-10-29 JP JP57190309A patent/JPS5979293A/ja active Granted
-
1983
- 1983-10-27 US US06/546,041 patent/US4613852A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5979293A (ja) | 1984-05-08 |
| US4613852A (en) | 1986-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0347514B2 (ja) | ||
| US4104624A (en) | Microprocessor controlled CRT display system | |
| EP0095618B1 (en) | Memory system | |
| US5388207A (en) | Architecutre for a window-based graphics system | |
| US5299309A (en) | Fast graphics control system capable of simultaneously storing and executing graphics commands | |
| JPH0375873B2 (ja) | ||
| US5185859A (en) | Graphics processor, a graphics computer system, and a process of masking selected bits | |
| US5375198A (en) | Process for performing a windowing operation in an array move, a graphics computer system, a display system, a graphic processor and a graphics display system | |
| JPS5843035A (ja) | 記憶表示装置 | |
| JPH0364891B2 (ja) | ||
| US5255366A (en) | Address processing unit for a graphics controller | |
| JP2510219B2 (ja) | 画像処理装置 | |
| JPS63132286A (ja) | グラフイツク表示装置 | |
| JPS58136093A (ja) | 表示制御装置 | |
| JP2587415B2 (ja) | メモリバンクの選択が可変なデ−タ処理システム | |
| JPS62192865A (ja) | 図形表示装置 | |
| JPH0544680B2 (ja) | ||
| JPH0695272B2 (ja) | 画像表示装置 | |
| JPH03150678A (ja) | グラフィックディスプレイ装置 | |
| JPS63245716A (ja) | マルチウインドウ表示装置 | |
| JPS60209786A (ja) | カラ−デイスプレイ装置 | |
| JPH07199907A (ja) | 表示制御装置 | |
| JPH01287696A (ja) | 表示データ制御回路 | |
| JPH01283593A (ja) | 表示メモリのアクセス方式 | |
| JPS6029837A (ja) | 情報処理装置 |