JPH0364891B2 - - Google Patents
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- Publication number
- JPH0364891B2 JPH0364891B2 JP59115428A JP11542884A JPH0364891B2 JP H0364891 B2 JPH0364891 B2 JP H0364891B2 JP 59115428 A JP59115428 A JP 59115428A JP 11542884 A JP11542884 A JP 11542884A JP H0364891 B2 JPH0364891 B2 JP H0364891B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processing
- control
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 75
- 230000006870 function Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Processing (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、カラーや濃淡といつた多値画像を表
示するCRT（陰極線管）デイスプレイの表示メモ
リのような、複数プレーン・メモリ回路におけ
る、メモリデータの処理に利用する事ができるメ
モリデータ処理回路に関するものである。
示するCRT（陰極線管）デイスプレイの表示メモ
リのような、複数プレーン・メモリ回路におけ
る、メモリデータの処理に利用する事ができるメ
モリデータ処理回路に関するものである。
従来例の構成とその問題点
第１図に、複数プレーン・メモリ回路における
従来のメモリデータ処理回路の構成例を示す。こ
れは、複数のメモリプレーン１に対し、制御部２
と処理部３とが機能分割されずに、まとまつた１
回路のメモリデータ処理回路４となつているもの
である。５は、メモリへアクセスするための制御
信号線およびアドレス信号線であり、６はデータ
線である。
従来のメモリデータ処理回路の構成例を示す。こ
れは、複数のメモリプレーン１に対し、制御部２
と処理部３とが機能分割されずに、まとまつた１
回路のメモリデータ処理回路４となつているもの
である。５は、メモリへアクセスするための制御
信号線およびアドレス信号線であり、６はデータ
線である。
このように、従来はメモリデータ処理回路中に
含まれる処理部は１回路のみであり、複数のメモ
リプレーンに対する処理を行なう場合、ある１つ
のアドレスの内容に対する処理は、１メモリプレ
ーンずつ、メモリプレーンの数だけ処理を繰り返
さなけれればならないという欠点がある。
含まれる処理部は１回路のみであり、複数のメモ
リプレーンに対する処理を行なう場合、ある１つ
のアドレスの内容に対する処理は、１メモリプレ
ーンずつ、メモリプレーンの数だけ処理を繰り返
さなけれればならないという欠点がある。
発明の目的
本発明は、このような従来の欠点を除去するも
のであり、複数プレーン・メモリ回路に対する１
回の読出・書込動作で、任意の複数のメモリプレ
ーンに対し、同時にデータ処理を行なう事が可能
であり、特に、非常に複雑な回路を必要とする制
御部を１回路のみで済ませ、比較的簡単な回路で
ある処理部を複数メモリのそれぞれの上に設ける
事により、装置全体を簡単な回路で済ませつつ複
数メモリの協調動作・データの同時処理を行い、
高速にデータ処理を実行する事が可能な、優れた
メモリデータ処理回路を提供するものである。
のであり、複数プレーン・メモリ回路に対する１
回の読出・書込動作で、任意の複数のメモリプレ
ーンに対し、同時にデータ処理を行なう事が可能
であり、特に、非常に複雑な回路を必要とする制
御部を１回路のみで済ませ、比較的簡単な回路で
ある処理部を複数メモリのそれぞれの上に設ける
事により、装置全体を簡単な回路で済ませつつ複
数メモリの協調動作・データの同時処理を行い、
高速にデータ処理を実行する事が可能な、優れた
メモリデータ処理回路を提供するものである。
発明の構成
本発明のメモリデータ処理回路は、中央処理装
置から受け取つたデータ処理命令を解釈し、それ
を一連のデータ読出・演算処理・書込命令に展開
し、メモリへアクセスするための制御信号やアド
レス信号、および処理部の動作を制御する処理部
制御信号を生成する機能を有する制御部と、制御
部からの信号に基づいてメモリから読み出された
データに対し、同じく制御部からの信号に基づい
て論理演算等の処理を加える機能を有する処理部
とを機能分割して有し、同一のアドレス空間に対
してメモリプレーンが複数対応している複数プレ
ーン・メモリ回路において、機能分割され制御部
の制御のもとで従属的にデータ処理を行う処理部
を各メモリプレーンをそれぞれに１回路ずつ、こ
れに対して制御部は１回路のみ有するものであ
り、１回路のみの制御部によつて制御される１回
の読出・書込動作で、任意の複数のメモリプレー
ンに対し、同時にデータ処理を行なう事を可能と
するものである。
置から受け取つたデータ処理命令を解釈し、それ
を一連のデータ読出・演算処理・書込命令に展開
し、メモリへアクセスするための制御信号やアド
レス信号、および処理部の動作を制御する処理部
制御信号を生成する機能を有する制御部と、制御
部からの信号に基づいてメモリから読み出された
データに対し、同じく制御部からの信号に基づい
て論理演算等の処理を加える機能を有する処理部
とを機能分割して有し、同一のアドレス空間に対
してメモリプレーンが複数対応している複数プレ
ーン・メモリ回路において、機能分割され制御部
の制御のもとで従属的にデータ処理を行う処理部
を各メモリプレーンをそれぞれに１回路ずつ、こ
れに対して制御部は１回路のみ有するものであ
り、１回路のみの制御部によつて制御される１回
の読出・書込動作で、任意の複数のメモリプレー
ンに対し、同時にデータ処理を行なう事を可能と
するものである。
実施例の説明
以下、本発明の一実施例を、図面を参照して説
明する。第２図は、本発明によるメモリデータ処
理回路を適用した複数プレーン・メモリ回路のブ
ロツク図である。複数存在するメモリプレーン７
には、それぞれメモリ回路８とメモリデータ処理
回路９の処理部１０が含まれる。
明する。第２図は、本発明によるメモリデータ処
理回路を適用した複数プレーン・メモリ回路のブ
ロツク図である。複数存在するメモリプレーン７
には、それぞれメモリ回路８とメモリデータ処理
回路９の処理部１０が含まれる。
第３図は、この処理部１０の構成を示すブロツ
ク図である。データセレクタ１８は、同じメモリ
プレーン内のメモリ回路からのデータ１１および
データバス１３を通してバストランシーバ１９で
受け取つた他のメモリプレーンからのデータ２０
という二つの入力を、制御部１４からの制御信号
１５に従つて切り換えるものである。データレジ
スタ２１はデータセレクタ１８を通つてきた入力
データ２２を、制御部１４からの制御信号１５に
従つて記憶するものである。論理演算器２３は、
制御部１４からの制御信号１５に従つて、データ
レジスタ２１からのデータ２４に対し、AND・
OR・XOR・INVERT等の論理演算を行なうも
のである。その結果は、出力データ線１２を通し
て、メモリ回路８へ出力される。
ク図である。データセレクタ１８は、同じメモリ
プレーン内のメモリ回路からのデータ１１および
データバス１３を通してバストランシーバ１９で
受け取つた他のメモリプレーンからのデータ２０
という二つの入力を、制御部１４からの制御信号
１５に従つて切り換えるものである。データレジ
スタ２１はデータセレクタ１８を通つてきた入力
データ２２を、制御部１４からの制御信号１５に
従つて記憶するものである。論理演算器２３は、
制御部１４からの制御信号１５に従つて、データ
レジスタ２１からのデータ２４に対し、AND・
OR・XOR・INVERT等の論理演算を行なうも
のである。その結果は、出力データ線１２を通し
て、メモリ回路８へ出力される。
メモリへのアクセスを制御する制御部１４は、
１回路だけである。第４図に、制御部１４のブロ
ツク図を示す。制御部１４は、CPU１６からの
コマンド線１７を通し、コマンドインタフエース
２５にてデータ処理に関するコマンドを受け取
る。コマンドレジスタ２６は、これらのコマンド
２７を記憶するためのものである。シーケンスコ
ントローラ２８は、与えられたコマンド２９に従
い、読出・書込のシーケンスを制御するものであ
る。アドレスコントローラ３０は、コマンドレジ
スタ２６からデータ３１を受け取り、シーケンス
コントローラ２８からの制御信号３２に従つて、
メモリへアクセスするための、読出・書込アドレ
ス信号３３を生成するものである。プレーンコン
トローラ３４は、コマンドレジスタ２６からデー
タ３５を受け取り、シーケンスコントローラ２８
からの制御信号３６に従つて、どのメモリプレー
ンで処理を行なうかを制御するためのメモリプレ
ーン選択信号３７を生成するものである。メモリ
プレーン選択信号３７は、制御・アドレス信号線
１５を通してメモリ回路８へ送られ、この信号に
より選択されたメモリプレーンのメモリ回路にの
みアクセスが可能となる。このメモリプレーン選
択信号３７により、任意の複数のメモリプレーン
を選択して処理を行なわせる事が可能となつてい
る。メモリプレーンインタフエース３８は、アド
レス信号３３、メモリプレーン選択信号３７、読
出・書込制御信号３９を、制御・アドレス信号線
１５を通し、メモリプレーン７へ送るものであ
る。
１回路だけである。第４図に、制御部１４のブロ
ツク図を示す。制御部１４は、CPU１６からの
コマンド線１７を通し、コマンドインタフエース
２５にてデータ処理に関するコマンドを受け取
る。コマンドレジスタ２６は、これらのコマンド
２７を記憶するためのものである。シーケンスコ
ントローラ２８は、与えられたコマンド２９に従
い、読出・書込のシーケンスを制御するものであ
る。アドレスコントローラ３０は、コマンドレジ
スタ２６からデータ３１を受け取り、シーケンス
コントローラ２８からの制御信号３２に従つて、
メモリへアクセスするための、読出・書込アドレ
ス信号３３を生成するものである。プレーンコン
トローラ３４は、コマンドレジスタ２６からデー
タ３５を受け取り、シーケンスコントローラ２８
からの制御信号３６に従つて、どのメモリプレー
ンで処理を行なうかを制御するためのメモリプレ
ーン選択信号３７を生成するものである。メモリ
プレーン選択信号３７は、制御・アドレス信号線
１５を通してメモリ回路８へ送られ、この信号に
より選択されたメモリプレーンのメモリ回路にの
みアクセスが可能となる。このメモリプレーン選
択信号３７により、任意の複数のメモリプレーン
を選択して処理を行なわせる事が可能となつてい
る。メモリプレーンインタフエース３８は、アド
レス信号３３、メモリプレーン選択信号３７、読
出・書込制御信号３９を、制御・アドレス信号線
１５を通し、メモリプレーン７へ送るものであ
る。
以上のメモリデータ処理回路の構成により、
CPU１６からメモリデータ処理回路９へ送られ
てきたコマンドは、制御部１４で解釈され、それ
に従つて、制御部１４は各メモリプレーン７にお
けるメモリ回路８および処理部１０を制御・アド
レス信号１５を通して同時に制御する。この時、
処理部１０のデータセレクタ１８が、データバス
１３側のデータ２０を選択していれば、あるメモ
リプレーンから、任意の複数メモリプレーンへの
同時データ転送処理が可能となり、また、データ
セレクタ１８が、同じメモリプレーン内からのデ
ータ１１を選択していれば、各メモリプレーン
は、１つの制御部１０により制御される、完全に
独立したデータ処理系を持つ事となり、各メモリ
プレーンそれぞれにおいて、同時に平行してデー
タ処理を行なう事が可能となる。
CPU１６からメモリデータ処理回路９へ送られ
てきたコマンドは、制御部１４で解釈され、それ
に従つて、制御部１４は各メモリプレーン７にお
けるメモリ回路８および処理部１０を制御・アド
レス信号１５を通して同時に制御する。この時、
処理部１０のデータセレクタ１８が、データバス
１３側のデータ２０を選択していれば、あるメモ
リプレーンから、任意の複数メモリプレーンへの
同時データ転送処理が可能となり、また、データ
セレクタ１８が、同じメモリプレーン内からのデ
ータ１１を選択していれば、各メモリプレーン
は、１つの制御部１０により制御される、完全に
独立したデータ処理系を持つ事となり、各メモリ
プレーンそれぞれにおいて、同時に平行してデー
タ処理を行なう事が可能となる。
発明の効果
以上のように本発明は、メモリデータ処理回路
を、制御部と処理部とに機能分割し、複数プレー
ン・メモリ回路において、制御部の制御のもとで
従属的にデータ処理を行う処理部を各メモリプレ
ーンそれぞれに１回路ずつ設け、これに対して制
御部は複数プレーン・メモリ回路に対して１回路
のみを設けたものであり、これにより制御部によ
つて制御される１回の読出・書込動作で、任意の
複数のメモリプレーンに対し、同時にデータ処理
を行う事が可能であり、特に、非常に複雑な回路
を必要とする制御部を１回路のみで済ませ、比較
的簡単な回路である処理部を複数メモリのそれぞ
れの上に設ける事により、装置全体を簡単な回路
で済ませつつ複数メモリの協調動作・データの同
時処理を行い、高速にデータ処理を実行する事が
可能である。
を、制御部と処理部とに機能分割し、複数プレー
ン・メモリ回路において、制御部の制御のもとで
従属的にデータ処理を行う処理部を各メモリプレ
ーンそれぞれに１回路ずつ設け、これに対して制
御部は複数プレーン・メモリ回路に対して１回路
のみを設けたものであり、これにより制御部によ
つて制御される１回の読出・書込動作で、任意の
複数のメモリプレーンに対し、同時にデータ処理
を行う事が可能であり、特に、非常に複雑な回路
を必要とする制御部を１回路のみで済ませ、比較
的簡単な回路である処理部を複数メモリのそれぞ
れの上に設ける事により、装置全体を簡単な回路
で済ませつつ複数メモリの協調動作・データの同
時処理を行い、高速にデータ処理を実行する事が
可能である。
第１図は複数プレーン・メモリ回路における従
来のメモリデータ処理回路の構成例を示すブロツ
ク図、第２図は本発明の一実施例のメモリデータ
処理回路ブロツク図、第３図は第２図における処
理部の構成を示すブロツク図、第４図は第２図に
おける制御部の構成例を示すブロツク図である。 ９……本発明によるメモリデータ処理回路、１
０……処理部、１４……制御部、１８……データ
セレクタ、２１……データレジスタ、２３……論
理演算器、２８……シーケンスコントローラ、３
０……アドレスコントローラ、３４……プレーン
コントローラ。
来のメモリデータ処理回路の構成例を示すブロツ
ク図、第２図は本発明の一実施例のメモリデータ
処理回路ブロツク図、第３図は第２図における処
理部の構成を示すブロツク図、第４図は第２図に
おける制御部の構成例を示すブロツク図である。 ９……本発明によるメモリデータ処理回路、１
０……処理部、１４……制御部、１８……データ
セレクタ、２１……データレジスタ、２３……論
理演算器、２８……シーケンスコントローラ、３
０……アドレスコントローラ、３４……プレーン
コントローラ。
Claims (1)
- １ 中央処理装置から受け取つたデータ処理命令
を解釈し、それを一連のデータ読出・演算処理・
書込命令に展開し、メモリへアクセスするための
制御信号やアドレス信号、および処理部の動作を
制御する処理部制御信号を生成する機能を有する
制御部と、この制御部からの信号に基づいてメモ
リから読み出されたデータに対し、前記制御部か
らの信号に基づいて論理演算等の処理を加える機
能を有する処理部とを機能分割して有し、同一の
アドレス空間に対してメモリプレーンが複数対応
している複数プレーン・メモリ回路において、機
能分割され制御部の制御のもとで従属的にデータ
処理を行う処理部を各メモリプレーンそれぞれに
１回路ずつ有し、複数プレーン・メモリ回路に対
して、１回路のみの制御部によつて制御される１
回の読出・書込動作で、任意の複数のメモリプレ
ーンに対し、同時にデータ処理を行う事が可能で
ある事を特徴とするメモリデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115428A JPS60262253A (ja) | 1984-06-07 | 1984-06-07 | メモリデ−タ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115428A JPS60262253A (ja) | 1984-06-07 | 1984-06-07 | メモリデ−タ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60262253A JPS60262253A (ja) | 1985-12-25 |
| JPH0364891B2 true JPH0364891B2 (ja) | 1991-10-08 |
Family
ID=14662322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115428A Granted JPS60262253A (ja) | 1984-06-07 | 1984-06-07 | メモリデ−タ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262253A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109545B2 (ja) * | 1987-02-17 | 1995-11-22 | 日本電気株式会社 | 表示装置 |
| JP2647380B2 (ja) * | 1987-02-18 | 1997-08-27 | キヤノン株式会社 | カラー画像処理装置 |
| DE3804938C2 (de) | 1987-02-18 | 1994-07-28 | Canon Kk | Bildverarbeitungseinrichtung |
| JP2626294B2 (ja) * | 1991-03-22 | 1997-07-02 | 株式会社富士通ゼネラル | カラー画像処理装置 |
| JP2757641B2 (ja) * | 1991-12-09 | 1998-05-25 | 株式会社富士通ゼネラル | カラー画像処理装置 |
| KR960042372A (ko) * | 1995-05-10 | 1996-12-21 | 가나이 쯔또무 | 멀티채널 메모리시스템, 전송정보 동기화방법 및 신호전송회로 |
| KR102395463B1 (ko) * | 2017-09-27 | 2022-05-09 | 삼성전자주식회사 | 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101942A (en) * | 1977-02-18 | 1978-09-05 | Nec Corp | Data storage equipment |
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
-
1984
- 1984-06-07 JP JP59115428A patent/JPS60262253A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101942A (en) * | 1977-02-18 | 1978-09-05 | Nec Corp | Data storage equipment |
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60262253A (ja) | 1985-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |