JPS58149556A - 並列処理装置 - Google Patents
並列処理装置Info
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- JPS58149556A JPS58149556A JP57031308A JP3130882A JPS58149556A JP S58149556 A JPS58149556 A JP S58149556A JP 57031308 A JP57031308 A JP 57031308A JP 3130882 A JP3130882 A JP 3130882A JP S58149556 A JPS58149556 A JP S58149556A
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- processing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速演算を行なうための並列処理装置に関し
、特に、並列処理を行なうユニット間でのデータの受は
渡し処理あるいは全ユニットに共通の処理のみを実行す
る専用装置を設けて、全体の処理速度と効率とを改善し
た並列処理装置に関する。
、特に、並列処理を行なうユニット間でのデータの受は
渡し処理あるいは全ユニットに共通の処理のみを実行す
る専用装置を設けて、全体の処理速度と効率とを改善し
た並列処理装置に関する。
技術の背景
従来、ベクトル演算のような単−命令多データ形のデー
タ処理を高速で実行する装置として、ＩＬＬＩＡＣＩ
Ｖに代表される並列処理装置が知られている。このタイ
プの処理装置は同一構造をもったプロセッサを並列に設
け、これを組み合わせて処理能力の向上を図るものであ
る。第１図はその基本部分の概略構成図である。
タ処理を高速で実行する装置として、ＩＬＬＩＡＣＩ
Ｖに代表される並列処理装置が知られている。このタイ
プの処理装置は同一構造をもったプロセッサを並列に設
け、これを組み合わせて処理能力の向上を図るものであ
る。第１図はその基本部分の概略構成図である。
同図において、１α、１ｂ、・・・、１ｍは、同一構造
のプロセッサであシ、それぞれが演算装ＲＰＥと記憶装
置ＰＥＭとから構成されている。ＩＬＬＩＡＣｆｆでは
、２５６台のプロセッサを４ブロツクに分割して構成し
ている。２は制御装置ＣＵであり、６４台のプロセッサ
を統括的に制御する。命令は、ＣＵ用命令とＰＥ用命令
と（＝分れ、並行して実行できるプロセッサ１α、１ｈ
、・・・、１ｍのデータ入出力は、バス３，３′を介し
て、図示されないシステム制御装置およびＩ１０装置と
の間で行なわれるが、プロセッサ間でのデータ授受も、
インタフェース線４α、４ｈ、・−・、４ｍを介して可
能にされている。
のプロセッサであシ、それぞれが演算装ＲＰＥと記憶装
置ＰＥＭとから構成されている。ＩＬＬＩＡＣｆｆでは
、２５６台のプロセッサを４ブロツクに分割して構成し
ている。２は制御装置ＣＵであり、６４台のプロセッサ
を統括的に制御する。命令は、ＣＵ用命令とＰＥ用命令
と（＝分れ、並行して実行できるプロセッサ１α、１ｈ
、・・・、１ｍのデータ入出力は、バス３，３′を介し
て、図示されないシステム制御装置およびＩ１０装置と
の間で行なわれるが、プロセッサ間でのデータ授受も、
インタフェース線４α、４ｈ、・−・、４ｍを介して可
能にされている。
しかし、全プロセッサ間に直接結合の星状ネットワーク
を構成することは、ハードウェアが複雑化し、不経済で
あるため、各プロセッサについてそれぞれ４台の他のプ
ロセッサとの直接結合、たとえば２番目のＰＥはｉ＋１
、 ｉ−１、を十８ 、 ｉ−８ノ、ＰＥとの結合の
みを可能にし、全体が複合した環状ネットワーク構成と
なるようにしている。そのため、目的とするプロセッサ
との間でのデータ転送は、直接結合されたプロセッサ間
での転送を繰シ返すことにより実行された。
を構成することは、ハードウェアが複雑化し、不経済で
あるため、各プロセッサについてそれぞれ４台の他のプ
ロセッサとの直接結合、たとえば２番目のＰＥはｉ＋１
、 ｉ−１、を十８ 、 ｉ−８ノ、ＰＥとの結合の
みを可能にし、全体が複合した環状ネットワーク構成と
なるようにしている。そのため、目的とするプロセッサ
との間でのデータ転送は、直接結合されたプロセッサ間
での転送を繰シ返すことにより実行された。
記憶装置ＰＥＭはプロセッサ毎に設けられているため、
プロセッサ間のデータ転送を多く必要とする隣接データ
を含む演算の場合には、並列処理による高速性は、転送
処理時間のために損われる結果となっていた。
プロセッサ間のデータ転送を多く必要とする隣接データ
を含む演算の場合には、並列処理による高速性は、転送
処理時間のために損われる結果となっていた。
また、記憶装置ＰＥＭが分散しているため、データの一
元管理ができず、データ管理のソフトウェアが使い（二
くいものとなる問題があった。
元管理ができず、データ管理のソフトウェアが使い（二
くいものとなる問題があった。
本発明は、上述した従来システムの問題点を解決するた
め、並列処理プロセッサは記憶装置を含まない論理演算
装置のみとし、また記憶装置は複数のエレメントデータ
な含むベクトル・レジスタを複数個集合させた一元管理
のメモリ構成とするととも（二、谷ベクトル番しジスタ
内のエレメント位置と論理演算装置との対応を固定とし
、それにより、論理演算装置からメモリを見たときには
、各論理演算装置が専用のベクトル・レジスタを有して
いるように見せ、しかも、データの薔き込み、読み出し
等の入出力は一元管理を可能とする。そして隣接データ
の処理については、専用の処理装置を設け、全プロセッ
サのデータを容易（二人出力できる一元管理のメモリと
の間で、効率的な処理を行なうことができるようにした
ものである。
め、並列処理プロセッサは記憶装置を含まない論理演算
装置のみとし、また記憶装置は複数のエレメントデータ
な含むベクトル・レジスタを複数個集合させた一元管理
のメモリ構成とするととも（二、谷ベクトル番しジスタ
内のエレメント位置と論理演算装置との対応を固定とし
、それにより、論理演算装置からメモリを見たときには
、各論理演算装置が専用のベクトル・レジスタを有して
いるように見せ、しかも、データの薔き込み、読み出し
等の入出力は一元管理を可能とする。そして隣接データ
の処理については、専用の処理装置を設け、全プロセッ
サのデータを容易（二人出力できる一元管理のメモリと
の間で、効率的な処理を行なうことができるようにした
ものである。
本発明は、その構成とし℃、番号付けされた複数の９１
個のエレメント・データを収容するベクトル・レジスタ
を複数のｎ個含むベクトル−レジスタ装置と、上記ル個
のベクトル０レジスタにまたがり、それぞれの同一エレ
メント番号のデータに共通（−設けられたｍ個の論理演
算装置と、上記ベクトル・レジスタ装置内にあるｒｎ×
ｎ個の全エレメントに対して共通の処理を行なう特定の
命令を実行する共通ベクトル処理装置とを備えているこ
とを特徴とする。
個のエレメント・データを収容するベクトル・レジスタ
を複数のｎ個含むベクトル−レジスタ装置と、上記ル個
のベクトル０レジスタにまたがり、それぞれの同一エレ
メント番号のデータに共通（−設けられたｍ個の論理演
算装置と、上記ベクトル・レジスタ装置内にあるｒｎ×
ｎ個の全エレメントに対して共通の処理を行なう特定の
命令を実行する共通ベクトル処理装置とを備えているこ
とを特徴とする。
発明の実施しＵ
以下に、本発明を実施例にしたがって詳述する。
第２図は、本発明実施例の構成図である。図において、
５は主メモリ、６はベクトル処理装置、７はロード処理
部、８はストア処理部、９は共通ベクトル処理部、１０
はデータ選択／分配回路、１１はベクトル・レジスタ装
置、１２は制御装置ＣＵ、１３−０乃至１３−７は論理
演算装置ＡＬＵ。
５は主メモリ、６はベクトル処理装置、７はロード処理
部、８はストア処理部、９は共通ベクトル処理部、１０
はデータ選択／分配回路、１１はベクトル・レジスタ装
置、１２は制御装置ＣＵ、１３−０乃至１３−７は論理
演算装置ＡＬＵ。
１４は８個のエレメント・データ、すなわち８語のデー
タ（０）乃至（７）を含むベクトル・レジスタＶＲ。
タ（０）乃至（７）を含むベクトル・レジスタＶＲ。
乃至ＶＲａからなるベクトルのレジスタ選択回路、１５
−１乃至１５−７はベクトル・レジスタ装置１１のエレ
メント・データ毎の１語サイズのデータ線、１６は全エ
レメント会データに対する８語サイズのデータ線、１７
は１語サイズのデータ線、１８はベクトル・レジスタお
よびエレメント・データ選択線、１９および２０は制御
線を示す。
−１乃至１５−７はベクトル・レジスタ装置１１のエレ
メント・データ毎の１語サイズのデータ線、１６は全エ
レメント会データに対する８語サイズのデータ線、１７
は１語サイズのデータ線、１８はベクトル・レジスタお
よびエレメント・データ選択線、１９および２０は制御
線を示す。
ベクトル・レジスタ装置１１は、独立した４個ノベクト
ル・レジスタＶＲｏ ＋ ＶＲ１＋ ＶＢ２ ＊ ＶＲ
ａを備えてお夛、各ベクトル・レジスタ単位で読み書き
される。またベクトル・レジスタは、それツレ８個のニ
レメン）−データ（０）乃至（７）を含むから、全体で
４×８のアドレス空間が形成される。各エレメント・デ
ータは、１語６４ビツトで構成される。
ル・レジスタＶＲｏ ＋ ＶＲ１＋ ＶＢ２ ＊ ＶＲ
ａを備えてお夛、各ベクトル・レジスタ単位で読み書き
される。またベクトル・レジスタは、それツレ８個のニ
レメン）−データ（０）乃至（７）を含むから、全体で
４×８のアドレス空間が形成される。各エレメント・デ
ータは、１語６４ビツトで構成される。
ベクトル処理装置６は、ベクトル・レジスタ装置１１の
全データを対象とする共通処理を行なうロード処理部７
は、主メモリ５からベクトル０レジスタ装置１１へ、デ
ータをロードする処理を行ない、ストア処理部８は、ベ
クトル・レジスタ装置から主メモリへ、データをストア
する処゛理を行なう。共通ベクトル処理部９は、エレメ
ント・データを、ベクトル・レジスタ装置内の任意のア
ドレス位置ヘシフトする処理、あるいはエレメント轡デ
ータの累卵処理を行なう。
全データを対象とする共通処理を行なうロード処理部７
は、主メモリ５からベクトル０レジスタ装置１１へ、デ
ータをロードする処理を行ない、ストア処理部８は、ベ
クトル・レジスタ装置から主メモリへ、データをストア
する処゛理を行なう。共通ベクトル処理部９は、エレメ
ント・データを、ベクトル・レジスタ装置内の任意のア
ドレス位置ヘシフトする処理、あるいはエレメント轡デ
ータの累卵処理を行なう。
データ線１６には、選択されたベクトル・レジスタＶＲ
の全データΦピットが並列に取り出され−Ｃいる。デー
タ選択／分配回路１０は、選択されたＶＲの８個のエレ
メント轡データのうち、選択線１８によって指定された
番号のエレメント・データを選択し、あるいは逆に、特
定のデータを指定する番号のエレメント・データ位置に
分配する回路である。
の全データΦピットが並列に取り出され−Ｃいる。デー
タ選択／分配回路１０は、選択されたＶＲの８個のエレ
メント轡データのうち、選択線１８によって指定された
番号のエレメント・データを選択し、あるいは逆に、特
定のデータを指定する番号のエレメント・データ位置に
分配する回路である。
８個の論理演算装置ＡＬ’Ｕｏ乃至ＡＬＵ７には、それ
ぞれ縦（列）の同一番号をもつ４個のエレメント番デー
タが割す尚てられる。選択回路１４によシ１つのベクト
ル・レジスタＶＲが選択されると、データ線１５−１乃
至１５−７は、その選択されたレジスタの対応するエレ
メント番号のセルに、それぞれ接続される。このように
して、たとえばベクトルｊＪｎｇＡＦｆ令ｒＶＡ Ｒ
１、Ｒ２、Ｒ３］ （Ｄ １例を示すと、［ＶＡ Ｏ
，１，２］（７）場合ニハ、８個の論理演算装置のそれ
ぞれは、ＶＲｌとＶＲ２の中の対応するニレメン）−デ
ータを加算し、結果を、ＶＲＯの対応するエレメント・
データ位置に誉き込まれ、８個のエレメント加算が、同
時並列的に実行されるｃＣＵ１２は、並列演算を実行す
る命令の場合、命令に応じたベクトル・レジスタ選択信
号θ〜３を選択回路１４に与え、選択したベクトル拳レ
ジスタのエレメント・データ（０）〜（７）を、各ＡＬ
Ｕに入力すると同時に、制御線２０を介して、ＡＬＵの
動作を制御する。
ぞれ縦（列）の同一番号をもつ４個のエレメント番デー
タが割す尚てられる。選択回路１４によシ１つのベクト
ル・レジスタＶＲが選択されると、データ線１５−１乃
至１５−７は、その選択されたレジスタの対応するエレ
メント番号のセルに、それぞれ接続される。このように
して、たとえばベクトルｊＪｎｇＡＦｆ令ｒＶＡ Ｒ
１、Ｒ２、Ｒ３］ （Ｄ １例を示すと、［ＶＡ Ｏ
，１，２］（７）場合ニハ、８個の論理演算装置のそれ
ぞれは、ＶＲｌとＶＲ２の中の対応するニレメン）−デ
ータを加算し、結果を、ＶＲＯの対応するエレメント・
データ位置に誉き込まれ、８個のエレメント加算が、同
時並列的に実行されるｃＣＵ１２は、並列演算を実行す
る命令の場合、命令に応じたベクトル・レジスタ選択信
号θ〜３を選択回路１４に与え、選択したベクトル拳レ
ジスタのエレメント・データ（０）〜（７）を、各ＡＬ
Ｕに入力すると同時に、制御線２０を介して、ＡＬＵの
動作を制御する。
ロード、ストアあるいはシフトなどの共通ベクトル処理
の場合には、ＣＵ１２は、ベクトル・レジスタ選択信号
およびエレメント・データ選択信号を、選択線１８上に
出力し、ベクトル処理装置６（二よるエレメント単位で
の処理を可能にする。
の場合には、ＣＵ１２は、ベクトル・レジスタ選択信号
およびエレメント・データ選択信号を、選択線１８上に
出力し、ベクトル処理装置６（二よるエレメント単位で
の処理を可能にする。
発明の効果
上述したよう（二、本発明によれば、並列ベクトル処理
と共通ベクトル処理とを、別々の専用装置で実行し、そ
れどともに、ベクトル・レジスタを、それぞれの処理に
適合した方式でアクセスできるようにしたことにより、
ベクトル演算の処理速度ヲ上ケ、ベクトル・レジスタの
データ管理を容易にする。
と共通ベクトル処理とを、別々の専用装置で実行し、そ
れどともに、ベクトル・レジスタを、それぞれの処理に
適合した方式でアクセスできるようにしたことにより、
ベクトル演算の処理速度ヲ上ケ、ベクトル・レジスタの
データ管理を容易にする。
第１図は従来の並列処理装置の１例を示す構成図、第２
図は本発明笑施例装置の構成図である。 図中、５は主メモリ、６はベクトル処理装置、７はロー
ド処理部、８はストア処理部、９は共通ベクトル処理部
、１０はデータ選択／分配回路、１１はベクトル・レジ
スタ装置、１２は制御装置、１３−０乃至１３−７は論
理演算装置を示す。 特肝出願人 冨士通株式会社 代理人 弁理士 才１目
図は本発明笑施例装置の構成図である。 図中、５は主メモリ、６はベクトル処理装置、７はロー
ド処理部、８はストア処理部、９は共通ベクトル処理部
、１０はデータ選択／分配回路、１１はベクトル・レジ
スタ装置、１２は制御装置、１３−０乃至１３−７は論
理演算装置を示す。 特肝出願人 冨士通株式会社 代理人 弁理士 才１目
Claims (1)
- 番号付けされた複数のｍ個のエレメント・データを収容
するベクトル−レジスタを複数のｍ個含むベクトル・レ
ジスタ装置と、上記ｍ個のベクトル・レジスタ（二また
がり、それぞれの同一エレメント番号のデータに共通に
設けられたｍ個の論理演算装置と、上記ベクトル・レジ
スタ装置内にある１０個の全エレメントに対して共通の
処理を行なう特定の命令を実行する共通ベクトル処理装
置とを備えていることを特徴とする並列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031308A JPS58149556A (ja) | 1982-02-27 | 1982-02-27 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031308A JPS58149556A (ja) | 1982-02-27 | 1982-02-27 | 並列処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58149556A true JPS58149556A (ja) | 1983-09-05 |
Family
ID=12327655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57031308A Pending JPS58149556A (ja) | 1982-02-27 | 1982-02-27 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58149556A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083176A (ja) * | 1983-10-03 | 1985-05-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ベクトルプロセツサ |
| JPS60262253A (ja) * | 1984-06-07 | 1985-12-25 | Agency Of Ind Science & Technol | メモリデ−タ処理回路 |
| JPS6125273A (ja) * | 1984-07-13 | 1986-02-04 | Nec Corp | ベクトル演算処理装置 |
| JPS61208570A (ja) * | 1985-03-13 | 1986-09-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ベクトル・プロセツサ |
| JPS6315334A (ja) * | 1986-07-07 | 1988-01-22 | Hitachi Ltd | 並列処理装置 |
| US4761753A (en) * | 1983-09-28 | 1988-08-02 | Nec Corporation | Vector processing apparatus |
| US4811213A (en) * | 1985-10-11 | 1989-03-07 | Hitachi, Ltd. | Vector processor with vector registers |
| JPH09198231A (ja) * | 1996-01-22 | 1997-07-31 | Nec Corp | 演算処理装置 |
-
1982
- 1982-02-27 JP JP57031308A patent/JPS58149556A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761753A (en) * | 1983-09-28 | 1988-08-02 | Nec Corporation | Vector processing apparatus |
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| JPH0364891B2 (ja) * | 1984-06-07 | 1991-10-08 | Kogyo Gijutsuin | |
| JPS6125273A (ja) * | 1984-07-13 | 1986-02-04 | Nec Corp | ベクトル演算処理装置 |
| JPH0421908B2 (ja) * | 1984-07-13 | 1992-04-14 | Nippon Electric Co | |
| JPS61208570A (ja) * | 1985-03-13 | 1986-09-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ベクトル・プロセツサ |
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| JPH09198231A (ja) * | 1996-01-22 | 1997-07-31 | Nec Corp | 演算処理装置 |
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