JPS6042516B2

JPS6042516B2 - デ−タ処理装置

Info

Publication number: JPS6042516B2
Application number: JP55026989A
Authority: JP
Inventors: 誠青木; 利夫近藤; 孝利中島; 常太須藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1980-03-04
Filing date: 1980-03-04
Publication date: 1985-09-24
Also published as: JPS56123069A

Description

【発明の詳細な説明】本発明は、データ処理装置に関し、特に多種類の中から
１つを選択して演算できる要素を二次元的に配列したデ
ータ処理装置に関するものてある。

従来より、アレイ・プロセッサの１つの形態として、同
一の処理要素を二次元的に配例し、各処理要素をベクト
ルの各部分に割当てて同一の操作を実行する演算部を備
えたデータ処理装置が知られている。

このような種類の処理装置は、例えば第２図に示すよう
な４個のアレイを単位として、第１図のように８×８単
位のアレイ２５ｘを配列し、各アレイて空間的な並列処
理を行うものである。

第２図に示すＣＰＵから共通の命令を各アレイＡＲＹに
送出すると、制御ユニットＣＵが命令を解読してＣＵに
対する命令であれば自分で実行し、はた処理要素に対す
る命令であれば全アレイに命令を送つて、各々の処理要
素のもつデータに対して処理を並列的に行わせる。また
、各アレイは自分の周囲の４個のアレイと直接データを
授受する゛ことができ、送られてきた命令を選択的に実
行する。各アレイは、６４ビットの浮動小数点演算を高
速に行うことができ、水ワードのメモリも具備する高性
能処理要素であるため、多数のアレイが並列動作するこ
とにより、システムの処理能力はきわめて高くなる。

しかし、現実には全アレイのうちの３０％程度しか常時
動作しないので、効率は悪く、またアレイのタイプと問
題のタイプが一致しているときは高速処理が可能である
が、一致していないときは期待されたほどの性能が発揮
できない。

このように、従来のこの種のデータ処理装置では、各処
理要素の制御を、処理要素からなるアレイ形演算処理部
（アレイ演算部）とは別個の制御部（例えばＣＰＵ）か
ら共通の命令アレイ演算部に転送することにより行い、
これにより各処理要素に対して同一動作を実行させてい
る。

また、一部の処理要素に対して他の処理要素と異なる動
作を実行させる場合でも、せいぜい実行の有／無を指定
するのみである。したがつて、従来のアレイ演算部にお
けるデータ処理方法は２種類となり、その１つは、各処
理要素内の、あるいはそれと対応する記憶部にデータと
配置して、他の処理要素と無関係に演算を実行する方法
、および他の１つは、アレイ演算面の行、列方向の複数
処理要素に１つのデータを分割配置して演算を実行する
方法である。前者は、処理要素内だけで閉じた処理のた
め、全処理要素の同一動作が基本となり、後述するよう
な演算の効率化に問題は生じないが、後者では算術演算
の場合、桁上り信号処理において最下位ヒットを含む処
理要素は他と異なる演算動作を実行する必要がある。

このため、従来の装置では、データを配置する際、最下
位ビットを含む処理要素がアレイ演算部の周辺になるよ
うに設定し、外部からその処理要素に特定なデータ信号
を入力することにより、この演算を実現していた。これ
による方法ては、アレイ演算部の処理要素数が大きくな
ると、短いデータ語長の演算では無効処理要素を多く生
じさせ、演算の効率化をはかれない問題点がある。また
、この種の二次元的データ処理の発展に伴い、上記した
種類だけの演算方法ては効率的に対処しえない問題点が
生じている。本発明の目的は、これらの欠点を解決する
ため、各アレイ演算部に対して種々のデータ量、データ
語長等に応じた融通性のある演算を行わせることができ
、かつアレイ演算部の制御が簡単なデータ処理装置を提
供することにある。本発明のデータ処理装置は、同一構
成の処理要素を二次元的に複数個配列して各処理要素を
隣接相互に接続し、同一の命令により各処理要素を制御
するデータ処理装置において、各処理要素内に状態信号
の蓄積手段と該状態信号により複数種類の動作から１つ
の動作を選択する手段を設け、隣接する処理要素からの
各入力信号または処理要素内に蓄積されたデータ信号を
選択手段により演算部に導いて処理することを特徴とし
ている。

以下、本発明の実施例を図面により説明する。第３図は
、本発明のアレイ演算部のブロック構成図である。アレ
イ演算部１の内部には、二次元的に配列された複数個の
処理要素２が設けられ、各処理要素２ごとに１ビットず
つのデータ処理が行われる。

制御部（図示省略）からの制御信号あるいはアレイ演算
部１から制御部へのステータス信号は入出力経路３を経
て授受され、またデータは入出力経路４を経て授受され
る。制御信号あるいはデータが入力すると、最上例ある
いは最右列の処理要素２に先ず入力され、順次桁上り信
号を下方あるいは左方の処理要素２に伝達する。第４図
は、本発明による処理要素の基本的動作の説明図である
。

第４図ａは、処理要素２て閉じた演算を実行する場合を
示し、５および６はデータの蓄積された複数ビット保持
可能な記憶部、７は二人力演算部て算術論理演算を実行
し、８は算術演算時出力される桁上げ信号を保持するレ
ジスタ、９は演算部７の演算結果を記憶部６に書き込む
ための経路、１０は演算部７からの桁上げ信号出力径路
、１１は演算部７への桁上け信号入力経路を表わす。

したがつて、第４図ａは記憶部５および６からのデータ
と前回演算時の桁上げ信号を演算部７て演算し、その結
果を径路９で記憶部６に書き込むと共に、演算の結果生
じた桁上げ信号をレジスタ８に書込む動作で、いわゆる
ビット・シリアル演算（直列演算）の動作を示している
。第４図ｂおよびｃは、複数の処理要素２を用いて、演
算を実行する場合を示し、演算部７の桁上け信号の入出
力は隣接する処理要素２と関連して行われる。１２は演
算結果の隣接する処理要素２へ出力経路、１３は隣接す
る処理要素２からのデータ入力経路を示す。

したがつて、第４図ｂまたはｃにより、処理要素２にデ
ータを分割配置した演算、すなわち並列演算が実行てき
る。

なお、第４図における演算部７内に示した１Ｘ，Ｙｊは
各処理要素２の状態を示すものである。

各処理要素２の状態は、第９図に示すように、データを
アレイ演算部の行方向または列方向（図示で示す）に
配置する際、第４図ａの直列演算モードでは、Ｘのみで
状態表示し゜“０゛のとき演算は実行せず“゜１゛のと
きのみ実行する。

第４図Ｂ，ｃの並列演算モードでは、第４図ｂの場合を
ＲＯ，ｌＪと１１，１Ｊで、また第４図Ｃの場合をＲＯ
，ＯョとＲｌ，Ｏョで表示し、それぞれ、右（上）隣接
処理要素から桁上り信号を入力する場合と、固定データ
信号を桁上り信号として入力する場合を示す。第５図〜
第７図は、第４図で説明した処理要素を用い、処理に応
じた動作例を示すもので、以下順に説明する。

第５図ａはアレイ演算部を示し、処理データを各処理要
素対応に配置し、直列演算を実行する場合を示している
。したがつて、この例では８桁×８列のアレイ演算部に
６４個のデータ対が配置されていることになる。第５図
ｂは第５図ａのアレイ演算部のうち太実線て囲まれた部
分を抽出し、第４図で示した処理要素で記述したもので
ある。

この場合、各処理要素は独立に動作し、データ処理が終
了する迄、ビット毎に処理が行われる。なお、必要に応
じ処理要素のうち、処理が不要なものでついては、状態
（Ｘ，Ｙ）を（０，Ｙ．）に処理が必要なものについて
は（１，Ｙ）に設定して実行する。第５図の例では、ａ
の太線内の斜線部が処理不要な処理要素を示し、それに
対応するｂの処理要素の状態が０，Ｙ）に設定されてい
る。これは（０，Ｙ）が設定されている処理要素におい
て記憶部６に書込まないことで実現する。第６図は、ア
レイ演算部の行方向に配置したデータを処理する場合を
示したものてあり、Ａ，ｂは各々第５図と同様な意図で
示したものである。この例ては、アレイ演算部に語長の
異なる１７個のデータ対を各データのビットに対応する
処理要素に割当て、演算処理を実行することを示してい
一る。この演算モードでは、処理要素の桁上り信号１０
は左隣接処理要素の桁上げ信号入力１１となる。したが
つて、各データ処理要素群ひおける最右端処理要素（第
６図ｂの破線内）は右隣接処理要素からの桁上げ信号入
力を禁止すると共に、演算に応じ固定データ（例えば、
加算でぱ゜０゛信号）の入力を必要とする。このため、
処理要素の状態を破線内では（１，１）に、それ以外で
は（イ），１）に、割当てて演算を実行する。なお、各
処理要素から１２の演算結果出力経路から演算結果が隣
接処理要素に供給されるが、各処理要素では二人力演算
部７の入力を相方共、処理要素内の記憶部５，６として
いるため、演算処理に支障を来たすことはない。第７図
は、従来装置にない演算動作を示すもので第６図と同様
に、アレイ演算部１の行方向に配置したデータを処理す
るが、第６図では各行単位に演算するのに対し、第７図
では複数行に配置し”たデータを一括して演算する場合
を示している。

この例では、Ｄ１からＤ５はでのデータ群をアレイ演算
部に配置し、各データ群の中て閉じた演算を実行させる
。第７図ｂは第５図，第６図と同じくａの太実線内の部
分を第４図の処理要素で書替えたものである。この場合
、データは各処理要素の記憶部６に蓄積し、最上行の処
理要素の記憶部５にば゜０゛信号を蓄積するものとする
。各処理要素の演算結果ならびに桁上げ出力信号は、そ
れぞれ下隣処理要素の二人力演算部７の入力ならびに左
隣処理要素の桁上げ信号入力として用いられる。したが
つて、各データ処理要素群における最上端処理要素（第
７図ｂの一点鎖線内）および最右端処理要素（第７図ｂ
の破線内）ては、それぞれ二人力演算部７の入力は処理
要素内の記憶部５，６の選択および右隣接処理要素から
の桁上げ信号入力を禁止すると共に演算に応じた固定デ
ータの入力を必要とする。このため、処理要素の状態信
号を一点鎖線内では、（イ），１）を、破線内で（１，
０）をまた両者が重なる処理要素には（１，１）を、そ
の他の処理要素には（０，０）を割当てて演算を実行す
る。以上、並列演算に関しては行方向の処理要素にデー
タを配置する場合について説明したが、この演算は列方
向の処理要素に配置して実行する場合も同様の方法て実
現できる。

第８図は、本発明による処理要素の構成例を示すブロッ
ク図である。

１４は着目する処理要素に隣接する８個の処理要素から
の出力信号１２のうち、１つの信号を選択するセレクタ
、１６はセレクタ１４からの出力信号１５と演算部７か
らの出力信号９を選択するセレクタ、１７はセレクタ１
６からの信号を一時蓄積するレジスタで、処理要素間の
データ信号の移動ならびにデータ信号の移動を実行しな
い際、処理要素の演算動作を決定するのに参照される状
態信号の保持に用いられ、各処理要素共通のクロックに
同期して動作する。

１８はデータ信号ならびに状態信号を蓄積するレジスタ
群であつて、レジスタ群１８からの出力信号線１９，２
０はそれぞせ第４図て説明した記憶部５および６からの
出力信号に対応し、出力信号線２１は状態信号を出力す
る。

１８はレジスタ１７と同様、各処理要素共通のクロック
と同期して動作する。

２２はレジスタ１７からの出力信号号２３、セレクタ１
４の出力信号１５，出力信号９および１９のうち１つの
信号を選択するセレクタで、この出力信号１２は隣接す
る８個の処理要素のセレクタ１４に入力する。

２４は、出力信号１５，１９，２３，のうち１つの信号
を選択するセレクタで、この出力信号は演算部７のＡに
入力する。

２５は、上および右隣接処理要素の桁上げ出力信号線１
０上の信号゜゜０゛または“１゛の固定信号が後述の制
御信号２７によつて選択される信号線２６上の信号およ
び１１上の信号のうち、１つの信号を選択するセレクタ
である。

２７はアレイ演算部の外部から供給される制御信号で、
各処理要素共通に分配される。

なお、処理要素の状態を示す信号線２１および２３は、
それぞれ第４図で説明したＸ，Ｙに対応する。以下、第
８図に基つき処理要素の動作を説明する。

演算データの入出力は１４→１８，１８→１２の径路を
設定することによる。

前者には１４−２４−７−１８もしくは１４−１６−１
７−２４−７−１８の経路がある。また、後者には、１
８一７−２２もしくは１８−７−１６−１７−２２の経
路がある。このとき、演算部７での演算はＦ＝Ａもしく
はＦ＝Ｂが実行される。また、状態信号をレジスタ１７
あるいはレジスタ群１８に設定する際には、上記の経路
あるいはその一部が利用される。演算においては、処理
内容に応じてレジスタ１７あるいはレジスタ群１８に状
態信号を設定した後、各演算モードは次のように実行さ
れる。直列演算では、各処理要素共、レジスタ群１８か
らクロックに同期して、出力１９，２０および２１にデ
ータおよび状態信号を読出す。このとき、制御信号の指
定によりセレクト２４は１９上の信号を、またセレクタ
２５は１１上の信号を選択しているため、演算部７に対
する演算入力は等価的にＡ＝１９上の信号，Ｂ＝２０上
の信号，Ｃ１＝１１上の信号となり、演算部７の演算出
力Ｆは経路９を通してレジスタ群１８に、演算部７の桁
上げ出力Ｃ。は経路１０を通してレジスタ８に入力され
る。ここで、２１上の信号が゛１゛のときレジスタ８お
よびレジスタ群１８に書込まれるが、“゜０゛のときは
書込まれない。次に、並列演算のうち第６図に対応する
動作では、あらかじめレジスタ１７にぱ゜１゛を書込ん
でおく。

また、レジスタ群１８における状態信号の蓄積部には、
、データの最下位ビットに当る処理要素でぱ“１゛をそ
れ以外の処理要素でぱ“０゛を書込んでおく。次に、各
処理要素共、レジスタ群１８からクロックに同期して出
力１９，２０および２１にデータおよび状態信号を読出
す。このとき、制御信号の指定によりセレクタ２４は１
９上の信号を、演算部７のＡに、また、セレクタ２５で
は２１上の信号の指定、すなわち２１上の信号が゛゜０
゛の処理要素ては右隣接処理要素からの桁上り信号１０
を、２１上の信号が゜“１゛の処理要素では２６上の信
号を演算部７のＣ１に入力する。２６上の信号は、制御
信号の指定が加算であれば“０゛が、減算であれば“１
゛が選択される。

演算部７の演算出力Ｆは経路９を通してレジスタ群１８
に書込まれるが、演算部７の桁上り出力Ｃ。は経路１０
を通して左隣接処理要素のセレクタ２５に桁上り信号入
力として供給される。並列演算のうち第７図に対応する
動作では、あらかじめアレイ演算部に配置するデータに
応じてレジスタ１７およびレジスタ群１８の状態信号の
蓄積部に状態信号を書込む。

書込むべき状態信号は、一つのデータ群における処理要
素配置に対応．して、第１０図とおりとする。第１０図
では、データをアレイ演算部の行方向または列方向（図
中（）で示す）に配置する場合に、最上行（最右列）
の処理要素と最右端（最上行）の処理要素にそれぞれ肯
定０または否定×ノの状態信号を書込む。

書込まれた状態信号により、出力信号２１Ｘと２３Ｙに
は、（０，０）（１，０）（０，１）（１，１）の組合
せが得られる。次に、各処理要素はレジスタ群１８から
の出力線１９，２０および２１にデータ信号および状態
信号を読出す。

このとき、制御信号の指定および出力線２１およぢ２３
上の信号から、処理要素内各フロックの動作を決める。
出力線２１および２３上の信号がそれぞれ０，１の処理
要素は、最上行（最右列）のデータでありかつデータの
最下位ビットでないと判断して、セレクタ２４では１９
上の信号を、セレクタ２５では右（上）隣接処理要素か
らの桁上り出力信号１０を選択する。また、出力線２１
および２３上がそれぞれ１，０である処理要素は、最上
行（最右列）のデータではないが最下位ビットであるを
判断して、セレクタ２４では出力線１５上の信号を、セ
レクセタ２５では出力線２６上の信号を選択する。なお
、セレクタ１４では制御信号の指定で上（右）隣接処理
要素の出力信号１２を選択するため、出力線１５上の信
号はこれと一致する。出力線２１および２３上の信号が
相方共１の処理要素は、最上行（最右列）のデータであ
り、かつデータの最下位ビットに対応すると判断して、
セレクタ２４では出力線１９上の信号を、セレクタ２５
では出力線２６上の信号を選択する。出力線２１および
２３上の信号が相方共０である処理要素は、上記以外に
位置すると判断して、セレクタ２４では出力線１５上の
信号を、セレクタ２５では右（上）隣接処理要素からの
桁上り出力信号４０を選択する。このように設定された
各処理要素で制御信号の指定した演算を演算部７で実行
する。演算結果Ｆおよび桁上り出力信号Ｃ。はそれぞれ
出力線９および１０に出力される。なお前者は、レジス
タ群１８へ入力すると共に、制御信号の指定でセレクタ
２２では出力線９上の信号が選択されているため、出力
線１２を通じて隣接処理要素のセレクタ１４に供給され
る。以上説明したように、本発明によれば、アレイ演算
部の外部から各処理要素に対して共通の命令を与え、か
つ各処理装置内のレジスタ群に状態信号を記憶して演算
時の動作を指定するので、種々の動作の中の１つを選択
して動作させることにより、種々のデータ量、あるいは
データ語長に応じた演算を簡単な制御で行うことができ
る。

したがつて、融通性に富み、かつ高性能でデータを処理
することが可能となる。

【図面の簡単な説明】

第１図は従来のアレイ●プロセッサの演算部の構成図、
第２図は第１図の１つの単位を示すアレイの構成図、第
３図は本発明の実施例を示すアレイ演算部のブロック構
成図、第４図は第１図の処理要素の基本動作説明図、第
５図，第６図，第７図はそれぞれアレイ演算部の処理内
容に応じた処理要素間の接続図、第８図は本発明の実施
例を示す処理要素のブロック構成図、第９図，第１０図
はそれぞれ各処理要素の状態説明図および各処理要素に
対応して書込む状態信号の説明図である。１：アレイ演算部、２：処理要素、３：制御信号および
ステータス信号の入出力経路、４：データ入出力経路、
５，６：データ信号記憶部、７：ニ入力演算部、８：桁
上げ信号保持レジスタ、９：演算部７からレジスタへの
データ信号転送経路、１０：演算部７から桁上け信号出
力経路、１１：演算部７への桁上げ信号入力経路、１２
：演算結果の隣接処理要素への出力経路、１３：隣接処
理要素からのデータ信号入力経路、１４，１６，２４，
２５：セレクタ、１５：セレクタ１４からの信号出力経
路、１７：レジスタ、１８：レジスタ群、１９，２０：
レジスタ群１８からのデータ信号出力経路、２６：固定
信号の入力経路、２７：制御信号の入力経路。

Claims

【特許請求の範囲】

１同一構成の処理要素を二次元的に複数個配列して、
各処理要素を隣接相互間で接続し、外部からの同一命令
により各処理要素を制御するデータ処理装置において、
各処理装置内に状態信号の蓄積手段と該状態信号により
複数種類の動作のうちの１つを選択する手段を設け、隣
接する処理要素かりの各入力信号および処理要素内に蓄
積されたデータ信号を上記選択手段により演算部に導い
て処理することを特徴とするデータ処理装置。