JPS63192153A - 並列デ−タ処理装置 - Google Patents
並列デ−タ処理装置Info
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- JPS63192153A JPS63192153A JP62023555A JP2355587A JPS63192153A JP S63192153 A JPS63192153 A JP S63192153A JP 62023555 A JP62023555 A JP 62023555A JP 2355587 A JP2355587 A JP 2355587A JP S63192153 A JPS63192153 A JP S63192153A
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- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 102100030551 Protein MEMO1 Human genes 0.000 description 2
- 101710176845 Protein MEMO1 Proteins 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、基本演算要素（以下、ＰＫと略記する）の
複数個を２次元格子状に接続して成る並列データ処理装
置において、各ＰＥ間のデータ転送に関するものである
。
複数個を２次元格子状に接続して成る並列データ処理装
置において、各ＰＥ間のデータ転送に関するものである
。
第８図は２例えば特開昭５６−１２３０６９号公報に開
示された従来の並列データ処理装置におけるｐＦＸの構
成を示すブロック図である。第８図において、（２）は
ｐｍ、ｒ２ｔ＋は隣接すルＰ Ｋ ＋２１カラ。
示された従来の並列データ処理装置におけるｐＦＸの構
成を示すブロック図である。第８図において、（２）は
ｐｍ、ｒ２ｔ＋は隣接すルＰ Ｋ ＋２１カラ。
データを選択するセレクタ、のけレジスタファイル、（
ハ）は２人力演算器、 Ｑ４は２人力演算器（ハ）への
入力を選択するセレクタ、２！９は隣接するＰＫ＋２１
へのデータを選択するセレクタである。
ハ）は２人力演算器、 Ｑ４は２人力演算器（ハ）への
入力を選択するセレクタ、２！９は隣接するＰＫ＋２１
へのデータを選択するセレクタである。
次に、上記従来の並列データ処理装置におけるＰＫの動
作について説明する。ＰＫ＋２１内での演算はレジスタ
ファイルのから２つのデータを取り出し、２人力演算器
（ハ）により演算を行う。その結果をレジスタファイル
力に格納することを繰り返す。
作について説明する。ＰＫ＋２１内での演算はレジスタ
ファイルのから２つのデータを取り出し、２人力演算器
（ハ）により演算を行う。その結果をレジスタファイル
力に格納することを繰り返す。
各ｐｍ（２）間でのデータ転送を行う場合には、データ
を送る側のＰ Ｋ ＋２１のレジスタファイル＠からデ
ータを読み出し、各セレクタ＠、（ハ）を経て隣接する
ＰＫ［２）へ送られる。データを受は取ったＰＩ（２）
は、自己自身がデータを受は取るＰ Ｋ ＋２１であれ
ば。
を送る側のＰ Ｋ ＋２１のレジスタファイル＠からデ
ータを読み出し、各セレクタ＠、（ハ）を経て隣接する
ＰＫ［２）へ送られる。データを受は取ったＰＩ（２）
は、自己自身がデータを受は取るＰ Ｋ ＋２１であれ
ば。
そのデータを各セレクタＩ２υ、Ｉ２４及び（２）入力
演算器（至）を経てレジスタファイル＠に格納する。と
ころが、自己のＰＫ＋２＋はデータを単に受は渡しする
だけであれば、そのデータを各セレクタＱυ、（ハ）を
経て隣接するｐ Ｋ （２１へ送る。
演算器（至）を経てレジスタファイル＠に格納する。と
ころが、自己のＰＫ＋２＋はデータを単に受は渡しする
だけであれば、そのデータを各セレクタＱυ、（ハ）を
経て隣接するｐ Ｋ （２１へ送る。
このようにして、各Ｐ Ｋ ＋２１間でのデータ転送は
。
。
レジスタファイル（至）、（２）入力演算器（ハ）を使
用して同じ周期で行われる。
用して同じ周期で行われる。
上記従来の並列データ処理装置におけるＰ Ｋ ＋２１
は以上のように構成されているので、各Ｐ Ｋ ＋２１
間でのデータ転送を行う場合に、レジスタファイル（至
）、（２）入力演算器（ハ）などを用いて行われるＰ
Ｅ ［２１内での演算との同期が必要となり、かつ各Ｐ
Ｋ＋２＋間でのデータ転送中ばは、ＰＫ［２）は他の演
算を行うことができなかった。
は以上のように構成されているので、各Ｐ Ｋ ＋２１
間でのデータ転送を行う場合に、レジスタファイル（至
）、（２）入力演算器（ハ）などを用いて行われるＰ
Ｅ ［２１内での演算との同期が必要となり、かつ各Ｐ
Ｋ＋２＋間でのデータ転送中ばは、ＰＫ［２）は他の演
算を行うことができなかった。
すなわち、ＰＨ２１内の同期は、演算の中心となるレジ
スタファイル＠の読出し及び書込み、２人力演算器（ハ
）での演算時間などにより決められ９本来、より高速に
終了する各Ｐ ＩＣ＋２１間でのデータ転送には無駄な
時間が多（かかった。また、各ＰＥ（２）間でのデータ
転送を行っている間は、レジスタファイル■がそのデー
タ転送に関与するために。
スタファイル＠の読出し及び書込み、２人力演算器（ハ
）での演算時間などにより決められ９本来、より高速に
終了する各Ｐ ＩＣ＋２１間でのデータ転送には無駄な
時間が多（かかった。また、各ＰＥ（２）間でのデータ
転送を行っている間は、レジスタファイル■がそのデー
タ転送に関与するために。
ＰＨ２１内で別の演算を行うことはできなかった。
このために、Ｐｌ（２１の複数個を２次元格子状に接続
して成る並列データ処理装置は、その拡張性には優れて
おり、容易に性能を高めることができるが、各Ｐ Ｋ
＋２１間でのデータ転送に時間がかかつて遅（なるとい
う問題点があった。
して成る並列データ処理装置は、その拡張性には優れて
おり、容易に性能を高めることができるが、各Ｐ Ｋ
＋２１間でのデータ転送に時間がかかつて遅（なるとい
う問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、各ｐｚ間でのデータ転送をＰＥ内の演算とは非同
期に行い、かつＰＥ内の演算と独立して同時に行うこと
により、高速な各ＰＥ間でのデータ転送が行える並列デ
ータ処理装置を得ることを目的とする。
ので、各ｐｚ間でのデータ転送をＰＥ内の演算とは非同
期に行い、かつＰＥ内の演算と独立して同時に行うこと
により、高速な各ＰＥ間でのデータ転送が行える並列デ
ータ処理装置を得ることを目的とする。
この発明に係る並列データ処理装置は、各ｐＨｍに、そ
のｐＥ内の演算とは独立に、かつ非同期に隣接する各ｐ
ｍ間でのデータ転送が行えるシフトレジスタを設け、各
ＰＥ間でのデータ転送の高速化を図ったものである。
のｐＥ内の演算とは独立に、かつ非同期に隣接する各ｐ
ｍ間でのデータ転送が行えるシフトレジスタを設け、各
ＰＥ間でのデータ転送の高速化を図ったものである。
この発明の並列データ処理装置においては、各ｐｍ間で
のデータ転送を行う場合に、メモリからシフトレジスタ
に各ＰＥ間での転送用のデータを移動した後は、ＰＥ内
での演算とは独立に、かつ非同期に各１８間でのデータ
転送を高速に行うことができる。そして、目的とするＰ
ＦＸにデータが到達した後には、シフトレジスタから再
びデータをメモリに転送することにより処理は終了する
。
のデータ転送を行う場合に、メモリからシフトレジスタ
に各ＰＥ間での転送用のデータを移動した後は、ＰＥ内
での演算とは独立に、かつ非同期に各１８間でのデータ
転送を高速に行うことができる。そして、目的とするＰ
ＦＸにデータが到達した後には、シフトレジスタから再
びデータをメモリに転送することにより処理は終了する
。
第１図はこの発明が対象とする並列データ処理装置の構
成例を示すブロック図である。第１図において、（２）
はＰＫでらシ、このＰＨ２１はメモリ（３）と演算機能
を有する演算器＋４）を備える。α嚇は４×４個のＰ
Ｋ ＋２）から成る並列データ処理装置でアシ。
成例を示すブロック図である。第１図において、（２）
はＰＫでらシ、このＰＨ２１はメモリ（３）と演算機能
を有する演算器＋４）を備える。α嚇は４×４個のＰ
Ｋ ＋２）から成る並列データ処理装置でアシ。
４Ｘ４個の各ＰＫ［２）は制御部■によって与えられる
同一命令を同時に処理する。また、各Ｐ Ｋ ＋２１は
隣接する東西南北方向のｐｇ１２１のみとデータ転送が
可能である。
同一命令を同時に処理する。また、各Ｐ Ｋ ＋２１は
隣接する東西南北方向のｐｇ１２１のみとデータ転送が
可能である。
第２図はこの発明の一実施例である並列データ処理装置
におけるＰＩＩＧの構成を示すブロック図である。第２
図において、（１）はこの発明による並列データ処理装
置を構成するＰＥである。（２）は上記従来装置にも存
在するメモリ（３）と演算器（４）を備えるＰＫである
。（５）はこの発明によって設置したシフトレジスタで
アシ、このシフトレジスタ（５）は書込みラインａＤに
よってメモ１月３）からのデータを格納し、読出しライ
ンαδによって逆にシフトレジスタ（５）の値をメモリ
（３）に書き込む。シフトレジスタ（５）のビット＆に
ついては特に指定をしない。
におけるＰＩＩＧの構成を示すブロック図である。第２
図において、（１）はこの発明による並列データ処理装
置を構成するＰＥである。（２）は上記従来装置にも存
在するメモリ（３）と演算器（４）を備えるＰＫである
。（５）はこの発明によって設置したシフトレジスタで
アシ、このシフトレジスタ（５）は書込みラインａＤに
よってメモ１月３）からのデータを格納し、読出しライ
ンαδによって逆にシフトレジスタ（５）の値をメモリ
（３）に書き込む。シフトレジスタ（５）のビット＆に
ついては特に指定をしない。
第２図に示す例では、並列にシフトレジスタ（５）とメ
モリ（３）間でデータ転送が可能になるようにしである
が、１ピット単位にシフトしながらこのデータ転送を行
っても良い。α〔は隣接するどのＰ・Ｅｍからのデータ
を選択するかを決めるセレクタである。ａυ〜Ｉは各隣
接する東方向、西方向、南方向、北方向の各ＰＥ！＋１
１からの１ビツトのデータが入力するラインである。α
ｅはセレクタＱｌによって選択されたデータをシフトレ
ジスタ（５）へ入力するラインである。αりはシフトレ
ジスタ（５）からの出力を順次に１ビツトずつ隣接する
東西南北方向の４個のＰＫｆｌ＞へ送るラインである。
モリ（３）間でデータ転送が可能になるようにしである
が、１ピット単位にシフトしながらこのデータ転送を行
っても良い。α〔は隣接するどのＰ・Ｅｍからのデータ
を選択するかを決めるセレクタである。ａυ〜Ｉは各隣
接する東方向、西方向、南方向、北方向の各ＰＥ！＋１
１からの１ビツトのデータが入力するラインである。α
ｅはセレクタＱｌによって選択されたデータをシフトレ
ジスタ（５）へ入力するラインである。αりはシフトレ
ジスタ（５）からの出力を順次に１ビツトずつ隣接する
東西南北方向の４個のＰＫｆｌ＞へ送るラインである。
上記シフトレジスタ（５）の動作としては、ＰＥｆｌｌ
内のメモ１月３）との間で行われるデータ転送の動作と
、各ＰＥｆｌｌ間でのデータ転数のために各隣接するＰ
Ｆｉｍ間で行われるデータをシフトする動作がある。こ
の両者の動作は非同期で行われ、前者はＰＥｆｌｌ内の
演算と同期して行われ、後者は高速のクロックを用いて
行われる。、（６）は演算及びメモリ（３）とシフトレ
ジスタ（５）との間で行われるデータ転送に使用される
クロックラインである。（７）は各ｐｇｆｉ１間でのデ
ータ転送時にシフトレジスタ（５）に対して使用される
高速のクロックラインである。（８）はシフトレジスタ
（５）に対して２つのクロックライン＋６１． ＋７１
のどちらを供給するかを選択するセレクタである。（９
）はシフトレジスタ（５）に対してのクロックラインで
ある。
内のメモ１月３）との間で行われるデータ転送の動作と
、各ＰＥｆｌｌ間でのデータ転数のために各隣接するＰ
Ｆｉｍ間で行われるデータをシフトする動作がある。こ
の両者の動作は非同期で行われ、前者はＰＥｆｌｌ内の
演算と同期して行われ、後者は高速のクロックを用いて
行われる。、（６）は演算及びメモリ（３）とシフトレ
ジスタ（５）との間で行われるデータ転送に使用される
クロックラインである。（７）は各ｐｇｆｉ１間でのデ
ータ転送時にシフトレジスタ（５）に対して使用される
高速のクロックラインである。（８）はシフトレジスタ
（５）に対して２つのクロックライン＋６１． ＋７１
のどちらを供給するかを選択するセレクタである。（９
）はシフトレジスタ（５）に対してのクロックラインで
ある。
第３図及び第４図は、それぞれ第２図の並列データ処理
装置における西方向の各ＰＥ間でのデータ転送を行う場
合の各シフトレジスタの結合を示すブロック図、及び同
じく北方向の各ｐｇ間でのデータ転送を行う場合の各シ
フトレジスタの結合を示すブロック図、第５図は従来装
置とこの発明装置との性能比較を行うために使用する構
成例を示すブロック図、第６図及び第７図は、それぞれ
第５図に示す構成例を従来装置及びこの発明装置を用い
て行った場合の各タイムチャートである。
装置における西方向の各ＰＥ間でのデータ転送を行う場
合の各シフトレジスタの結合を示すブロック図、及び同
じく北方向の各ｐｇ間でのデータ転送を行う場合の各シ
フトレジスタの結合を示すブロック図、第５図は従来装
置とこの発明装置との性能比較を行うために使用する構
成例を示すブロック図、第６図及び第７図は、それぞれ
第５図に示す構成例を従来装置及びこの発明装置を用い
て行った場合の各タイムチャートである。
次に、上記のように構成されたこの発明による並列デー
タ処理装置の動作について説明する。
タ処理装置の動作について説明する。
まず、各Ｐ Ｋ ｆｌ）間でのデータ転送を行う手順と
して。
して。
■ メモ１月３）からの読出し
く２） シフトレジスタ（５）による各ＰＥｆｌｌ間で
のデータ転送 ｌ メモ１月３）への書込み （４）上記田〜凶の繰返し を、以下に述べるように行う。
のデータ転送 ｌ メモ１月３）への書込み （４）上記田〜凶の繰返し を、以下に述べるように行う。
ロ メモ１月３）からの読出し
メモ１月３）、シフトレジスタ（５）共にクロックライ
ン（６）で動作させ、転送するデータをメモリ（３）か
ら読み出し、書込みラインαηを仔てシフトレジスタ（
５）に格納する。その後に、ｐＦＸ＋ｔ＋内のＰ’Ｋ［
２１とシフトレジスタ（５）は切シ離され１口のメモ１
月３）への書込みまで各ＰＫ（１）間でのデータ転送に
関係な（演算は実行できる。
ン（６）で動作させ、転送するデータをメモリ（３）か
ら読み出し、書込みラインαηを仔てシフトレジスタ（
５）に格納する。その後に、ｐＦＸ＋ｔ＋内のＰ’Ｋ［
２１とシフトレジスタ（５）は切シ離され１口のメモ１
月３）への書込みまで各ＰＫ（１）間でのデータ転送に
関係な（演算は実行できる。
（２） シフトレジスタ（５）による各Ｐ Ｋ ＋１１
間でのデータ転送 シフトレジスタ（５）に格納されたデータを演算とは独
立に、かつ高速なりロックを使用して各ＰＫ（１）間で
のデータ転送を行う。例えば、西方向への各ＰＥｆｌｌ
間でのデータ転送の場合には、各ＰＥｆｌｌ内のシフト
レジスタ（５）は、第３図に示すように西方向にシフト
するシフトレジスタ（５）を形成する。
間でのデータ転送 シフトレジスタ（５）に格納されたデータを演算とは独
立に、かつ高速なりロックを使用して各ＰＫ（１）間で
のデータ転送を行う。例えば、西方向への各ＰＥｆｌｌ
間でのデータ転送の場合には、各ＰＥｆｌｌ内のシフト
レジスタ（５）は、第３図に示すように西方向にシフト
するシフトレジスタ（５）を形成する。
このシフトレジスタ（５）間でのシフト動作により各Ｐ
Ｅ ｆｌ）間でのデータ転送が行われる。また、北方
向への各ＰＥｆｌｌ間でのデータ転送の場合には、同様
に第４図に示すようＫなる。
Ｅ ｆｌ）間でのデータ転送が行われる。また、北方
向への各ＰＥｆｌｌ間でのデータ転送の場合には、同様
に第４図に示すようＫなる。
このような動作は、単にシフトレジスタ（５）間のシフ
ト動作のみのため、ＰＥｆｌｌ内での演算はどのクロッ
ク周期は必要としない。そのために、演算とは非同期の
高速のクロックを使用する。また。
ト動作のみのため、ＰＥｆｌｌ内での演算はどのクロッ
ク周期は必要としない。そのために、演算とは非同期の
高速のクロックを使用する。また。
演算に使用されるメモＩＪ ’（３１、演算器（４）に
はいっさい関与しないため、ＰＥ（１１内の演算とは独
立に動作可能である。
はいっさい関与しないため、ＰＥ（１１内の演算とは独
立に動作可能である。
■ メモリ（３）への書込み
各ＰＥ（１１間でのデータ転送後に、目的とするＥ（１
）のシフトレジスタ（５）に達したデータをメモ１月３
）へ書き込む。シフトレジスタ（５）のクロックライン
炙９）は演算用のクロックライン１６）に切り換えて行
う。
）のシフトレジスタ（５）に達したデータをメモ１月３
）へ書き込む。シフトレジスタ（５）のクロックライン
炙９）は演算用のクロックライン１６）に切り換えて行
う。
団 上記口〜ｌの繰シ返し
各ｐｇｍ間でのデータ転送を行うデータがシフトレジス
タ（５）に入シきれない場合には、上記口〜ｙの処理を
繰シ返して実行する。
タ（５）に入シきれない場合には、上記口〜ｙの処理を
繰シ返して実行する。
次に、この発明装置のものが従来装置のものと比べてど
の程度の高速性を有するかを一例を用いて定性的に１例
えば第５図に示す構成例を用いて説明する。すなわち、
ＰＥｆｌｌに対して東西南北方向に任意のｐｍ数だけ離
れたＰＥｆｌｌからデータを送り、かつ演算を行い、そ
の結果を再び元のＰＩＣｆｉｌへ送り返す処理について
考える。
の程度の高速性を有するかを一例を用いて定性的に１例
えば第５図に示す構成例を用いて説明する。すなわち、
ＰＥｆｌｌに対して東西南北方向に任意のｐｍ数だけ離
れたＰＥｆｌｌからデータを送り、かつ演算を行い、そ
の結果を再び元のＰＩＣｆｉｌへ送り返す処理について
考える。
上記のような処理を従来装置を用いて行うと。
第６図に示すようになる。ここで、Ｎ→は北方向にある
ＰＩ！；ｆｌ）から目的とするＰＦｉＴｌｌへの各Ｐ
Ｅｉ （１１間でのデータ転送を示し、″また。→Ｎは
北方向にあるＰＫｆｌ）へ目的とするＰＥ（１１からの
各ＰＫ（１１間でのデータ転送を示している。他に１２
（東方向）。
ＰＩ！；ｆｌ）から目的とするＰＦｉＴｌｌへの各Ｐ
Ｅｉ （１１間でのデータ転送を示し、″また。→Ｎは
北方向にあるＰＫｆｌ）へ目的とするＰＥ（１１からの
各ＰＫ（１１間でのデータ転送を示している。他に１２
（東方向）。
Ｗ（西方向）、Ｓ（南方向）も同様である。また。
ＮＯｐは北方向のＰＫｆｌ）から送られたデータに対す
る演算を示している。他に、 ｍ、 ｗ、 ｓも同
様である。
る演算を示している。他に、 ｍ、 ｗ、 ｓも同
様である。
ところが、上記のような処理をこの発明装置を用いて行
うと、第１図に示すようになる。ここでは、各ＰＫ（１
１間でのデータ転送とＰＫｆｌ１内の演算を同時に実行
することができる。また、各ＰＫｆｌ１間でのデータ転
送がＰ Ｋ （１１内の演算とは非同期に。
うと、第１図に示すようになる。ここでは、各ＰＫ（１
１間でのデータ転送とＰＫｆｌ１内の演算を同時に実行
することができる。また、各ＰＫｆｌ１間でのデータ転
送がＰ Ｋ （１１内の演算とは非同期に。
かつ高速に実行できるために、ここでは、第６図に示す
ような各ＰＨ１）間でのデータ転送の倍の速度で行うこ
とができる。各ＰＫｆｌ１間でのデータ転送が双方向に
同時には行えないが、全体として従来装置と比べてかな
りの高速性が得られる。
ような各ＰＨ１）間でのデータ転送の倍の速度で行うこ
とができる。各ＰＫｆｌ１間でのデータ転送が双方向に
同時には行えないが、全体として従来装置と比べてかな
りの高速性が得られる。
なお、上記実施例では、各ＰＫｆｌ１間でのデータ転送
にシフトレジスタ（５）を用いたものを示したが。
にシフトレジスタ（５）を用いたものを示したが。
これをデータの入出力に用いることもできる。すなわち
、並列データ処理装置へのデータの入出力も時間のかか
る処理であるため、この発明装置を使用することにより
、高速なデータの入出力が可能となる。ただし、シフト
レジスタ（５）をデータの入出力として用いる場合には
、一方向へのデータ転送で十分であるため、セレクタα
ｅなどは不要である。また、各ＰＫｆｌ１間でのデータ
転送と、データの入出力との両者にこの発明装置を使用
する際には、各ＰＫｆｌ１内に２個のシフトレジスタ（
５）及びその周辺回路を設ければ良い。
、並列データ処理装置へのデータの入出力も時間のかか
る処理であるため、この発明装置を使用することにより
、高速なデータの入出力が可能となる。ただし、シフト
レジスタ（５）をデータの入出力として用いる場合には
、一方向へのデータ転送で十分であるため、セレクタα
ｅなどは不要である。また、各ＰＫｆｌ１間でのデータ
転送と、データの入出力との両者にこの発明装置を使用
する際には、各ＰＫｆｌ１内に２個のシフトレジスタ（
５）及びその周辺回路を設ければ良い。
この発明は以上説明したとおり、並列データ処理装置に
おいて、各ＰＥに、そのＰＰ１ｉ内の演算とは独立に、
かつ非同期に隣接する各ｐＦＸ間でのデータ転送が行え
るシフトレジスタを設けた構成としたので、この種の従
来装置と比べて、各ｐ１！ｉ間でのデータ転送を高速に
実行できるという優れた効果を奏するものである。
おいて、各ＰＥに、そのＰＰ１ｉ内の演算とは独立に、
かつ非同期に隣接する各ｐＦＸ間でのデータ転送が行え
るシフトレジスタを設けた構成としたので、この種の従
来装置と比べて、各ｐ１！ｉ間でのデータ転送を高速に
実行できるという優れた効果を奏するものである。
第１図はこの発明が対象とする並列データ処理装置の構
成例を示すブロック図、第２図はこの発明の一実施例で
ある並列データ処理装置におけるｐｍの構成を示すブロ
ック図、第３図及び第４図は、それぞれ第２図の並列デ
ータ処理装置における西方向の各ＰＥ間でのデータ転送
を行う場合の各シフトレジスタの結合を示すブロック図
、及び同じく北方向の各ＰＩｌｌｉ間でのデータ転送を
行う場合の各シフトレジスタの結合を示すブロック図。 第５図は従来装置とこの発明装置との性能比較を行うた
めに使用する構成例を示すブロック図、第６図及び第７
図は、それぞれ第５図に示す構成例を従来装置及びこの
発明装置を用いて行った場合の各タイムチャート、第８
図は従来の並列データ処理装置におけるＰＩＨの構成を
示すブロック図である。 図において、 ＋１１．、 ＋２１は基本演算要素（ｐ
Ｅ）。 （３）はメモリ、ｆ４）は演算器、（５）はシフトレジ
スタ。 １６１、 （７１，＋９１Ｕりｏ ッ’１ライ：／、
１８１． ＜１１）、 ０１）Ｉ Ｃ１０）。 （ハ）はセレクタ、αｎ−ｔｔｅはライン、αＤは書込
みライン、 １１Ｂは読出しライン、ａ′３は並列デー
タ処理装置。 ■は制御部、＠はレジスタファイル、（ハ）は２人力演
算器である。 なお、各図中、同一符号は同一、又は相当部分を示す。
成例を示すブロック図、第２図はこの発明の一実施例で
ある並列データ処理装置におけるｐｍの構成を示すブロ
ック図、第３図及び第４図は、それぞれ第２図の並列デ
ータ処理装置における西方向の各ＰＥ間でのデータ転送
を行う場合の各シフトレジスタの結合を示すブロック図
、及び同じく北方向の各ＰＩｌｌｉ間でのデータ転送を
行う場合の各シフトレジスタの結合を示すブロック図。 第５図は従来装置とこの発明装置との性能比較を行うた
めに使用する構成例を示すブロック図、第６図及び第７
図は、それぞれ第５図に示す構成例を従来装置及びこの
発明装置を用いて行った場合の各タイムチャート、第８
図は従来の並列データ処理装置におけるＰＩＨの構成を
示すブロック図である。 図において、 ＋１１．、 ＋２１は基本演算要素（ｐ
Ｅ）。 （３）はメモリ、ｆ４）は演算器、（５）はシフトレジ
スタ。 １６１、 （７１，＋９１Ｕりｏ ッ’１ライ：／、
１８１． ＜１１）、 ０１）Ｉ Ｃ１０）。 （ハ）はセレクタ、αｎ−ｔｔｅはライン、αＤは書込
みライン、 １１Ｂは読出しライン、ａ′３は並列デー
タ処理装置。 ■は制御部、＠はレジスタファイル、（ハ）は２人力演
算器である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 演算器とメモリを備えた基本演算要素の複数個を２次元
格子状に接続し、すべての基本演算要素が一つの制御部
から与えられる同一命令により動作する並列データ処理
装置において、前記各基本演算要素に、その基本演算要
素内のメモリとのデータ転送が行え、かつ基本演算要素
内の演算とは非同期に、隣接する基本演算要素との間で
データ転送が行えるシフトレジスタを保持させ、前記各
基本演算要素間のデータ転送を、基本演算要素内の演算
と同時に行うことを特徴とする並列データ処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023555A JPS63192153A (ja) | 1987-02-05 | 1987-02-05 | 並列デ−タ処理装置 |
| US07/029,637 US4858110A (en) | 1987-02-05 | 1987-03-24 | Parallel data processor with shift register inter-processor transfer |
| CA000533090A CA1278874C (en) | 1987-02-05 | 1987-03-26 | Parallel data processor |
| EP87104550A EP0277262B1 (en) | 1987-02-05 | 1987-03-27 | A parallel data processor |
| DE8787104550T DE3784050T2 (de) | 1987-02-05 | 1987-03-27 | Ein paralleler datenprozessor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023555A JPS63192153A (ja) | 1987-02-05 | 1987-02-05 | 並列デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63192153A true JPS63192153A (ja) | 1988-08-09 |
Family
ID=12113747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023555A Pending JPS63192153A (ja) | 1987-02-05 | 1987-02-05 | 並列デ−タ処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4858110A (ja) |
| EP (1) | EP0277262B1 (ja) |
| JP (1) | JPS63192153A (ja) |
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