JP2518912B2 - 並列デ―タ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像のような大規模データを高速に処理
することのできるSIMD型の制御技術を用いた並列データ
処理装置に関するものである。

〔従来の技術〕

プロセッサ配列を共通の制御信号で一括制御するSIMD
型の並列処理方式は、一括制御の制約から比較的規則性
の高いデータの処理に限られるものの、プロセッサごと
に制御部を必要としないために、その分、他の方式に比
べ高いピーク性能が得られる特徴がある。このため、大
規模ながら規則性の高い処理である画像処理、行列計算
等への応用が進められてきた。

大規模データをSIMD型の並列データ処理装置で処理す
る場合、プロセッサ配列の大きさを上回るデータ配列を
いかに処理するかが重要である。この処理法で最も有用
なものの１つに、データ配列を、その各要素が１対１で
構成プロセッサに対応するように、プロセッサ配列と同
一サイズ（以下、ページと呼ぶ）で切出し、そのページ
単位のデータを、各要素が対応する座標位置のプロセッ
サのローカルメモリの同一アドレスは入るように格納し
ておき、必要に応じてその所定のページをプロセッサア
レイ上に読み出して処理することを繰り返すことで、デ
ータ配列全体を処理する方法がある。この方法では、デ
ータ配列全体を一様に移動する（シフト）処理もページ
単位のシフトに分解して行う必要がある。この際、ペー
ジのサイズに等しいプロセッサアレイからは、シフトし
た分だけページの端のデータがあふれ出てくる。配列デ
ータ全体のシフト処理を途中のデータの消失なく行うに
は、このあふれ出たデータを一旦保持しておき、次のペ
ージをシフトする際に、プロセッサアレイのあふれ出た
端とは逆の方向にある端から入力してやる必要がある。

従来、シフト処理を効率的に行う保持手段の一つとし
て、第４図（ａ），（ｂ）に１次元配列の場合と２次元
配列の場合を示すように、プロセッサ１によるプロセッ
サ配列10の端に専用の記憶回路２（以後エッジレジスタ
と呼ぶ）を設ける構成をとっていた［文献:Tom Blank,M
ark Stefik,and Willem vanCleemput,“Parallel Bit M
ap Processor Archtecture for DA Algorithms,"18th D
esign Automation Conference,pp837−845（1981）］。

〔発明が解決しようとする課題〕

この構成では、エッジレジスタ２がプロセッサ１内の
データ移動用記憶回路の縦続接続からなるシフトレジス
タの延長として機能し、あふれたデータの保持とそのデ
ータの次ページへの入れ込みをスムーズに行うことがで
きる。しかし、追加したエッジレジスタ２がプロセッサ
アレイの規則性低下につながり、部品点数を増大させた
り、LSIに組み込む場合にはそのLSIの設計容易性を低下
させる欠点があった。

この発明の目的は、このような規則性の低下の原因と
なるエッジレジスタを追加することなく、効率的なシフ
ト処理が可能なプロセッサ配列を有するSIMD型の並列デ
ータ処理装置を提供することにある。

〔課題を解決するための手段〕

この発明にかかる並列データ処理装置は、プロセッサ
が、Ａ記憶回路と、Ｂ記憶回路と、該Ａ記憶回路の保持
データおよび該Ｂ記憶回路の保持データのいずれかを選
択して隣接するプロセッサに出力する手段と、前記Ａ記
憶回路の保持データを前記Ｂ記憶回路に転送する手段
と、隣接プロセッサからの入力データまたは演算部の出
力を選択して前記Ａ記憶回路に転送する手段と、プロセ
ッサ配列の端に位置し且つ対向する他端のプロセッサに
対してデータを出力するプロセッサのみ前記Ｂ記憶回路
の保持データを選択して前記対向する他端のプロセッサ
に出力し、それ以外のプロセッサは前記Ａ記憶回路の保
持データを選択して隣接プロセッサに出力する手段とを
有するものである。

また、この発明は、プロセッサがさらにＣ記憶回路と
演算ユニットと、この演算ユニットの出力データを選択
して隣接するプロセッサに出力する手段とを有し、隣接
するプロセッサへの出力データの選択をＣ記憶回路の保
持データによって制御するものである。

〔作用〕

この発明においては、ページ間にまたがるシフト処理
で、隣接するプロセッサからの入力データまたは演算部
の出力を選択して受取り、これをもう一方の隣接するプ
ロセッサに引き渡すための中継用にＡ記憶回路を、あふ
れたデータの退避先にＢ記憶回路を用い、前のページか
らあふれる分の退避データがページの端から入力される
ようにページのもう一方の端に位置するプロセッサのみ
Ｂ記憶回路の保持データを出力する。

また、Ｃ記憶回路を設けたものは、隣接するプロセッ
サへの出力データの選択をＣ記憶回路の保持データによ
り制御する。

〔実施例１〕 第１図（ａ），（ｂ）はこの発明の第１の実施例の１
次元SIMD型の並列データ処理装置を説明する図であっ
て、第１図（ａ）は装置全体のブロック構成を、第１図
（ｂ）はプロセッサのブロック構成をそれぞれ示してい
る。ここで、１−１はプロセッサ、10はプロセッサ配
列、100は制御部である。また、３はデータ入力端子、
４はデータ出力端子、５は端に位置するプロセッサか、
そうでないかの設定用の制御入力端子、20はデータ移動
部、21はＡ記憶回路、22はＢ記憶回路、23は隣接プロセ
ッサからの入力データをＡ記憶回路に転送する手段であ
るセレクタ（SEL）、24はＡ記憶回路、Ｂ記憶回路の保
持データを選択して隣接するプロセッサに出力する手段
であるセレクタ（SEL）、30は演算部である。

この装置は、先にも述べたように、制御部100で生成
する制御信号によりプロセッサ配列10全体を一括制御す
るSIMD型の並列データ処理装置である。例えば基本の右
方向のシフト処理は、一括制御により各プロセッサ１−
１でセレクタ23をデータ入力端子３側に、セレクタ24を
Ａ記憶回路21側にそれぞれ設定し、プロセッサ１−１間
のＡ記憶回路21の縦続接続からなるシフトレジスタを形
成することで実行する。

この発明の要点であるデータ配列のサイズがページサ
イズを越える場合、すなわち複数ページにまたがるシフ
ト処理は、右端あるいは左端のプロセッサ１−１のみ異
なる動作をさせることで、あふれるデータをスムーズに
次のページにはめ込むことができる。第１の実施例で
は、右方向にのみ対応可能な構成を取っているので、以
下では右方向のシフト処理の動作内容についてステップ
を追って説明する。

ステップ1:各プロセッサ１−１でＢ記憶回路22を０クリ
アする。

ステップ2:各プロセッサ１−１で演算部30から被シフト
データの１ページ目を読み出し、Ａ記憶回路21に書き込
む。この書き込みは、セレクタ23を演算部30側に、Ａ記
憶回路21を書き込みモードにそれぞれ設定することで実
現される。

ステップ3:右端のプロセッサ１−１はセレクタ23をデー
タ入力端子３側に、セレクタ24をＢ記憶回路22側に、他
のプロセッサ１−１はセレクタ23をデータ入力端子３側
に、セレクタ24をＡ記憶回路21側にそれぞれ設定し、Ａ
記憶回路およびＢ記憶回路22を書き込みイネーブルとす
ることにより１プロセッサ分の右方向のシフト転送を行
う。この場合、左端の入力には右端のプロセッサ１−１
がステップ１でクリアしたＢ記憶回路22の保持データを
出力するので“0"が入る。また、右端からあふれるデー
タはＢ記憶回路22を書き込みイネーブルに設定している
ことから、そのコピーが右端のプロセッサ１−１のＢ記
憶回路22に書き込まれる。

ステップ4:各プロセッサ１−１でＡ記憶回路21の保持デ
ータを１ページ目のシフト結果として演算部30側に戻
す。

以下、ページ数を更新しながらステップ２〜４を繰り
返し実行することで、被シフトデータの全体を１プロセ
ッサ分シフトすることができる。

なお、ステップ３では右端のプロセッサ１−１のみ他
とは異なり、セレクタ24がＢ記憶回路22側を選択してい
る。このような動作を本実施例では、第１図に示すよう
に、プロセッサ１−１ごとにセレクタ24の動作が端部用
であるかそうでないかを制御入力端子５からの固定的な
入力で切換る制御論理（この場合には“1"の入力で右
端、“0"の入力で端部以外）により実現している。

以上の説明から明らかなように、この実施例では右端
のプロセッサ１−１のＢ記憶回路22をエッジレジスタと
して機能させることにより、ページサイズを越える配列
データに対するシフト処理を従来装置と同様、効率的に
行うことができる。

ところで、この実施例はすべてのプロセッサ１−１が
Ｂ記憶回路22を余分に必要とする点、セレクタ24の制御
論理が複雑化する点等で従来装置よりかえって不利にな
るように見える。しかし、１チップに複数のプロセッサ
１−１を搭載するプロセッサ配列用LSIを用いてプロセ
ッサ配列10を構成する場合には、 １）エッジレジスタを周辺に設ける必要がなくなるの
で、その分プロセッサ配列10の実装構成が単純、かつ規
則的となる。

２）Ｂ記憶回路22はエッジレジスタとして利用しない場
合に別の用途、例えばワーク用のレジスタとして利用す
ることができる。逆に言えば、ワーク用のレジスタをＢ
記憶回路22として流用可能な構成がとれるため、LSIの
実質的なハードウェア規模の増大はない。

等により結局、従来回路より有利となる。

〔実施例２〕 第２図はこの発明の第２の実施例の１次元SIMD型の並
列データ処理装置を示すブロック図であって、第１図の
実施例と同様、第２図（ａ）は装置全体のブロック構成
を示し、第２図（ｂ）はプロセッサのブロック構成をデ
ータ移動部と演算部を融合した形で示している。ここ
で、１−２はプロセッサ、3A,3Bはデータ入力端子、4A,
4Bはデータ出力端子、25は両方向の隣接プロセッサから
の入力データの一方を選択しＡ記憶回路に転送する手段
であるセレクタ（SEL）、26はＡ記憶回路からの入力と
セレクタ25からの入力を選択する手段でもあるセレクタ
（SEL）、27は演算ユニット（ALU）、28はＣ記憶回路で
あり、その他は第１図と同じである。

第１の実施例に対する主な変更点は、 １）演算用のレジスタファイルにＢ記憶回路22を割り付
けたこと、 ２）セレクタ24の制御を制御入力端子５からの固定的な
制御入力で行うのではなく、制御レジスタとして機能す
るＣ記憶回路28によりセレクタ24の選択をプロセッサ１
−２ごとに個別に設定可能としたこと、 ３）左右両方向の転送系を付加したこと、 ４）セレクタ24の入力に演算部であるALU27からの出力
も追加していること、 等である。ここで、１）の変更によるメリットは、Ｂ記
憶回路22用にハードウエアを増設する必要がなくなり、
ハードウェア量が低減されることである。２）によるメ
リットは、プロセッサ１−２の端子に対する接続構成を
端で変える必要がなくなり、その分プロセッサアレイの
規則性が向上することである。３）の変更は、左右両方
向のシフト転送を行うためには必須である。また、４）
のメリットは、セレクタ24の個別設定機能をシフト転送
に加え、プロセッサ１−２間の伝搬演算にも利用可能と
なることである。

この実施例２に対し、この発明のねらいとするページ
サイズを越える場合のシフト転送、ここでは左方向のそ
れについて具体的な動作内容を順を追って説明する。

ステップ1:セレクタ24の動作がＣ記憶回路28の内容によ
って切り換えられるように一括制御されたときに、左端
を除く各プロセッサ１−２にはセレクタ24がＡ記憶回路
21の出力を選択するような制御データで、左端のプロセ
ッサ１−２にはＢ記憶回路22の出力を選択するような制
御データでそれぞれＣ記憶回路28をプログラムする。

ステップ2:各プロセッサ１−２でＢ記憶回路22のＮ番地
を０クリアする。

ステップ3:各プロセッサ１−２でＢ記憶回路22のＭ番地
から被シフトデータの１ページ目を読み出しＡ記憶回路
21に書き込む。この書き込みは、セレクタ23をALU27の
出力側に、Ａ記憶回路21を書き込みイネーブルに、それ
ぞれ設定することで実現される。

ステップ4:セレクタ25をデータ入力端子3B側に、セレク
タ23をセレクタ25からの入力側に、セレクタ26をＡ記憶
回路からの入力側に、Ａ記憶回路21およびＢ記憶回路22
のＮ番地を書き込みイネーブルに、セレクタ24をＣ記憶
回路28によって制御されるモードに、ALU27をセレクタ2
6からの入力をそのまま通過させる機能にそれぞれ設定
し、１プロセッサ分の左方向シフトを実行する。この場
合、左端のプロセッサ１−２ではＢ記憶回路22のＮ番地
の内容を出力するようＣ記憶回路28がプログラムされて
いるので、そこからの出力はステップ１でのクリア結果
“0"となり、これが右端のプロセッサ１−２への入力と
なる。また、全プロセッサでＡ記憶回路21の出力が同時
にALU27を介してＢ記憶回路22に入力され、そのＮ番地
に書き込まれることから、左端からはあふれるデータの
コピーが左端のプロセッサ１−２のＢ記憶回路22のＮ番
地に書き込まれる。

ステップ5:各プロセッサ１−２でＡ記憶回路21の保持デ
ータを１ページ目のシフト結果としてＢ記憶回路22のＭ
番地に戻す。

以下、ページ数を更新しながらステップ２〜５を繰り
返し実行することで、被シフトデータの全体を１プロセ
ッサ分シフトすることができる。なお、ステップ４では
左端のプロセッサ１−２のみ他とは異なり、セレクタ24
がＢ記憶回路22側を選択している。このような動作を、
この実施例ではＣ記憶回路28でセレクタ24を制御するこ
とで実現している。このため、第１の実施例に比べる
と、Ｃ記憶回路28をプログラムするためのステップ１が
余分に必要となる。しかし、端のプロセッサ１−２に対
する制御入力を変える必要がない分、プロセッサ配列の
規則性が向上し作りやすくなる。

ここまで配列データを１プロセッサ分シフト転送する
場合について説明したが、この実施例ではＢ記憶回路22
が複数のデータを格納できることを利用すると、さらに
複数プロセッサ分のシフト転送を効率的に行うことがで
きる。その方法は単純で、先の手順との違いはステップ
１であふれ出る複数のデータを格納するＢ記憶回路22の
所定の領域をクリアすることと、ステップ４においてＢ
記憶回路22への格納アドレスを順次更新しながら配列デ
ータの１プロセッサ分のシフトを所定の回数繰り返すこ
との２つだけである。

なお、この実施例２ではセレクタ24の入力としてALU2
7からの出力も加わるようにしている。これによって、
Ｃ記憶回路28でセレクタ24を制御するようにしたことが
複数のプロセッサ１−２間にまたがる伝搬演算をも可能
にする。伝搬演算ではプロセッサ１−２間のデータの転
送で一々同期を取らないので、その分、複数のプロセッ
サ１−２に分散するデータ間の演算が高速化される（文
献：特許第1358738号明細書「並列データ処理装
置」）。ここでは、これを伝搬加算を例に説明する。

第３図（ａ）は、第２図の実施例２のプロセッサ配列
の１部を抜き出したものである。ここで、1pは通常の伝
搬加算モードにあるプロセッサ、1eは終端用の伝搬加算
モードにあるプロセッサを示している。ここで、各プロ
セッサは第３図（ｂ），（ｃ）から明らかなように、セ
レクタ25がデータ入力端子3Aからの入力を、セレクタ26
がセレクタ25からの入力をそれぞれ選択し、ALU27の機
能が加算に、Ｂ記憶回路22がＮ番地に選ばれ、かつセレ
クタ24がＣ記憶回路28のもとに動作するように一括制御
されている。したがって、プロセッサ1pはＣ記憶回路28
をセレクタ24がALU27からの入力を選ぶようにプログラ
ムすることで実現され、プロセッサ1pの内部状態を示す
第２図（ｂ）からも明らかなように、自身のＮ番地の保
持データとデータ入力端子3Aからの入力データを加え、
結果をデータ出力端子4Aから出力する。また、プロセッ
サ1eはＣ記憶回路28をセレクタ24がＡ記憶回路21からの
入力を選ぶようにプログラムするとともに、Ａ記憶回路
21に値“0"を書き込んでおくことで実現される。

第３図（ｃ）から明らかなように、このプロセッサデ
ータ入力はデータ入力端子3Aからの入力とＢ記憶回路22
のＮ番地との加算をプロセッサ1p同様行うが、加算とは
無関係なＡ記憶回路21の保持データの“0"を出力するの
で伝搬加算の終点となる。また、これらのプロセッサ1
p,1eの動作から明らかなように、プロセッサ1eの右隣の
プロセッサ1pは必ず“0"と自身の保持データとを加えて
出力する、換言すれば自身の保持データを直接出力する
ことから伝搬加算の始点のプロセッサとなる。

以上のプロセッサの動作から明らかなように、第３図
（ａ）のプロセッサ配列においては、プロセッサ1eの右
隣のプロセッサ1pを始点としＢ記憶回路22のＮ番地の保
持データが順次加え合せられながら右方向に次のプロセ
ッサ1eまで伝搬する。伝搬がプロセッサ1eに到達する適
当なタイミングをみはからって演算結果をＢ記憶回路22
のＮ番地に格納することで伝搬加算が終了する。第３図
（ａ）の例では、２つあるプロセッサ1eの右側のプロセ
ッサ1pのＢ記憶回路22のＮ番地に、左側のプロセッサ1e
の右隣のプロセッサ1pから右側のプロセッサ1eまでの計
５プロセッサ分の総和が得られる。

なお、ここで取り上げた実施例ではいずれもプロセッ
サ配列が１次元構成であるが、２次元のプロセッサ配列
に対しても全く同様にこの発明を適用することができ
る。

〔発明の効果〕

以上説明したようにこの発明では、プロセッサが、Ａ
記憶回路と、Ｂ記憶回路と、該Ａ記憶回路の保持データ
および該Ｂ記憶回路の保持データのいずれかを選択して
隣接するプロセッサに出力する手段と、前記Ａ記憶回路
の保持データを前記Ｂ記憶回路に転送する手段と、隣接
プロセッサからの入力データまたは演算部の出力を選択
して前記Ａ記憶回路に転送する手段と、プロセッサ配列
の端に位置し且つ対向する他端のプロセッサに対してデ
ータを出力するプロセッサのみ前記Ｂ記憶回路の保持デ
ータを選択して前記対向する他端のプロセッサに出力
し、それ以外のプロセッサは前記Ａ記憶回路の保持デー
タを選択して隣接プロセッサに出力する手段とを有する
ので、従来プロセッサ配列の配列サイズを越える配列デ
ータをシフト転送する際に、プロセッサ配列の周辺回路
として必要であったエッジレジスタが不用となり、プロ
セッサ配列部の規則性が向上するだけでなく、Ｂ記憶回
路を演算部のワーク用レジスタファイルに割り付けるこ
とで複数プロセッサ分のシフト転送まで効率的に行える
ようになる。

また、プロセッサがさらにＣ記憶回路と演算ユニット
とこの演算ユニットの出力データを選択して隣接するプ
ロセッサに出力する手段とを有し、隣接するプロセッサ
への出力データの選択をＣ記憶回路の保持データによっ
て制御するようにしたので、端部用であるかそうでない
かのプロセッサ配列上の位置によるプロセッサ機能の変
更を制御レジスタであるＣ記憶回路で行うので、その制
御機構の一部を伝搬演算に兼用できる利点もある。

このように、この発明はシフト転送機能、伝搬演算機
能を備えたSIMD型のプロセッサ配列を経済的に実現する
ことを可能にする。したがって、SIMD型の並列データ処
理装置にこの発明を適用すれば、従来得意とした行列計
算・画像処理・画像認識、文字認識・パターン認識等の
分野に対する性能／コスト比を一層向上させることがで
きる。

【図面の簡単な説明】

第１図（ａ）はこの発明の第１の実施例の並列データ処
理装置のブロック構成図、第１図（ｂ）は第１の実施例
のプロセッサ配列を構成するプロセッサのブロック構
成、第２図（ａ）は第２の実施例の並列データ処理装置
のブロック図、第２図（ｂ）は第２の実施例のプロセッ
サ配列を構成するプロセッサのブロック図、第３図
（ａ）は伝搬加算実行時のプロセッサ配列の一部を示し
たブロック図、第３図（ｂ）は伝搬加算実行時の通常の
伝搬加算モードにあるプロセッサの内部状態を示すブロ
ック図、第３図（ｃ）は伝搬加算実行時に終端機能を有
する伝搬加算モードにあるプロセッサのブロック図、第
４図（ａ）は従来の１次元のプロセッサ配列の例を示す
ブロック図、第４図（ｂ）は従来装置の２次元のプロセ
ッサ配列の例を示すブロック図である。 図中、１−1,1−２はこの発明のプロセッサ配列を構
成するプロセッサ、1pは伝搬加算実行時に通常の伝搬加
算モードにあるプロセッサ、1eは伝搬加算実行時の終端
機能を有する伝搬加算モードにあるプロセッサ、3,3A,3
Bはデータ入力端子、4,4A,4Bはデータ出力端子、５は制
御入力端子、10はプロセッサ配列、20はデータ移動部、
21はＡ記憶回路、22はＢ記憶回路、23,24,25,26はセレ
クタ、27は演算ユニット（ALU）、28はＣ記憶回路、30
は演算部、100は制御部である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】同一構成のプロセッサの規則的な配列から
   なり全体が共通の制御信号により一括制御されるプロセ
   ッサ配列を内蔵する並列データ処理装置において、前記
   プロセッサが、Ａ記憶回路と、Ｂ記憶回路と、該Ａ記憶
   回路の保持データおよび該Ｂ記憶回路の保持データのい
   ずれかを選択して隣接するプロセッサに出力する手段
   と、前記Ａ記憶回路の保持データを前記Ｂ記憶回路に転
   送する手段と、隣接プロセッサからの入力データまたは
   演算部の出力を選択して前記Ａ記憶回路に転送する手段
   と、プロセッサ配列の端に位置し且つ対向する他端のプ
   ロセッサに対してデータを出力するプロセッサのみ前記
   Ｂ記憶回路の保持データを選択して前記対向する他端の
   プロセッサに出力し、それ以外のプロセッサは前記Ａ記
   憶回路の保持データを選択して隣接プロセッサに出力す
   る手段とを有することを特徴とする並列データ処理装
   置。
2. 【請求項２】同一構成のプロセッサの規則的な配列から
   なり全体が共通の制御信号により一括制御されるプロセ
   ッサ配列を内蔵する並列データ処理装置において、前記
   プロセッサが、Ａ記憶回路と、Ｂ記憶回路と、Ｃ記憶回
   路と、演算ユニットと、前記Ｃ記憶回路の保持データの
   制御によって前記演算ユニットの出力データと前記Ａ記
   憶回路の保持データおよび前記Ｂ記憶回路の保持データ
   のいずれか１つを選択して隣接するプロセッサに出力す
   る手段と、前記Ａ記憶回路の保持データを前記Ｂ記憶回
   路に転送する手段と、隣接プロセッサからの入力データ
   または前記演算ユニットの出力を選択して前記Ａ記憶回
   路に転送する手段と、プロセッサ配列の端に位置し且つ
   対向する他端のプロセッサに対してデータを出力するプ
   ロセッサのみ前記Ｂ記憶回路の保持データを選択して前
   記対向する他端のプロセッサに出力し、それ以外のプロ
   セッサは前記Ａ記憶回路の保持データを選択して隣接プ
   ロセッサに出力する手段を有することを特徴とする並列
   データ処理装置。