JPH05108586A

JPH05108586A - 並列演算機構及び並列演算方法

Info

Publication number: JPH05108586A
Application number: JP3270688A
Authority: JP
Inventors: Takatoshi Kodaira; 高敏小平
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-18
Filing date: 1991-10-18
Publication date: 1993-04-30

Abstract

(57)【要約】【目的】並列演算機構の性能向上のため、プロセッサ間
のデータ伝送路構造に柔軟性を付与する。【構成】同期制御部４は並列・パイプライン処理を行な
う複数プロセッサエレメント（ＰＥ）ＰＥ５に対し、処
理開始のタイミング制御を行なう。該処理開始タイミン
グは本並列演算機構の内部処理状態から求められる場合
と、外部同期信号線１０により外部同期による場合があ
る。バススイッチ網６は、該複数ＰＥ５の接続形態を任
意に実現し、所望の並列・パイプライン処理構造を実現
する。接続制御部７は処理対象のアルゴリズムに対応し
て決定されたＰＥ群の接続形態を実現するようにバスス
イッチ網６の内部接続状況を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列処理による演算機構
の構成及び演算方法に関し、特に、高速かつ柔軟性のあ
るプロセッサ間リンケイジの構成及び方法に関する。

【０００２】

【従来の技術】プロセッサを複数用いて並列演算機構を
構成し、高速処理性を実現する方法は、従来より各種提
案されており、例えば「並列処理機構」丸善刊に従来技
術が概観されている。並列演算機構の実現方法において
は、プロセッサ間のデータ伝送速度および効率を向上さ
せることが性能向上に不可欠であり、また、プロセッサ
間のデータ伝送路の構造の柔軟性が演算装置の汎用性を
確保するために不可欠である。例えば、特開平3−17464
6 号公報では、シリアル伝送方式のハードワイアリング
伝送網により複数プロセッサを接続する方法を採用して
いる。が、プロセッサ間データ伝送速度と柔軟性向上が
強く求められている。

【０００３】

【発明が解決しようとする課題】本発明の目的は、並列
演算機構の性能向上のため、プロセッサ間のデータ伝送
速度および効率を向上させると同時に、演算装置の汎用
性を確保するためにプロセッサ間のデータ伝送路構造に
柔軟性を付与する構成及び方法を提供することである。

【０００４】

【課題を解決するための手段】上記目的達成のための本
発明の特徴は、（１）プロセッサ間のデータ伝送速度を向上させるため
に、プロセッサ間に交替バッファ方式の高速メモリを接
続し、メモリバスの読みだし及び書き出し速度でデータ
伝送を可能とした。

【０００５】（２）さらに上記交替バッファ方式メモリ
の一方をデータ書き込み側のプロセッサに接続し、もう
一方の交替バッファメモリをデータ読み込み側のプロセ
ッサに接続して、処理フェーズごとに交替バッファメモ
リの接続先プロセッサを交換することにより、プロセッ
サ間のデータ伝送によるプロセッサの処理能力低下を排
除している。

【０００６】（３）また、上記交替バッファメモリとプ
ロセッサ間に接続先を任意に切り替えられるバススイッ
チ網を挿入することにより並列演算機構の構造を自由に
変更可能とした。

【０００７】である。上記した特徴及び他の特徴は以下
の記載より明確にされる。

【０００８】

【作用】本発明によれば、データ伝送を行なう２つのプ
ロセッサ間に交替バッファ形式の高速メモリを接続す
る。この際、交替バッファのそれぞれが２つのプロセッ
サの各々のメモリバスおよびデータバスに接続され、一
つの処理フェーズでは、一方が書き込み、もう一方が読
みだしに使用される。次の処理フェーズでは交替バッフ
ァの各々と２つのプロセッサの接続が切り替わるため、
一方のプロセッサが書き込んだデータを次のフェーズで
もう一方のプロセッサが読みだすことができる。

【０００９】このような方法で２つのプロセッサ間のデ
ータ伝送が行なわれるので、データの流れからみて上流
のプロセッサが一つ前の処理フェーズで計算した結果を
一つ下流のプロセッサがメモリアクセスにより参照でき
る。データの流れの向きにそってパイプライン形式の並
列処理を実施する場合には、プロセッサ間のデータ伝送
に必要な時間は高速メモリに対するハードウエア的なア
クセス時間のみである。この結果、プロセッサ間の情報
伝達量を従来方式に較べて１０ないし１００倍向上させ
ることができ、該並列演算機構の処理能力が向上する。

【００１０】さらに、交替バッファメモリとプロセッサ
間にバススイッチ網を挿入し、その接続状態を任意に変
更できるので該並列演算機構を構成するプロセッサ群の
接続を処理内容に適応して効率のよい構造に設定できる
ので、汎用性のある演算を実施することができる。

【００１１】

【実施例】本発明は音響，画像，映像をはじめとする各
種信号処理に見られる如く、まとまったデータの集合に
対し、順次処理を行なうことにより最終的な結果が得ら
れるパイプライン処理に向いている。これらの処理は自
然界で２次元的あるいは３次元的広がりを持つものを対
象としており、パイプライン処理と同時に並列処理が可
能なものである。本発明はこれら並列かつパイプライン
処理が可能な処理対象に対し、その対象に最も適した構
造の並列あるいはパイプラインあるいはその双方の組合
わせによる処理（以下、「並列・パイプライン処理」と
称す）機構を提供し、高速演算を実現するものである。
このため、並列演算機構としての処理能力が高いだけで
なく、対象に対応して任意に並列・パイプラインの処理
構造を変更できる点に特徴がある。

【００１２】以下、本発明の実施例を図を用いて説明す
る。

【００１３】図１において、プロセッサエレメント（以
下ＰＥと称す）５が並列・パイプライン処理を担当する
プロセッサであり、複数個より構成されている。プロセ
ッサエレメント（以下ＰＥと称す）５が並列、パイプラ
イン、またはそれらの組合わせの形態で相互に接続され
る複数のプロセッサからなるプロセッサ群である。管理
プロセッサ１は、本並列演算機構の全体の動作を制御統
括するものであり、通常市販のマイクロプロセッサボー
ドでよい。メモリ２は該管理プロセッサ１の処理プログ
ラムとデータ格納、作業領域に使用するものである。外
部インターフエイス３は、本並列演算機構が外部のホス
ト計算機等と連結して使用する場合にデータ交信するた
めのものであり、外部インターフエイス信号線９はイー
サネット等業界標準のものである。同期制御部４は並列
・パイプライン処理を行なう複数ＰＥ５に対し、ＰＥ同
期制御信号線１４を介して、処理開始のタイミング制御
を行なう。該処理開始タイミングは本並列演算機構の内
部処理状態から求められる場合と、外部同期信号線１０
により外部同期による場合がある。バススイッチ網６
は、該複数ＰＥ５の接続形態を任意に実現し、所望の並
列・パイプライン処理構造を実現する。接続制御部７は
処理対象のアルゴリズムに対応して決定されたＰＥ群の
接続形態を実現するようにバススイッチ網６の内部接続
状況を制御する。管理プロセッサバス８は、管理プロセ
ッサ１が処理の進行状態あるいは外部よりの指令に基づ
きＰＥ群、接続制御部７他、バス８に接続されている装
置を制御するためのデータ経路で、ＶＭＥバス等業界標
準のバスである。ＰＥ間インターフエイスバス１２，１
３はＰＥが相互に相手側のメモリをメモリバスにより直
接読み書きするためのメモリバスである。

【００１４】図２は、プロセッサエレメント（ＰＥ）５
の内部構造である。管理プロセッサリンケイジ１５は、
管理プロツセサ１との情報交換用であり、業界標準のＶ
ＭＥバスあるいはイーサネットなどいずれでもよく公知
のものある。管理プロツセサ１は管理プロセッサリンケ
イジ１５を介して、演算プロセッサ１６に対する処理プ
ログラムのローデイング、処理パラメタの設定変更，処
理内容の変更制御を行なうほか、演算プロセッサ１６の
処理結果および内部状態を得ることができる。主メモリ
１７及びメモリ切り替えスイッチ制御機構１８を有する
演算プロセッサ１６は高速演算に適したプロセッサが好
ましく、例えば汎用のＤＳＰ（ディジタル信号プロセッ
サ）でよい。演算プロセッサメモリバス２３は演算プロ
セッサ１６が高速メモリをアクセスするためのバスで、
図２ではハーバードアーキテクチャのプロセッサを想定
して同時アクセス可能なもの２本としているが、１本で
あっても本発明の目的を達成することができる。ＰＥ間
インターフェイスバス（交替バッファメモリ不付）１２
は、接続されている他のＰＥの交替バッファメモリを直
接メモリアクセスするためのバスであり、データバスと
アドレスバスより構成されている。図２では、バス１２
が２本の場合を示しているが、バスの本数分だけ交替バ
ッファメモリを介して接続可能な他のＰＥを接続でき
る。ＰＥ間インターフエイスバス（交替バッファメモリ
付）１３は、他のＰＥより自ＰＥ内の交替バッファメモ
リをアクセスさせることによりＰＥ間のデータ伝送を実
現させるためのものである。バス１３が２本である理由
はバス１２の場合と同様である。交替バッファメモリ
（１−１）１９、と交替バッファメモリ（１−２）２０
は、メモリバス切り替えスイッチ入出力バス（メモリ
側）２４，メモリバス切り替えスイッチ（１）２１，メ
モリバス切り替えスイッチ入出力バス（メモリ側）２
５、又は演算プロセッサメモリバス２３を介して、自Ｐ
Ｅ内の演算プロセッサ１６と他のＰＥの演算プロセッサ
のＰＥ間インターフエイスバス（交替バッファメモリ不
付）１２とに接続される。

【００１５】（１）のメモリバス切り替えスイッチ２１
の内部接続状態は、図３に示すとおり、メモリバス切り
替えスイッチ制御信号線２２の状態により（ａ）の順接
続と（ｂ）の逆接続に切り替えられる。切り替え対象と
なるのはデータバスおよびアドレスバスである。

【００１６】そのうちの一本の信号線であるメモリバス
切り替えスイッチ制御信号線２２についてみると、図４
に示すようなメモリバス切り替えスイッチ制御信号線２
２、メモリバス切り替えスイッチ入出力バス（メモリ
側）の１ラインの信号線２６及びメモリバス切り替えス
イッチ入出力バス（プロセッサ側）の１ラインの信号線
２７がつながれた、ＡＮＤゲート２８，ＯＲゲート２
９，インバータゲート３０からなる論理回路で実現する
ことができる。

【００１７】図５および図６は隣接接続された２組のＰ
Ｅの動作を関連づけて記したものである。ここで、並列
・パイプライン処理の対象となる一まとまりの処理を一
フェーズの処理と呼ぶことにすると、フェーズ１の処理
では、演算プロセッサ（ａ）１６は交替バッファメモリ
（ａ−１−１）１９に接続されており演算結果を格納す
ることができる。バススイッチ網６の論理的動作を接続
された２組のＰＥ間に着目してみると図５のように単純
化できる。フェーズ１終了によりメモリバス切り替えス
イッチ２１が切り替わり、フェーズ２の処理では、交替
バッファメモリ（ａ−１−１）１９が演算プロセッサ
（ｂ）３１に接続され、交替バッファメモリ（ａ−１−
２）２０が演算プロセッサ（ａ）１６に接続される。フ
ェーズ１の演算結果は交替バッファメモリ（ａ−１−
１）１９に格納されたままフェーズ２では演算プロセッ
サ（ｂ）３１がアクセス可能となり、演算プロセッサ
(ｂ)３１はその内容に従って次の段階の処理をパイプラ
インで実施することができる。フェーズ２ではこの間、
演算プロセッサ（ａ）１６がフェーズ１の次の演算を実
施しその結果を交替バッファメモリ（ａ−１−１）１９
に格納している。

【００１８】演算プロセッサ（ｂ）３１，交替バッファ
メモリ（ｂ−１−１）３２，交替バッファメモリ（ｂ−
１−２）３３，メモリバス切り替えスイッチ３４，ＰＥ
間インターフエイスバス（交替バッファメモリ不付）３
５，ＰＥ間インターフエイスバス（交替バッファメモリ
付）３６はそれぞれ、演算プロセッサ（ａ）１６，交替
バッファメモリ（ａ−１−１）１９，交替バッファメモ
リ（ａ−１−２）２０，メモリバス切り替えスイッチ２
１，ＰＥ間インターフエイスバス（交替バッファメモリ
不付）１２，ＰＥ間インターフエイスバス（交替バッフ
ァメモリ付）１３と同様な動作をする隣接ＰＥの構成部
分である。図６はこれらの動作をタイムチャートで記し
たものである。

【００１９】図７はバススイッチ網の構造を示したもの
であり、バススイッチの機能は、本並列演算機構内の全
てあるいは一部のＰＥ群に対しそのメモリバス接続の自
由を実現することにある。バススイッチ部４０は入力バ
ス群４１と出力バス群４２間の交換接続を実現するもの
であり、入力バス群４１は各ＰＥのインターフエイスバ
ス（交替バッファメモリ付）１３と接続され、出力バス
群４２は各ＰＥのインターフエイスバス（交替バッファ
メモリ不付）１２に接続される。

【００２０】図８はバススイッチ部４０の内部論理構造
を示したものであり、バススイッチ素子４７を図８に示
す通りに接続する。各々のバススイッチ素子４７は図３
と同様の構造と機能を持ち、２入力のバス入力と２出力
のバス出力間で外部制御信号に基づき交換接続を行な
う。図８における構成は、接続されるＰＥ数が１６の例
を示している。バススイッチ素子群は、接続先ＰＥに対
応したＰＥ０からPE15までの行と、第０段から第４段ま
でのの列より構成され、各バススイッチの状態を制御す
ることにより入力バス群４１の任意のＰＥと出力バス群
４２の任意のＰＥを接続することができる。一般に２の
ｎ乗個のＰＥが存在するとき、第０段から第ｎ段のバス
スイッチを、行数が２のｎ乗個、列数がｎ＋１となるよ
うに行列で配置し、各行列のバススイッチ素子の接続先
を次の（１）（２）（３）の原則で決定する。

【００２１】（１）ＰＥに０から（２のｎ乗）−１まで
の順序数ｉを割り当てる。

【００２２】（２）ｉを２進数で表現すると、２の（ｎ
−１）乗から２の０乗（＝１）までのｎ桁の２進数とな
る。

【００２３】（３）（２）で２のｋ乗ビツトが０のときｉ行（ｋ＋１）列の素子と（ｉ＋２のｋ乗）行ｋ列の素
子ｉ行（ｋ＋１）列の素子とｉ行ｋ列の素子を接続する。

【００２４】（２）で２のｋ乗ビツトが１のときｉ行（ｋ＋１）列の素子と（ｉ−２のｋ乗）行ｋ列の素
子ｉ行（ｋ＋１）列の素子とｉ行ｋ列の素子を接続する。

【００２５】以上（２）（３）をｋ＝０からｎ−１ま
で、ｉ＝０から（２のｎ乗）−１までについて１きざみ
で実施する。

【００２６】ｎ−１列から１列までのバススイッチ素子
間接続路４８はＰＥ間の接続状況により重複使用される
ことがあるので必要に応じ多重化する。図８ではｎ＝４
であり、３列と２列，２列と１列の接続を２重化する。
バススイッチ間接続路４８は太線でしめされ、多重化さ
れていることを表わす。バススイッチ素子間接続路４９
は細線でしめされ、多重化されてないことをあらわす。

【００２７】図７の制御部３７は各行列のバススイッチ
状態を接続制御部７より受信しスイッチ群接続情報信号
線４３を経由して受信バッファ３８に記憶する。同期制
御部４より接続切り替え指令があった場合は、まず、制
御部３７が接続切り替え指令を受信する。次に、スイッ
チ制御レジスタ制御信号４６を経由して受信バッファ３
８の内容をスイッチ群接続情報信号線４４を経由してス
イッチ制御レジスタ３９に転送するように指令する。こ
の転送完了を待つて、制御部３７は次の処理フェーズが
開始可能であることをバススイッチ網接続制御信号線１
１を介して接続制御部７に伝送する。スイッチ制御レジ
スタ３９の内容はビット単位で各行列のバススイッチ素
子状態に対応しており、スイッチ群接続情報信号線４５
を介して各バススイッチ素子状態制御が行われる。

【００２８】図８に示す入力バス群４１の各ＰＥはそれ
ぞれ図２に示すＰＥ間インターフエイスバス（交替バッ
ファメモリ付）１３の一方に接続され、図８に示す出力
バス群４２の各ＰＥはそれぞれ図２に示すＰＥ間インタ
ーフエイスバス（交替バッファメモリ不付）１２の一方
に接続される。図２に示されるＰＥの例ではそれぞれ２
組のＰＥ間インターフエイスバス（交替バッファメモリ
付）１３と２組のＰＥ間インターフエイスバス（交替バ
ッファメモリ不付）１２があるから、ＰＥ群を図８のバ
ススイッチ部により接続するためには２組のバススイッ
チ部が必要となる。

【００２９】図８のバススイッチ部の接続を切り替える
ことによりＰＥ間の任意の接続を実現することができる
が、図９には１６個のＰＥよりなる並列計算機構の接続
実現例である。一重線５０による接続と二重線５１によ
る接続はそれぞれ別個のバススイッチ部による接続を示
し、一重線５０はバススイッチ部（その１）による接続
バスであり図８のバススイッチ部を図１０に示すように
設定することにより実現できる。二重線５１はバススイ
ッチ部（その２）による接続バスであり図８のバススイ
ッチ部を図１１に示すように設定することにより実現で
きる。

【００３０】図９になる接続例は１例であり、処理対象
の並列・パイプライン処理構造に対応して管理プロセッ
サ１がＰＥ接続パターンを設定し、接続制御部７に指令
を与える。ＰＥ接続指令は演算の開始にあたり１回のみ
指定し、以降その演算が終了するまで同一の接続を保持
してもよく、また必要に応じ演算途中で処理フェーズの
開始に先立ち接続を変更してもよい。

【００３１】本発明になる並列演算機構は、処理フェー
ズ毎に同期しながら演算を行なうことを特徴としている
が、図１における同期制御部４の機能を示したのが図１
２である。各ＰＥは同期して処理フェーズを開始する必
要があり、ＰＥ同期指令５５を同期制御部４がフェーズ
開始時点毎に各ＰＥに対して送信する。同期信号の発生
方法は外部同期信号線１０の信号をそのまま用いてもよ
く、また同期タイマー設定値５３によりプログラマブル
タイマー５６を設定し周期的にＰＥ同期指令５５を発生
してもよい。ここで同期タイマー設定値５３は各ＰＥが
１フェーズの処理を終了するに必要な最も長い時間以上
に管理プロセッサ１より指定することができる。とくに
各ＰＥのフェーズ毎の処理時間が変動する場合には、各
ＰＥの処理終了信号５２をＡＮＤ論理５７に入力し、す
べてのＰＥの処理終了が成り立った時点でＰＥ同期指令
５５を出力する必要がある。図１２では以上３種類の同
期方法を同期方式選択信号５４により選択可能としてい
るが、３種類の機能のうち１種または２種のみを同期制
御部４に持たせてもよい。なお同期方式選択信号５４は
外部インターフェイス信号線９の内容に基づき管理プロ
セッサ１より設定してもよい。

【００３２】図１３に示したのは、各ＰＥの処理終了信
号５２により同期指令５５を発生する場合のタイムチャ
ートである。ＰＥ０からＰＥｎまでの全ＰＥの処理終了
により同期制御部が管理プロセッサに報告し、この報告
に基づきバススイッチ網の接続変更が必要な場合には接
続制御部７に変更指令を発する。接続変更がない場合に
は直に次の処理フェーズの開始を各ＰＥに指令する。

【００３３】

【発明の効果】本発明によれば、複数のプロセッサ間に
高速メモリを接続するので、メモリサイクルでデータの
読み書きが可能となり、プロセッサ間のデータ伝送速
度、効率が向上する。この結果、該並列演算機構の処理
能力が向上する。さらに、高速メモリとプロセッサ間の
バススイッチ網の接続状態を任意に変更できるので、広
汎な用途の処理内容に適応して効率のよい演算を実施す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図。

【図２】本発明の一実施例のプロセッサエレメント（Ｐ
Ｅ）の構成例。

【図３】本発明の一実施例のメモリバス切り替えスイッ
チの機能図。

【図４】本発明の一実施例のメモリバス切り替えスイッ
チの回路例。

【図５】本発明の一実施例のプロセッサエレメント（Ｐ
Ｅ）間の接続動作図。

【図６】本発明の一実施例のプロセッサエレメント（Ｐ
Ｅ）相互間の動作タイムチャート。

【図７】本発明の一実施例のバススイッチ網の構成例。

【図８】本発明の一実施例のバススイッチ網のバススイ
ッチ部構造例。

【図９】本発明の一実施例のプロセッサエレメント（Ｐ
Ｅ）の接続機能図。

【図１０】本発明の一実施例のバススイッチ部（その
１）内部接続状態例。

【図１１】本発明の一実施例のバススイッチ部（その
２）内部接続状態例。

【図１２】本発明の一実施例の同期制御部構成例。

【図１３】本発明の一実施例の同期制御タイムチヤート
例。

【符号の説明】

１…管理プロセッサ、２…メモリ、３…外部インターフ
ェイス、４…同期制御部、５…プロセッサエレメント
（ＰＥ）、６…バススイッチ網、７…接続制御部、８…
管理プロセッサバス、９…外部インターフェイス信号
線、１０…外部同期信号線、１１…バススイッチ網接続
制御信号線、１２…プロセッサエレメント（ＰＥ）間イ
ンターフエイスバス（交替バッファメモリ不付）、１３
…プロセッサエレメント（ＰＥ）間インターフエイスバ
ス（交替バッファメモリ付）、１４…プロセッサエレメ
ント（ＰＥ）同期制御信号線、１５…管理プロセッサリ
ンケイジ、１６…演算プロセッサ、１７…主メモリ、１
８…メモリ切り替えスイッチ制御機構、１９…交替バッ
ファメモリ（１）、２０…交替バッファメモリ（２）、
２１…メモリバス切り替えスイッチ、２２…メモリバス
切り替えスイッチ制御信号線、２３…演算プロセッサメ
モリバス、２４…メモリバス切り替えスイッチ入出力バ
ス（メモリ側）、２５…メモリバス切り替えスイッチ入
出力バス（プロセッサ側）、２６…メモリバス切り替え
スイッチ入出力バス（メモリ側）の１ラインの信号線、
２７…メモリバス切り替えスイッチ入出力バス（プロセ
ッサ側）の１ラインの信号線、２８…ＡＮＤゲート、２
９…ＯＲゲート、３０…インバータゲート、３１…隣接
ＰＥ演算プロセッサ、３２…隣接ＰＥ交替バッファメモ
リ（１）、３３…隣接ＰＥ交替バッファメモリ（２）、
３４…隣接ＰＥメモリバス切り替えスイッチ、３５…隣
接ＰＥのＰＥ間インターフエイスバス（交替バッファメ
モリ不付）、３６…隣接ＰＥのＰＥ間インターフエイス
バス（交替バッファメモリ付）、３７…制御部、３８…
受信バッファ、３９…スイッチ制御レジスタ、４０…バ
ススイッチ部、４１…入力バス群、４２…出力バス群、
４３…スイッチ群接続情報信号線、４４…スイッチ群接
続情報信号線、４５…スイッチ群接続情報信号線、４６
…スイッチ制御レジスタ制御信号、４７…バススイッチ
要素、４８…バススイッチ素子間接続路、４９…バスス
イッチ素子間接続路、５０…バススイッチ部(その１)に
よる接続バス、５１…バススイッチ部（その２）による
接続バス、５２…ＰＥ処理終了信号、５３…同期タイマ
ー設定値、５４…同期方式選択信号、５５…ＰＥ同期指
令、５６…プログラマブルタイマ、５７…ＡＮＤ論理。

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサからなるプロセッサ群
と、該プロセッサ群の処理を管理する管理プロセッサ
と、該プロセッサ間を相互接続する交替バッファメモリ
とを有し、該プロセッサ群と該交替バッファメモリのア
ドレスバスおよびデータバスをバススイッチ網を介して
接続することを特徴とする並列演算機構。
【請求項２】複数のプロセッサからなるプロセッサ群
と、該プロセッサ群の処理を管理する管理プロセッサ
と、該プロセッサ間を相互接続する交替バッファメモリ
とを有するものにおいて、前記複数のプロセッサの各々
がそれぞれ一まとまりの処理業務を分担するに際し、一
フェーズの処理を実行するのに必要な時間のうち最も長
いもの以上のタイミングで発生される同期信号を該各プ
ロセッサ全てに出力する同期信号発生装置を設け、前記
プロセッサ群の各プロセッサは、前記同期信号発生装置
からの同期信号が発生された時点で一つのフェーズの処
理を開始し、次に同期信号が発生されるまでの間は各プ
ロセッサごとに非同期に処理を進め、さらに次の同期信
号が発生された時点で次のフェーズの処理を開始するこ
とを特徴とする並列演算方法。
【請求項３】請求項２において、前記同期信号発生装置
は、前記プロセッサ群の各プロセッサが全て一フェーズ
の処理を終了したことを検知し、その結果に基づき該同
期信号を発生することを特徴とする並列演算方法。
【請求項４】請求項２において、前記同期信号発生装置
において、前記プロセッサ群の各プロセッサが全て一フ
ェーズの処理を完了するに必要な時間のうち最も長いも
の以上の周期で該同期信号を発生することを特徴とする
並列演算方法。
【請求項５】請求項４において、前記同期信号発生装置
おいて、前記管理プロセッサからの指令により該同期信
号の発生周期を変更できることを特徴とする並列演算機
構。
【請求項６】複数のプロセッサからなるプロセッサ群
と、該プロセッサ群の処理を管理する管理プロセッサ
と、該プロセッサ間を相互接続する交替バッファメモリ
とを有するものにおいて、前記プロセッサ群の各プロセ
ッサは、演算部，管理プロセッサとの連接部、他プロセ
ッサとのデータ交換用の交替バッファメモリに接続する
ためのアドレスバスとメモリバスより構成され、プロセ
ッサ間でデータ転送を行なう場合に、転送元プロセッサ
の演算部から該アドレスバスと該データバス経由で該交
替バッファメモリに直接データを書き込み、転送先プロ
セッサの演算部から転送先プロセッサのアドレスバスと
データバス経由で該交替バッファメモリより直接データ
を読み出す。該交替バッファは、一方のプロセッサの書
き込み中にもう一方の読み出しを並行して行なうことが
可能な構造を持ち、ある第一のフェーズでは、前記一対
のバッファメモリのうち一方を前記転送元プロセッサに
接続し、もう一方を前記転送先プロセッサ接続する。次
の第二のフェーズでは、前記交替バッファメモリの接続
先プロセッサを切り替え、第一のフェーズで一方のプロ
セッサが書き込んだデータをもう一方のプロセッサが直
接読みだすことによりプロセッサ間のデータ伝送を可能
とする。この切り替えをフェーズごとに交互に繰り返し
てプロセッサ間のデータ転送を行なうことを特徴とする
並列演算方法。
【請求項７】請求項１において、複数のプロセッサと交
替バッファメモリ間に接続される該バススイッチ網が任
意のプロセッサ間の接続を可能とする構造を有すること
を特徴とする並列演算機構。
【請求項８】請求項１において、複数のプロセッサと交
替バッファメモリ間に接続される該バススイッチ網の接
続状態を管理プロセッサよりバススイッチ網接続制御部
を介して、該並列演算機構で実行する処理対象に対応し
て制御する機構を有することを特徴とする並列演算機
構。
【請求項９】請求項１において、複数のプロセッサと交
替バッファメモリ間に接続される該バススイッチ網の接
続状態を管理プロセッサよりバススイッチ網接続制御部
を介して、並列演算機構の処理の進行状態に対応して任
意に制御する機構を有することを特徴とする並列演算機
構。