JPH042976B2 - - Google Patents

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JPH042976B2
JPH042976B2 JP60229537A JP22953785A JPH042976B2 JP H042976 B2 JPH042976 B2 JP H042976B2 JP 60229537 A JP60229537 A JP 60229537A JP 22953785 A JP22953785 A JP 22953785A JP H042976 B2 JPH042976 B2 JP H042976B2
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    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
    • G—PHYSICS
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    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake

Description

【発明の詳細な説明】 〔概要〕 複数のデータ入出力用のポートP0〜PM-1と、
複数のメモリバンクMB0〜MBN-1と、各ポート
Piと各メモリバンクMBjとを接続するスイツチン
グ・ネツトワークSNとを有し、ページを全メモ
リバンクMB0〜MBN-1にまたがるように格納し、
ページ単位で各入出力用ポートPiからアドレスが
指定される多ポートページメモリシステムにおい
て、ページアドレスを前記スイツチング・ネツト
ワークSNのデータ線１，２を用いて転送、設定
し、アドレスの計算を各メモリバンクMBj側で
行ない、複数のポートからの連続したデータの読
出しおよび書込みが同一ページに対しても行なえ
るようにする。
〔産業上の利用分野〕
本発明は多数の同種または異種のプロセツサま
たはデイスクシステム（デイスクユニツトおよび
デイスクコントローラからなる）等からページ単
位で同時にアクセスされるような多ポートメモリ
システムに関するものである。
〔従来の技術〕
従来の複数のプロセツサ等からアクセス可能な
メモリシステムは、各プロセツサ間で時分割を行
なうか、アービタ等を用いて各プロセツサからの
アクセスの競合に対処するかしていた。
時分割を行なう場合には、メモリのアクセスタ
イムの制限から、プロセツサの数は高々数個であ
り、一方アービタを用いた場合には競合をおこし
た他のプロセツサの処理が終了するまで待たされ
ることになり、プロセツサ数が増えると待ち時間
が非常に長くなるという欠点があつた。
これに対して、最近、アクセス単位をページと
し、ページ内であればどこからアクセスしてもよ
いとすることにより、多数のプロセツサから待ち
時間なしで同時にアクセスすることが可能な多ポ
ートメモリシステムが発表された（Yuzuru
Tanaka、“Ａ Multiport Page−Memory
Architecture and Ａ Multiport Disk−Cache
System”New Generation Computing.Vol.2、
No.３、pp.241−260、1984。）。
しかし、上記論文にはアドレスの指定方法につ
いては記述がない。また、プロセツサ数が増大し
た場合に接続バス幅が広くなり実装上困難になる
こと、多段スイツチング・ネツトワークを用いる
ことによる遅延をカバーするためのパイプライン
化処理が複雑になり、経済性が悪いこと等の欠点
がある。
〔発明が解決しようとする問題点〕
本発明は従来の複数のプロセツサ等からアクセ
ス可能なメモリシステムの持つ欠点を解決し、或
る程度の数（数十）の入出力用ポートからの同時
アクセスに対して、十分短い待ち時間でページ単
位で同一ページの読出しおよび書込みが可能な簡
略かつ経済的な多ポートメモリシステムを提供し
ようとするものである。
〔問題点を解決するための手段〕
本発明は、第１図に示すようにＭ個のデータ入
出力用のポートP0〜PM-1と、Ｍの整数倍のＮ個
のメモリバンクMB0〜MBN-1と、各ポートと各
メモリバンクとを接続するスイツチング・ネツト
ワークSNと、スイツチング・ネツトワークのコ
ントローラCNTとから構成され、ページを全メ
モリバンクへまたがるように格納する。そして接
続バスは入力用、出力用データバスおよび数本の
コントロールラインからなり、各々のポートから
入力用データバスを用いてまずアクセスすべきペ
ージアドレスをメモリバンク側へ転送し、ページ
内のアドレスのインクリメントをメモリバンク側
で行ない、同期してデータを入出力することによ
り、複数のポートから連続したデータの読出しお
よび書込みを同一ページに対しても行なえるよう
にしている。
スイツチング・ネツトワークは、システム全体
を簡略かつ経済的にするために、遅延が少なく構
成しやすいものが好ましく、例えば、接続バスを
ビツトスライス化して、PLA（Programmable
Logic Array）とカウンタを用いて構成すること
ができる。
メモリバンク側ではスイツチング・ネツトワー
クによるポートの切換に伴い、ページアドレスを
その都度ポート側から設定し直すのを避けるた
め、各メモリバンクがそれぞれ持つポート対応の
ページアドレスを切換えられたメモリバンクへ転
送する必要がある。このため、スイツチング・ネ
ツトワークの切換の方法を、一つずつ右または左
へずらすようにし、これと同期して各メモリバン
クの持つページアドレスをスイツチング・ネツト
ワークの切換の方向の隣のメモリバンクへ転送す
る。この場合ページアドレスの設定と転送用にシ
フトレジスタを用い、シフトとメモリアクセスを
同時に行なうことが可能なようにシフト中ページ
アドレスを固定しておくラツチと、メモリアクセ
ス用にページ内のアドレスを一つずつ増加させる
ためのカウンタとを各メモリバンクに持つことが
好ましい。
さらに上記本発明の構成において、一つのペー
ジをいくつかのブロツクに分け、例えばメモリバ
ンク切換の一周で一ブロツク分のメモリをアクセ
スするようにする構成をその態様に含む。このブ
ロツクという単位を導入する理由は次の作用の項
で詳しく説明する。
さらに、本発明はスイツチング・ネツトワーク
と各ポートとの間にバツフアを設け、スイツチン
グ・ネツトワークと転送し合うページ内のアドレ
スをスイツチング・ネツトワークの切換用カウン
タの値と各ポートの番号との和から計算するよう
にアドレス計算用加算器を各バツフアに持たせる
ことにより、各メモリバンクと各ポートの接続関
係と独立に、アクセスが開始できる多ポートメモ
リシステムを提供する。
〔作用〕
第１図において、メモリバンクおよびポートの
数をＮとし、時刻ｔ＝０の時左からｉ番目のメモ
リバンクMBiとｉ番目のポートPiが接続されてい
て、ｔ＝ｊの時（つまりｊ番目の切換の時）
MB(i+j)npdNとPiが接続されるようにスイツチン
グ・ネツトワークを切換るようにすると、メモリ
バンクは右隣のメモリバンクへページアドレスを
転送すればよい。ただし、最右端のメモリバンク
については、ページアドレスを最左端のメモリバ
ンクへ送るようにする。転送すべきビツト数は、
メモリバンクへ格納できる最大ページ数をＫ、ペ
ージ長をLP、ブロツク長をLBとすると、「log2K」
＋「log2N」＋「log2（LP／LB）」となる。ただし、
「Ｘ」はＸ以上の最小の整数とする。「log2K」は
ページアドレス分、「log2（LP／LB）」はページ内
のブロツクアドレス分、「log2N」はアクセスを
開始したメモリバンクを示すためのビツト数であ
る。ここで、ページの他にブロツクという単位を
導入した理由を以下に述べる。
１ポートの最大待ち時間はアクセス開始のメモ
リバンクをポート側で認識できるとすればスイツ
チング・ネツトワークの切換間隔であり、ブロツ
クを考えないとするとLP／Ｎ分のデータ転送時
間待つ必要がある。待ち時間を短くするためにペ
ージ長を短くすると、ページアドレスが長くなる
上メモリ管理が繁雑になる。そこで、ポートから
指定するのはページ単位とし、１ページを複数の
ブロツクに分割し、メモリバンクの切換が１周す
ると１ブロツク分のメモリがアクセスされるよう
にする。つまり、メモリバンクの切換の間隔中に
アクセスする単位はLB／Ｎであり、LP／LB周す
ることにより、１ページ分のデータをアクセスす
る。LB／Ｎがあまり小さいと各メモリバンク間
でのページアドレス転送の時間がなくなるため、
LBは、 LB／Ｎ≧「log2K」＋「log2N」 ＋「log2（LP／LB）」＋α を満足する必要がある。ここで、αはポートから
ページアドレスを設定するのに要する間隔であ
る。
各ポート側では、アクセスを開始したメモリバ
ンクとは独立に、ブロツクの先頭をMB0にする
必要がある。ポートPiが時刻ｊに接続されている
メモリバンクはMB(i+j)npdNであるから、そのブロ
ツクの、 〔（LB／Ｎ）｛（ｉ＋ｊ）modN｝＋１〕番目のデ
ータから、 （LB／Ｎ）｛ｉ＋ｊ）modN＋１｝番目のデー
タをアクセスすればよい。このため、スイツチン
グ・ネツトワークと各ポートの間にバツフアを持
ち、スイツチング・ネツトワーク側からアクセス
するバツフア内のアドレスを、切換用のカウンタ
の値と各ポートの番号の値との和から計算するよ
うにすることが望ましい。ブロツク内のアドレス
は、メモリバンク側とバツフア側で同期する必要
がある。
次に、本発明の多ポートメモリシステムの実装
上の問題について説明する。接続バス幅が広いと
実装上困難を来すが、本発明においては、ページ
アドレスをスイツチング・ネツトワークのデータ
線を用いて転送、設定し、ページ内のアドレスの
インクリメントをメモリバンク側で行なうので接
続バス幅が従来方式より狭くでき、実装上の困難
性が少ない。また経済的である。
以下さらに詳細に本発明を説明するために、実
施例を用いて説明する。
〔実施例〕
第２図は本発明の一実施例の要部ブロツク構成
図である。P0，P1…P15は、16本のデータ入出力
用ポート、PB0，PB1…PB15はバツフア、MB0〜
MB15は16個のメモリバンク、SNは16×16スイ
ツチング・ネツトワーク、CNTは16進のカウン
タである。接続バスおよびは書込みデータ用
に１バイトとパリテイビツト１ビツトの計９ビツ
ト、読出し用も同様に９ビツト、制御用に６ビツ
トの合計24ビツト幅である。スイツチング・ネツ
トワークの切換は、システムクロツクφと同期し
て右回りで一周するようになつており、このため
16進カウンタCNTを用いている。第３図に16進
カウンタCNTの値と各ポートと各メモリバンク
の接続関係を示す。第３図において、P0…P15は
ポートの番号、MB0…MB15はメモリバンクの番
号を表す。各メモリバンクでは、上記スイツチン
グ・ネツトワークSNの切換に同期してアドレス
を右隣のメモリバンク（最右端の場合は、最左端
のメモリバンク）へ転送する。そのために、シフ
トレジスタ（メモリバンク側のアドレス計算部
CSに含む）と各メモリバンクMB0〜MB15間を結
ぶ１ビツトのデータ線を用いる。
以下各メモリバンクの構成について更に詳しく
説明する。
第４図は第２図におけるメモリバンクの一つを
詳細に表したブロツク図である。また、第５図に
本実施例におけるシステムの全体のメモリの分割
の様子を示している。
この実施例においては、第５図に示すように、
本メモリシステムの全記憶容量を256メガバイト
とし、１ページのサイズを４キロバイト、１ブロ
ツクのサイズを512バイトとすることにした。１
ブロツクのサイズについては、メモリバンク数を
16とした場合に１メモリバンク当りのブロツクサ
イズが、シフトレジスタによるアドレスの転送お
よびポートP0〜P15からのアドレスの設定に要す
る時間とオーバラツプしてアクセス可能な程度で
あるため、１バンクのブロツクを32バイトとした
ので32×16で512バイトとなつた。また、１ペー
ジのサイズを４キロバイトとしたことにより、全
記憶容量は64キロページ分となり、ページアドレ
ス指定に２バイト必要になる。１メモリバンク中
の記憶容量は256メガバイトを16で割つて、16メ
ガバイトとなる。
第４図において、Ｍは８ビツト×16メガの16メ
ガバイト分のメモリ、S8-1，S8-2はそれぞれペー
ジアドレスの上下８ビツトずつを持つシフトレジ
スタ兼カウンタである。また、S3は１ページ８ブ
ロツクのブロツクをカウンタするための３ビツト
シフトレジスタ兼カウンタ、C5は１ブロツク32
バイトをカウントするための32進カウンタであ
る。シフトレジスタ兼カウンタS8-1，S8-2のペー
ジアドレスおよびシフトレジスタ兼カウンタS3の
ブロツクアドレスは、スイツチング・ネツトワー
クの切換と同期して右隣のメモリバンクに転送さ
れなければならないため、シフトレジスタ兼カウ
ンタS8-1，S8-2はページアドレス設定のため８ビ
ツトパラレル入力と、メモリへアドレスを示すた
め８ビツトパラレル出力の他に１ビツトのシリア
ル入出力を持つ必要がある。また、同様に、S3も
３ビツトのパラレル出力と１ビツトのシリアル入
出力を持つ必要がある。ポート側から指定される
アドレスはページ単位であり、ページの先頭から
アクセスされることを前提とするため、S3はペー
ジアドレスが設定された時点でリセツトされる必
要がある。さらに、メモリバンクを一周すると次
のブロツクに移らなければならないため、16ブロ
ツク分をカウントする４ビツトのシフトレジスタ
兼カウンタS4を用意し、そのキヤリーをS3へ入力
する。なお、各ポートとスイツチング・ネツトワ
ーク間のバツフアを取り除き、必ずMB0からア
クセスを開始すると仮定した場合にはこのS4を省
略することができる。その場合にはMB0で必ず
S3を一つ増加させるようにする。さらに、ページ
を越えて連続した領域をページをいちいち設定し
なおすことなしにアクセス可能とするために、S3
のキヤリーをS8-1へ、S8-2のキヤリーをS8-1へ入
力することが望ましい。
ページアドレスおよびブロツクアドレスを隣の
メモリバンクへ転送するのとメモリアクセスをオ
ーバーラツプして可能とするために、ページアド
レスおよびブロツクアドレスを固定しておくため
に、L8-1，L8-2というページアドレス用の８ビツ
トのラツチとL3というブロツクアドレス用の３
ビツトのラツチを用いる。また、１ブロツク内で
アドレスを一つずつ増加させるための５ビツトつ
まり32進カウンタC5を用意する。ページアドレ
スおよびブロツクアドレスは、この32バイトをア
クセス中に隣のメモリバンクへ転送するか、また
はポートから別のページアドレスおよびブロツク
アドレスが設定されなければならない。
データおよびアドレスは、８ビツト＋パリテイ
ビツトの計９ビツトの単方向性バス２本２１，２
２を用いてポート間を転送される。パリテイのチ
エツク並びにパリテイビツトの付加は、４図の
PCおよびPAのように各メモリバンクの出入口で
行なわれる。
書込み、読出しのタイミングやイネーブル等は
システムクロツクΦおよびポートからの制御信号
を用いて第４図のメモリバンク制御部MBCで解
析され、各カウンタやラツチおよびメモリに制御
信号が送られる。
第６図は第２図および第４図における多ポート
メモリシステムのタイミングチヤートである。各
メモリバンクのアドレスは第６図におけるA0，
A1，A2，A3，A4，…のように指定され、システ
ムクロツクφと同期して各ポートからアクセスさ
れる。これと同時にページアドレスおよびブロツ
クアドレスを隣のメモリバンクに転送させるため
に、転送に先立ちラツチセツトLsのタイミングで
ラツチL8-1，L8-2およびL3にシフトレジスタ兼カ
ウンタS8-1，S8-2およびS3のアドレスをセツト
し、ページアドレス16ビツト、ブロツクアドレス
３ビツトおよびバンクカウント４ビツトの計23ビ
ツトをシフトクロツクφsに従つて右隣へ１ビツト
ずつ転送する。ここで、前述したように各ポート
ともバンクメモリMB0からアクセスを開始する
とした場合には、バンクカウントの４ビツト分は
不要となる。もしそうでないとすると、S4カウン
トアツプのタイミングでバンクカウント用のカウ
ンタを一つカウントアツプする必要がある。この
場合、このS4カウンタはページアドレスを設定す
る時点でリセツトしなければならない。ページア
ドレスがポートから設定可能な期間は、S4のカウ
ントアツプが終了してからアドレスのシフトを開
始するまでの間で、第６図のアドレスセツトイネ
ーブルAEのタイミングはその区間を示している。
また、スイツチング・ネツトワークの切換も、こ
のシステムクロツクφに同期して行なわれる必要
があり、ラツチにアドレスが設定されると同時に
切換られるのが好ましい。第６図のネツトワーク
切換NSWのタイミングは、この切換時期を示し
ている。
第７図は本発明の多ポートメモリシステムにお
いて、入出力ポートを４とした時のある時点（ｔ
＝ｊ）の各ポートからのアクセス状況と、次にス
イツチング・ネツトワークの切換を行なつた時点
（ｔ＝ｊ＋１）の各ポートからのアクセス状況を
示したものである。
第８図は４×４のスイツチング・ネツトワーク
のポートからメモリバンク側へ書込むデータライ
ンの１ビツト分をPLAを用いて構成した場合の
例を示している。IP0〜IP3が入力側、つまりポー
ト側で、OMB0〜OMB3が出力側つまりメモリバン
ク側、またA0，A1が接続切換用の４進カウンタ
の出力である。論理式でこのカウンタの出力A0，
A1、IP0〜IP3およびOMB0〜OMB3の関係を表すと次
式(1)のようになる。
OMB0＝A0・A1・IP0∨A0・A1・IP3∨A0・A1
・IP2∨A0・A1・IP1 OMB0＝A0・A1・IP0∨A0・A1・IP3∨A0・A1
・IP2∨A0・A1・IP1 OMB1＝A0・A1・IP1∨A0・A1・IP0∨A0・A1・IP3∨A0・A
1・IP2 OMB0＝A0・A1・IP0∨A0・A1・IP3∨A0・A1
・IP2∨A0・A1・IP1 OMB1＝A0・A1・IP1∨A0・A1・IP0∨A0・A1・IP3∨A0・A
1・IP2 OMB2＝A0・A1・IP2∨A0・A1・IP1∨A0・A1・IP0∨A0・A
1・IP3 OMB0＝A0・A1・IP0∨A0・A1・IP3∨A0・A1
・IP2∨A0・A1・IP1 OMB1＝A0・A1・IP1∨A0・A1・IP0∨A0・A1・IP3∨A0・A
1・IP2 OMB2＝A0・A1・IP2∨A0・A1・IP1∨A0・A1・IP0∨A0・A
1・IP3 OMB3＝A0・A1・IP3∨A0・A1・IP2∨A0・A1・IP1∨A0・A
1・IP0(1) また、第９図は４×４のスイツチング・ネツト
ワークのポートからメモリバンク側を読出すデー
タラインの１ビツト分を同様にPLA
（Programmable Logic Array）を用いて構成し
た場合の例を示している。IMB0〜IMB3が入力側つ
まりメモリバンク側で、OP0〜OP3が出力側つま
りポート側、A0，A1は第８図と同様に接続切換
用の４進カウンタの出力である。論理式でA0，
A1、IMB0〜IMB3、OP0〜OP3の関係を表すと次式(2)
のようになる。
OP0＝A0・A1・IMB0∨A0・A1・IMB1∨A0・A
1・IMB2∨A0・A1・IMB3 OP0＝A0・A1・IMB0∨A0・A1・IMB1∨A0・A
1・IMB2∨A0・A1・IMB3 OP1＝A0・A1・IMB1∨A0・A1・IMB2∨A0・A1・IMB3∨A0
・A1・IMB0 OP0＝A0・A1・IMB0∨A0・A1・IMB1∨A0・A
1・IMB2∨A0・A1・IMB3 OP1＝A0・A1・IMB1∨A0・A1・IMB2∨A0・A1・IMB3∨A0
・A1・IMB0 OP2＝A0・A1・IMB2∨A0・A1・IMB3∨A0・A1・IMB0∨A0
・A1・IMB1 OP0＝A0・A1・IMB0∨A0・A1・IMB1∨A0・A
1・IMB2∨A0・A1・IMB3 OP1＝A0・A1・IMB1∨A0・A1・IMB2∨A0・A1・IMB3∨A0
・A1・IMB0 OP2＝A0・A1・IMB2∨A0・A1・IMB3∨A0・A1・IMB0∨A0
・A1・IMB1 OP3＝A0・A1・IMB3∨A0・A1・IMB0∨A0・A1・IMB1∨A0
・A1・IMB2(2) 上記(1)式および(2)式を入力16ビツト、出力16ビ
ツト、接続切換用の16進カウンタの出力４ビツト
にそのまま拡張することにより、第２図で示した
ポートとメモリバンクの接続関係を双方で実現す
ることができ、その拡張した下記の式：(3)式(4)式
を16×16のPLAに適用し、そのPLAをバス幅の
個数分つまり24個並列に用いることにより、第２
図で示した多ポートメモリシステム用の小型で経
済的なスイツチング・ネツトワークを作ることが
できる。
OMB0＝A0・A1…A15・IP0∨A0・A1…A15・I
P15∨…∨A0・A1…A15・IP1 OMB0＝A0・A1…A15・IP0∨A0・A1…A15・I
P15∨…∨A0・A1…A15・IP1 OMB1＝A0・A1…A15・IP1∨A0・A1…A15・IP0∨…∨A0・
A1…A15・IP2 〓 〓 OMB15＝A0・A1…A15・IP15∨A0・A1…A15・IP14∨…∨A
0・A1…A15・IP0(3) OP0＝A0・A1…A15・IMB0∨A0・A1…A15・I
MB1∨…∨A0・A1…A15・IMB15 OP0＝A0・A1…A15・IMB0∨A0・A1…A15・I
MB1∨…∨A0・A1…A15・IMB15 OP1＝A0・A1…A15・IMB1∨A0・A1…A15・IMB2∨…∨A0
・A1…A15・IMB0 〓 〓 OP15＝A0・A1…A15・IMB15∨A0・A1…A15・IMB0∨…∨A
0・A1…A15・IMB14(4) PLAを用いたスイツチング・ネツトワークSN
の構成は前述した通りである。しかし、PLAを
用いずに一般の論理回路を組み合せても前記式(1)
〜(4)が実現できる。
第１０図は第２図におけるポートバツフアPBi
の一つを詳細に表したブロツク図である。
このポートバツフアは書込み及び読出しの全体
としての効率を向上させるためのものである。
或る１ページの書込みの時、書込みをその時ス
イツチング・ネツトワークSNで接続した任意の
メモリバンクMBiにページの先頭から行なうと、
読出し時にはどこがページの始めかがわかり難
く、アクセスに困難性が生じる。そこで、ページ
の始めは特定のメモリバンク、例えばメモリバン
クMB0であると決めておくことが望ましい。と
ころが書込み時に当該ポートがスイツチング・ネ
ツトワークSNによりメモリバンクMB0に切換ら
れるまで待つのでは全体として効率が悪い。
この第１０図の実施例においては、４キロバイ
トのバツフアを２面持ち（１１及び１２）、一方
のバツフア１１（または１２）がポート側からア
クセスされている時、もう一方のバツフア１２
（または１１）をメモリバンクとのデータ転送に
利用できるようにダブルバツフアを構成してい
る。その際バツフア１１，１２のいずれを、ポー
ト側からのアクセス、メモリバンクとのデータ転
送に用いるかの選択は、各バツフア１１，１２の
アドレス側のセレクタ１１AS及び１２ASとデー
タ側のセレクタ１１SD及び１２SDで切換制御さ
れる。例えばメモリバツフア１１がポートの上方
からアクセスされるようにセレクタ１１AS，１
１SDで切換接続されている時、セレクタ１２AS
及び１２SDはメモリバツフア１２をメモリバン
ク側に切換接続する。
メモリバンク側とデータ転送し合うためのアド
レスは、下位５ビツトA0〜A4をシステムクロツ
クφをDI１で分周して作り、その上の４ビツト
A8〜A5をスイツチPBSでセツトされたポートの
番号とスイツチング・ネツトワークの切換用カウ
ンタ（CNT）の出力を加算器ADDで和をとつて
作り、上位３ビツトA9〜A11をシステムクロツク
φをDI２で分周して作つている。なお、PBCは
ポート側のコントローラ、PBPAはポート側から
の書込みデータのパリテイ付加部、PBPCはメモ
リバンク側から読出したデータのパリテイチエツ
ク部を示す。このポートバツフアを用いることに
より、スイツチング・ネツトワークCNTの接続
関係と独立して、ポート側からページ単位でアク
セスすることができる。例えばポートの上方から
の書込みを考えると、第１０図のポートバツフア
（１１又は１２）では、書込む１ページ内のどこ
から送るかというアドレス：書込み開始アドレス
を計算している。先に説明したように一つのペー
ジ（４キロバイト）というのは第５図のように縦
に８ブロツクに分れており、さらにその１ブロツ
クは32バイトずつ分けて右回りで隣のメモリバン
クに順に格納されている。例えば第３図の16進カ
ウンタの値が０の時にポート４から書込む時は第
２図のメモリバンクMB4から書込みが開始され
る。またカウンタの値が１の時にポート４から書
込みを開始する時にはメモリバンクMB5から書
込みが開始される。即ち、16進カウンタの値プラ
スポートの番号のメモリバンクMBiに当該ポート
は切換られている。従つて、ポート側から書込み
を開始するメモリバンクへ格納するページのデー
タを適当な部分から転送し、１ページのブロツク
の途中から当該書込み開始メモリバンクに書込
み、順に前記の態様で隣のメモリバンクに書込み
そのページの一番最後まできて、そのページのブ
ロツクの頭までもどつた時、丁度メモリバンクの
頭（例えばMB0）に来るようにすれば良い。本
実施例ではその、書込むページの書込み開始アド
レスの計算は16進のカウンタCNTの値と書込み
を行なうポートが持つているアドレス：ポート
P5なら５という値を加算してやると丁度そのペ
ージの書込み開始アドレスの値がでてくる。従つ
て、それぞれのポートでこの計算を行なうように
すれば良い。
以上は書込みの場合であるが、読出しの場合も
同様であり、ポートの上からのアクセス時に、当
該ポートが接続しているメモリバンクMBiから読
出しを開始し、その読出したデータを１１，１２
の一方例えば１１のバツフアに書込む時、やはり
加算器ADDで当該ポートの持つ番号と16進カウ
ンタCNTの値の和の計算し、それを書込むバツ
フア１１をアクセスするアドレスA5〜A8に用い
ることにより、書込み完了時には該バツフア１１
にはページの始めからメモリバンク側から読出し
たデータが格納される。従つて、当該ポートの上
方からこのメモリバンク１１をアクセスして読出
すことが容易になる。
以上本発明について実施例を示したが、本発明
に係る多ポートメモリシステムはこれに限らず、
特許請求の範囲内で種々変更可能なこと勿論であ
る。
〔発明の効果〕
本発明によれば、ページアドレスをデータ線を
用いて転送し、メモリバンク内でアドレスの計算
を行なうようにすることにより、各ポートメモリ
システムにおいて実装上困難を来すバス幅をせま
くすることができ、システム全体を小型で経済的
に構成することができる。
さらに、スイツチング・ネツトワーク自体をビ
ツトスライス化してPLAを用いて構成すること
により、遅延の少ない簡略なスイツチング・ネツ
トワークを構成することができる。
また、スイツチング・ネツトワークの接続の切
換を一つずつ隣へ移すようにすることにより、ア
ドレスをシフトレジスタを用いて各メモリバンク
の隣へ転送するだけで、バンクの切換毎にアドレ
スを設定しなおす必要がなくなり、連続した領域
を効率よくアクセスすることが可能なシステムを
構成することができる。その上、アドレスの隣の
メモリバンクへの転送と、ポートからのメモリへ
のアドレスを独立して同時に行なうことが可能に
なるため、連続した領域をアクセスタイムのよど
みなく、読出し、書込みが可能となる。
さらに、本発明によればスイツチング・ネツト
ワークと各ポートとの間にバツフアを設け、スイ
ツチング・ネツトワークと転送し合うページ内の
アドレスをスイツチング・ネツトワークの切換用
カウンタの値と各ポートの番号との和から計算す
るようにアドレス計算用加算器を各バツフアに持
たせることにより、各メモリバンクと各ポートの
接続関係と独立に、アクセスが開始できる。
このような本発明の多ポートメモリシステム
は、並列処理システムにおける共有メモリとして
多用することが可能であり、特にページ単位のア
クセスを基本とする関係データベースマシンや知
識ベースマシンの構成に極めて有用である。
【図面の簡単な説明】
第１図は本発明による多ポートメモリシステム
の構成図、第２図は本発明の実施例の要部ブロツ
ク構成図、第３図は16進カウンタの値と各ポート
と各メモリバンクの接続関係を示す図、第４図は
第１図における１メモリバンク中のさらに詳細な
ブロツク図、第５図は第１図および第４図におけ
るシステムの全体のメモリの分割の様子を示した
図、第６図は第１図および第４図におけるシステ
ムの処理のタイミングチヤート、第７図は時刻ｔ
＝ｊと時刻ｔ＝ｊ＋１における各ポートからのア
クセスの様子を示した図、第８図および第９図は
４×４のスイツチング・ネツトワークの１ビツト
分をそれぞれポートからメモリバンク方向へとメ
モリバンクからポート方向へ接続するために
PLAを用いて構成した場合の実施例のPLA内の
配線図、第１０図は第２図における１ポートバツ
フア中のさらに詳細なブロツク図である。 （主な符号）、P0〜PM-1：データ入出力用のポ
ート、MB0〜MBN-1：メモリバンク、SN：スイ
ツチング・ネツトワーク、CNT：スイツチン
グ・ネツトワークのコントローラ、Ｍ：８ビツト
×16メガの16メガバイト分のメモリ、MBC：メ
モリバンク制御部、S8-1，S8-2：それぞれページ
アドレスの上下８ビツトずつを持つシフトレジス
タ兼カウンタ、S3：１ページ８ブロツクのブロツ
クをカウンタするための３ビツトシフトレジスタ
兼カウンタ、C5：１ブロツク32バイトをカウン
トするための32進カウンタ、S4：シフトレジスタ
兼カウンタ、L8-1，L8-2：ページアドレス用の８
ビツトのラツチ、Ｌ：ブロツクアドレス用の３ビ
ツトのラツチ、１１，１２：バツフア、１１AS，
１２AS，１１SD，１２SD：セレクタ、DI１，
DI２：カウンタ、ADD：加算器、PBS：スイツ
チ、PBC：コントローラ、PBPA，PA：パリテ
イ付加部、PBPC，PC：パリテイチエツク部。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のデータ入出力用のポートP0〜PM-1と、
    複数のメモリバンクMB0〜MBN-1と、各ポート
    Piと各メモリバンクMBjとを接続するスイツチン
    グ・ネツトワークSNとを有し、ページを全メモ
    リバンクMB0〜MBN-1にまたがるように格納し、
    ページ単位で各入出力用ポートPiからアドレスが
    指定される多ポートページメモリシステムにおい
    て、ページアドレスを前記スイツチング・ネツト
    ワークSNのデータ線１，２を用いて転送、設定
    し、アドレスの計算を各メモリバンクMBj側で
    行なうように構成し、前記各メモリバンクMBj
    間でポートの切換と同期してページアドレスを転
    送し合うためにスイツチング・ネツトワークSN
    の切換をローテートさせると共にアドレスを隣接
    メモリバンクMBj+1またはMBj-1へ転送するため
    のシフトレジスタSxと、シフト中のページアドレ
    スを固定させておくラツチLyと、該転送の間ペ
    ージアドレスを一つずつ増加させるためのカウン
    タCzと、切換が１周したときにブロツクのアドレ
    スを一つ増加させるためのカウンタSxとを各メモ
    リバンクMBjに持つことを特徴とする多ポート
    メモリシステム。 ２ 前記スイツチング・ネツトワークSNは、デ
    ータ転送バスを２方向に持ち、該バスはビツトス
    ライス化され、PLAとカウンタを用いて構成さ
    れることを特徴とする特許請求の範囲第１項記載
    の多ポートメモリシステム。 ３ 各々からページ単位でアドレスが指定される
    複数のデータ入出力用のポートP0〜PM-1と、複
    数のメモリバンクMB0〜MBN-1と、該各ポート
    Piと各メモリバンクMBjとの接続の切換をローテ
    ートさせるスイツチング・ネツトワークSNと、
    アドレスを隣接メモリバンクMBj+1またはMBj-1
    へ転送するためのシフトレジスタSxと、そのシフ
    トの間ページアドレスを固定させておくラツチ
    Lyと、そのシフトの間ページアドレスを一つず
    つ増加させるためのカウンタCzと、該各ポートと
    各メモリバンクとの切換が１周した時にブロツク
    のアドレスを一つ増加させるためのカウンタSxと
    を各メモリバンクMBjに有し、前記各メモリバ
    ンク間でのポートの切換と同期してページアドレ
    スを転送し合うようになし、ページを全メモリバ
    ンクへまたがるように格納し、ページアドレスを
    上記スイツチング・ネツトワークSNのデータ線
    １，２を用いて転送、設定し、アドレスの計算を
    各メモリバンク側で行ない、複数のポートからの
    連続したデータの読出しおよび書込みを同一ペー
    ジに対しても行なえるようにした多ポートメモリ
    システムにおいて、 さらに、前記スイツチング・ネツトワークSN
    と各ポートPiとの間にそれぞれバツフア１１，１
    ２を持ち、該各バツフア１１，１２はスイツチン
    グ・ネツトワークSNと転送し合うページ内のア
    ドレスを前記スイツチング・ネツトワークSNの
    切換用カウンタの値と各ポートの番号との和から
    計算するアドレス計算用加算器ADDを持ち、各
    メモリバンクと各ポートの接続関係と独立に、ア
    クセスが開始されるようになすことを特徴とする
    多ポートメモリシステム。
JP60229537A 1985-10-15 1985-10-15 多ポ−トメモリシステム Granted JPS6289149A (ja)

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