JPH0215150Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、セツトアソシエイテイブなバツフア
メモリを有し、該バツフアと主記憶装置間の情報
伝送がSWAP方式で実行される情報処理装置に
おけるバツフア制御回路に関する。

階層制御によつて、上位階層で不要になつた情
報を下位に書き戻して空領域をつくり、必要情報
を下位階層から読込んでくる階層間の情報の入れ
替え転送をスワツピング（SWAPPING）とい
う。

このようなスワツプ（SWAP）方式における
場合は、バツフアメモリの内容が主記憶装置より
先に更新されるので、バツフアの内容を無効とす
る時は、更新されている内容を主記憶装置へ転送
する必要がある。今までは、セツトアソシエイテ
イブに構成されるバツフアメモリのあるラインに
属する全セツトのブロツクが無効（主記憶へのデ
ータ転送が完了）となると次のラインを無効とな
るような制御が行なわれている。したがつて主記
憶装置の書込み動作が終了しないと、次の書込み
動作が実行できないために、バツフア容量が大き
く、セツト数が大きくなると主記憶装置待ちによ
り、バツフアリリース時間が増大するという欠点
を有している。更にバツフアメモリにチヤネルが
接続されている場合は、このリリース時間中チヤ
ネルのアクセス要求が受け付けられない為にオー
バーランの発生の可能性の問題を含んでいる。

したがつて本考案はかかる欠点を解決するバツ
フアメモリ制御回路を提供することを目的とする
ものであり、バツフアメモリと主記憶装置間の情
報伝送がSWAP方式で実行され、且つ主記憶装
置がｎ個のバンクからなり、前記バツフアメモリ
はｍ行ｎ列のメモリブロツクからなり、前記ｎ列
のメモリブロツクは各々主記憶装置のｎ個のバン
クに対応し、ｋ列目のメモリブロツクには主記憶
装置のｋ番目のバンク内のデータを記憶するセツ
トアソシエテイブなバツフアメモリに於いて、ｍ
行ｎ列で構成されるバツフアメモリの無効化の際
に、mi行に対応するｎ列全てのブロツク内のデ
ータを連続して主記憶装置に転送し、且つ前記バ
ツフアメモリ内の前記データを無効化すると共
に、mi＋１行に対応するｎ列全てのブロツク内
のデータを連続して主記憶装置に転送し、且つ前
記バツフアメモリ内の前記データを無効化する動
作を行うことを特徴とするものである。

以下図面を参照して本考案を説明する。

第１図はセツトアソシエイテイブのバツフア構
成について説明する図で、MMは主記憶装置、
BMはバツフアメモリ、AAはアドレス・アレイ
である。

バツフアメモリBMと主記憶MMは同一列内で
対応し、アドレス・アレイAAには、バツフアメ
モリBMにとりこまれた主記憶上のブロツクＢに
対応するアドレスが登録される。

第２図は、本考案の１実施例である。

図において、１は実効アドレスレジスタ
（EAR）であり、cpu又はチヤネルよりのページ
アドレスＰ、ラインアドレスＬ、ブロツクアドレ
スＢが記憶される。

ページアドレスＰは論理アドレスとなつてお
り、セグメントアドレスＳとともに図示していな
いアドレス・トランスレーシヨン・バツフア
（ATB）により実効アドレスに変換される。した
がつてATBの出力は比較器２の一入力端に入力
される。

３はアドレスアレイであつて、実効アドレスレ
ジスタ１よりのラインアドレスＬとデコーダ４の
状態に対応して比較器２の他方入力端へ、順次記
憶されているアドレスが出力される。比較器２で
実効アドレスと対応するアドレス・アレイ３より
の出力があるとき、一致を検知してバツフア５に
記憶する。６はバツフアメモリＢであつて、比較
器２の出力とタイミングを合わせるための遅延機
能をはたすレジスタ（LMA），（LMS）を介した
ラインアドレスＬ及びデコーダ４の出力とにより
アドレス・アレイ３のアドレス出力と同期して対
応するアドレスの記憶内容が読出される。セレク
タ７はレジスタ５からの一致信号がある時バツフ
ア６の出力を図示していない主記憶装置MGMへ
送り、主記憶MEMへのデータ転送が完了するこ
とになる。

次に本考案の動作すなわち、あるライン（列）
のセツト方向にリリース動作を実行するのではな
く、ライン方向にリリース動作を実行することに
ついて説明する。

先づ、ストツプアドレスレジスタ（STOP
ADR）の内容をセツト数＋Ｌ（ラインの長さ）と
して、比較器８の一入力端に入力される。一方実
効アドレスレジスタ１の内容をオール“０”とす
る。したがつてレジスタ９には実効アドレスレジ
スタ１と同じ内容が記憶される。プリフエツチポ
ート（PFP）１０はアドレスを実効アドレスレ
ジスタ１の入力にある加算器１１に入力する。し
たがつて加算器１１は１回のバツフア無効動作を
終了ごとにアドレスを１ずつ加算して、実効アド
レスレジスタ１の内容を＋１に書替えることにな
る。ラインアドレスからキヤリ（桁上）があると
ページアドレスが１ずつ増加される。

本考案によつて加えられた回路は、レジスタ９
から遅延用レジスタP′，P″を介してセツトレジ
スタ１２につながる回路である。

動作対象となるセツト位置がセツトレジスタ１
２に送出されデコーダ回路４によつてアドレスア
レイ３、バツフア６に対象セツトを指定すること
になる。この動作のくり返しがセツト数＋Ｌ分行
われると比較器８でそれが検知されバツフア無効
化動作は終了される。

第３図は本考案の動作タイムチヤートである。
Ｐで実効アドレスレジスタ１（EAR）へのアド
タス設定が行われ、B₁はEARからのアドレス読
出し、B₂はレジスタ９からの読出し、Ｒはレジ
スタP′からの読出し、P″はレジスタP″からの読
出してあつて初期状態で０ライン、０セツト位置
が動作対象となる。したがつて次の期間PMO00，
01，10，11の期間で０ライン、０セツト位置がバ
ツフア無効化される。１無効化動作完了によつて
実効アドレスレジスタ１の内容は＋１されるか
ら、次には１ライン目が同様の動作によつて無効
化の対象となる。

以上述べたように、これまではni列に対応する
ｍ行全てのブロツクが無効化されるとni＋１列に
対応するｍ行全てのブロツクを無効とするような
方法であるのに対し、本考案の回路は、mi行に
対応するｎ列全てのブロツクを無効化するとmi
＋１行に対応するｎ列全てのブロツクを無効とす
るものである。

すなわち本考案は、リリース動作が同一ライン
で実行されるのではなく異なるラインで実行され
るので主記憶装置MEMは下位ビツトでインタリ
ーグしている場合はリリース動作による主記憶装
置の書込みが同一ブロツク（又はバンク）ではな
く別ブロツク（又はバンク）に実行されるので主
記憶動作待ちがなくなる。

更に本考案実施のためにはハートウエア発生ア
ドレスの１部をセツト指定部とみなすだけでよい
のでハードウエアの追加はほとんどなくSWAP
方式のバツフアを高速に無効化できる。

【図面の簡単な説明】

第１図は、アドレアレイ、バツフアメモリ、主
記憶装置との関係を示す図、第２図は、本考案の
実施例ブロツク図、第３図は、本考案動作タイム
チヤートを示す図である。 図において、１は実効アドレスレジスタ、３は
アドレスアレイ、６はバツフアメモリ。

Claims (1)

1. 【実用新案登録請求の範囲】 バツフアメモリと主記憶装置間の情報伝送が
   SWAP方式で実行され、且つ主記憶装置がｎ個
   のバンクからなり、前記バツフアメモリはｍ行ｎ
   列のメモリブロツクからなり、前記ｎ列のメモリ
   ブロツクは各々主記憶装置のｎ個のバンクに対応
   し、ｋ列目のメモリブロツクには主記憶装置のｋ
   番目のバンク内のデータを記憶するセツトアソシ
   エテイブなバツフアメモリに於いて、 ｍ行ｎ列で構成されるバツフアメモリの無効化
   の際に、mi行に対応するｎ列全てのブロツク内
   のデータを連続して主記憶装置に転送し、且つ前
   記バツフアメモリ内の前記データを無効化すると
   共に、mi＋１行に対応するｎ列全てのブロツク
   内のデータを連続して主記憶装置に転送し、且つ
   前記バツフアメモリ内の前記データを無効化する
   動作を行うことを特徴とするバツフア制御回路。