JPS61264455A

JPS61264455A - 主記憶一致制御方式

Info

Publication number: JPS61264455A
Application number: JP60106719A
Authority: JP
Inventors: Nobuhiko Kuribayashi; 栗林　暢彦; Masaki Kitajima; 正樹北島; Kazushi Sakamoto; 一志坂本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-05-18
Filing date: 1985-05-18
Publication date: 1986-11-22
Also published as: JPH0444975B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、バッファ　（キャッシュ）メモリを有する処
理装置とベクトル演算をする処理装置が共通の主記憶を
ア・クセスするシステムの主記憶一致制御方式に関する
。

〔従来の技術〕

共通の主記憶を複数の処理装置で共用するシステムで、
第３図に示すように１もしくは複数台のＣＰＵ　（中央
処理装置）が超高速のＢＳ（キャッシュとも呼ばれるバ
ッファメモリ）を有し、ＭＳＵ（主記憶）アクセス時に
はそのデータをＢＳへも格納し、ＭＳＵのデータの一部
がＢＳにもあるようにして該データが必要なときはＢＳ
より取寄せて使用する装置では、そのデータのＭＳＵア
ドレスをＴＡＧ　（、タグ）へ書込んでおき、必要デー
タがＢＳにある否かのチェックができるようにしている
。また、主記憶を複数の処理装置がアクセスし、書込み
（ストア）も行なうシステムでは、他の処理装置第３図
ではＣＨＰ　（チャネルプロセッサ”）　、ＶＵ　（ベ
クトル処理装置）等がＭＣＵをアクセスしてそのデータ
を変更したときは、それ以後ＣＰＵがＢＳ内の古いデー
タを用いて処理することを回避するため、ＢＳ内の該当
データを無効にするようにしている。

この、他の処理装置がＭＳＵにストアアクセスしたとき
ＢＳ内の該当アドレスのデータを無効にする処理をＢＩ
（バッファ・インバリデーション、処理と言い、具体的
にはＢＳのＴＡＧｌの該当アドレスを消去する。このＢ
Ｉ処理をストアアクセスの都度、処理装置間で行うと処
理装置の負荷が増加するため、ＭＣＵ　（メモリ制御部
）内にＴＡＧ２を設けてその処理の一部をＭＣＵに負担
させる方式もある。このＴＡＧ２はＴＡＧＩを包含する
。第４図はＴＡＧの説明図で、（ａｌはＴＡＧＩ、（ｂ
）はＴＡＧ２である。ＴＡＧＩは、６４バイトのデータ
６４１１Ｍ（６４カラム）を１ブロツクとしか＼るブロ
ックの１６個のデータ（トータル容量６４ＫＢ）に対す
るアドレスＡＤＤＲＥＳＳ　（第４〜１９ビツトの１６
ビツト）と、各ブロックに付された４ビツトのコントロ
ールビットＣＴＲＬを有する。これに対しＴＡＧ２はハ
ードウェア量を低減するために管理単位を粗くし、１ブ
ロツクは２５６バイト（これはＴＡＧｌの４倍）として
そのブロックのアドレスを５１２個分、２ブロツクに分
けて持つ。これらはＡ、Ｂ各ボートに対して持つから全
体としては４ブロツクあり、これらに２ピントのＣＴＲ
Ｌが付く。ＴＡＧ２のブロックサイズがＴＡＧｌの４倍
で、かつブロックの構造が相違するので（２ブロツクと
１６ブロツク）完全にＴＡＧ１＝ＴＡＧ２で制纏するの
が困難であるためＴＡＧ２がＴＡＧＩを包含するように
制御するこのためＴＡＧＩのアドレスは全てＴＡＧ２に
あるが、逆の関係は成り立たない。

、そこで、ＣＰＵ以外の処理装置がＭＳＵをストアアク
セスすると、ＭＣＵはそのアドレスでＴＡＧ２を参照し
、一致するものがあればＭＣＵからＣＰＵにそのアドレ
スを通知する（なければ通知しない）。そして、通知を
受けたＣＰＵはＴＡＧｌをチェックし、一致するものが
あれば該当アドレスを無効化する。従って、ＣＰＵがＭ
ＳＵストアアクセスがある毎にＴＡＧＩをチェック゛す
るという必要がなくなるので、その分負担が軽減され、
しかもＭＳＵとＢＳの一致性が保たれる。

なおＴＡＧＩのデータブロックサイズは６４Ｂなので、
Ｂｌ処理は６４Ｂ単位に行なわれる。またＭＣＵはＡ、
Ｂ各アクセスバイブラインを持ち、ＶＵは８ＢのＡ、Ｂ
各パイプラインをアクセスする。そして連続アクセス時
はブロックアクセスを行ない、１アクセスは１６Ｂ単位
である。ディスタンスアクセスおよびインダイレクトア
クセス時は８Ｂまたは４Ｂ単位でアクセスし、Ａボート
とＢポートを交互に使用する。

〔発明が解決しようとする問題点〕

ところで、上述した主記憶一致制御方式では、例えばＶ
ＵがＢＳのブロックサイズバウンダリである６４Ｂ（バ
イト）のデータをＭＳＵへ連続ストアする場合は、１６
Ｂ単位のそのベクトルストアリクエスト毎にＭＣＵはＴ
ＡＧ２をチェックし、Ｂｌ処理を行う。従って全体では
４回のＢｌ処理を行なうが、これは纏まれば１回で済む
ことであり、他の３回は無駄である。ＶＵからのディス
クンススドアやインダイレクトストアのように８Ｂ又は
４Ｂ単位で行なう場合も同様で、纏まれば６４Ｂバウン
ダリ内に収まるならそれらは一括処理できる性質のもの
で、ストアリクエストの都度ＴＡＧチェックを行なうの
は無効ＢＴ処理の発生を招いて処理効率を低下させる。

本発明はこの点を改善しようと子るものである。

〔問題点を解決するための手段〕

本発明は、バッファメモリを有する処理装置とベクトル
処理装置が共通の主記憶をアクセスするシステムで、該
ベクトル処理装置が咳主記憶をストアアクセスするとき
該バッファメモリの該当アドレスを無効化する処理を行
なう主記憶一致制御方式において、ベクトル処理装置が
主記憶を連続ストアアクセスまたはディスタンスアクセ
スする場合、バッファメモリのデータブロックサイズの
バウンダリを越えるデータストア時およびバウンダリを
越えないが最後のデータストアであるとき、該バッファ
メモリの無効化処理のためのフラグをオンにし、このフ
ラグがオンのストアアクセス時のみ無効化処理を行なう
ことを特徴とするものである。

〔作用〕

ベクトル処理装置による主記憶アクセスは連続して（ア
ドレスが）行なわれることが多い。１回のアクセスは８
バイト又は１６バイト単位等であり、そしてデータブロ
ックは６４バイト等が単位であるから、ストアアクセス
のデータ量がデータブロック単位になる迄はＢＩｌ処理
ず、これを越えるとき、若しくは越えなくとも最後のデ
ータストアである時、Ｂｌ処理するようにすれば不要な
省略可能なりｌ処理を排除することができる。この無効
化処理をする装置はバッファメモリを有する処理装置、
またはメモリ制御装置であるが、いずれも不要な無効化
処理が減る分だけ処理効率が改善される。以下、図示の
実施例を参照しながらこれを詳細に説明する。

〔実施例〕

第１図（Ａ）（Ｂ）は本発明の一実施例を示すブロック
図で、Ａ、Ｂ両系統のＶＵアドレス発生回路を示したも
のである。対象となるシステムは第３図と同様であり、
前述のようにＭＣＵは内部に２つのアクセスパイプライ
ンＡ、Ｂを有し、ＶＵがこれらを利用してＭＳＵをアク
セスする。第１図（Ａ）のＶＵアドレス発生回路（その
１）はパイプラインＡのリクエストアドレスをＡボート
に出力し、また同図（Ｂ）のＶＵアドレス発生回路（そ
の２）はパイプラインＢのリクエストアドレスをＢポー
トに出力する。そして、連続アクセス時に１回のアクセ
ス単位を１６ＢとするのでＡ。

Ｂ両系を同時に使用し、またディスタンスアクセスおよ
びインダイレクトアクセス時は８Ｂまたは４Ｂ単位とす
るのでＡ、　Ｂボートを交互に使用する。

第１図（Ａ）において、ＬＡＨＲＡはＡボート用のロジ
カルアドレス保持レジスタで、最初はＶＵがアクセスす
るＭＳＵのスタート（先頭）アドレスをセットされる。

ＩＡＲＡはＡボート用のインダイレクトアドレスレジス
タで、ディスタンス量を取込む。ＶＬＲはベクトルレン
グスレジスタで、エレメント数を示すベクトルレングス
（ＶＬ）を取込む。ＡＳＲＯ，ＡＳＲＩはＡポート用シ
フトレジスタで、ＩＡＲＡの出力（ディスタンス量）に
対するシフト段数（倍率’）ＸＯ，Ｘｌ、・・・・・・
を選択できる。Ａ加算器ＯはＬＡＨＲＡの出力（スター
トアドレス）とＡＳＲＯの出力を加算し、またＡ加算器
１はＡ加算器Ｏの出力とＡＳＲＩの出力を加算する。Ｔ
ＲＡはロジカルアドレスからフィジカルアドレスへの変
換テーブルで、レジスタＴＡＢＲＡ内の上位アドレスだ
けを変換する。下位アドレスは時間合せ用のレジスタＬ
ＡＲＡ、ＡＢＲＡを経由してそのまま出力され、ＴＲＡ
がらレジスタＴＲＲＡに出力された上位アドレスとレジ
スタＡＢＲＡ内の下位アドレスとが合わさってＡボート
のリクエストアドレスになる。但し、以下の説明では便
宜上ロジカルアドレスとフィジカルアドレスは等しいも
のとする。ＶＬ計算部はＶＬＲ内のベクトルレングスか
ら既に発信した。Ｐコードやディスタンス量を減算して
最後のオペレーションを検出する。

以下、連続アクセス時とディスタンスアクセス時に分け
て動作を説明する。

（イ）連続アゲセス一例として、先頭アドレスを１００００（ＨＥＸ）番地
、ベクトルレングスｖＬを１０（ＤＥＣ）として８Ｂス
トア命令を実行する場合を挙げるに、この場合ＬＡＨＲ
Ａには１００００　（ＨＥＸ）が、またＩＡＲＡには８
　（ＤＥＣ）が、ざらにＶＬＲには１０（ＤＥＣ）がセ
ットされる。最初のオペレーションでＡＳＲＯはｘＯを
選択し、Ａ加算器０にゼロデータを入力する。この結果
、Ａ加算器ＯはＴＲＡに対し１００００番地を出力する
。

一方、ＡＳＲＩ　　（これは次のアドレスを示す）はＸ
２を選択し、ディスタンス量８　（ＤＥＣ）を２倍した
値１６　（ＤＥＣ）　＝１０　（ＨＥＸ）をＡ加算器１
に入力する。この結果Ａ加算器１の出力は１００１０（
ＨＥＸ）となる。このＡ加算器１の出力が１００４０　
（ＨＥＸ）以上になると、次のアクセスでＴＡＧＩのブ
ロックサイズ（６４Ｂ）を超えてしまうので、Ｂｌチェ
ックィネーブルフラグＡをオンにする。しかし、今回は
Ａ加算器ｌの出力は１００１０　（ＨＥＸ）で、それ以
下なので、フラグＡはオンしない。このフラグＡは後述
するようにＴＡＧ２のＢｌ処理を起動するものである。

以上が第１サイクルで、Ａポートのリクエストアドレス
は１００００　（ＨＥＸ）である。

次の第２サイクルではＡＳＲＯはＸ２を選択する。この
結果、Ａ加算器Ｏは前の加算結果１００００（ＨＥＸ）
をＬＡＨＲＡよりまたディスタンス量の２倍の１０（Ｈ
ＥＸ）をＡＳＲＯより入力され、前サイクルのＡ加算器
の出力と同じ１００１０（ＨＥＸ）を出力する。またＡ
ＳＲＩもＸ２を選択するので、Ａ加算器１の入力はＡ加
算器Ｏよりの１００１０　（ＨＥＸ）とＡＳＲＩよりの
１０　（ＨＥＸ）となり、出力は１００２０　　（ＨＥ
Ｘ）となる。この場合もＡ加算器１の出力は１００４０
　（ＨＥＸ）未満なので、フラグＡはオンしない。

続く第３サイクル以後もＡＳＲＯ，ＡＳＲＩの倍率はＸ
２のままなので、第３サイクルではＡ加算器Ｏの出力が
１００２０　（ＨＥＸ）、Ａ加算器ｌの出力が１００３
０　　（ＨＥＸ）となる。この場合もフラグＡはオフの
ままである。しかし、第４サイクルではＡ加算器Ｏの出
力が１００３０（ＨＥＸ）　、Ａ加算器１の出力が１０
０４０　（ＨＥＸ）となり、ＴＡＧＩの６４Ｂバウンダ
リを超える。

この結果、フラグＡはオンになり、ＴＡＧ２にＢＩ処理
の起動をかける。なお、Ａ加算器１の出力として用いる
のは加算結果そのものではな（，２５ビット以上のキャ
リーのオア出力であり、これは計数値が４０　（ＨＥＸ
）の倍数になる毎に発生する。

第５サイクルになると、Ａ加算器０の出力は１０．０４
０　（ＨＥＸ）　、Ａ加算器」の出力は１００５０（Ｈ
ＥＸ）となる。これは６４Ｂバウンダリ超過ではないの
でＡ加算器１は出力を生じない。

しかし、８Ｂストア、Ｖｌ、−１０（ＤＥＣ）のファイ
ナルアクセスなのでＦＩＮＡＬ検出部が出力を生じ、こ
の出力でフラグＡはオンになる。つまり、８Ｂ７．ドア
、ＶＬ　＝１０　　（ＤＥＣ）　Ｔ：は８ＢＸＩＯ−８
０Ｂのデータストアを行なうことになるが、これを１回
当り１６Ｂ（２エレメント）で行なうので５回のアクセ
スでストアが完了する。

フラグＡをオンにするのはこの他にインダイレクトアク
セスがあり、この３要素がオアゲートＯＲで合成される
。ＲＥＧはタイミングを合せるレジスタである。

下表は上述した連続アクセス時のＢｌ処理を本発明方式
と従来方式について示したもので、従来方式ではストア
アクセスが行なわれる各サイクル毎にＴＡＧ２のチェッ
クが行われている（Ｏ印で示す）が、本発明によればそ
の第１〜第３サイクルのＴＡＧ２チェック（無効ＢＩ処
理）が省略さ表　　　１尚、上表でＡ−ＢＬＫはＡポートのブロックアクセスア
ドレス（ＨＥ　Ｘ）を示す。また、Ａ−Ｂ　ＬＫＩ　Ｏ
０３０（ＨＥＸ）のＢＩチェ・ンクイネーフ゛ルＯＮは
ブロックバウンダリによるものであるが、次の１００４
０のＯＮはベクトルレングスで定まる最終アクセス（フ
ァイナル）によるものである。

上述した連続アクセスではＡボートを使用し、ブロック
アクセスで１６Ｂ／アクセスとするが、次に述べるディ
スタンスアクセス（インダイレクトアクセスも同様）で
はアドレスが連続していないので８Ｂ又は４Ｂ／アクセ
スとし、Ａ、　Ｂポートを交互に使用してスループット
の向上を図る。

（ロ）ディスタンスアクセス先頭アドレスを１００００　（ＨＥＸ）、ＶＬ−６（Ｄ
ＥＣ）　、ディスクンス＝２４　（ＤＥＣ）−１８（Ｈ
ＥＸ）として８バイトストア命令を実行する場合を説明
する。第１図（Ｂ）の回路は同図（Ａ）の回路の該当部
分と同様であり、各部の記号はＡ、Ｂを入れ換えである
。ベクトルレングスＶ１．からファイナル検出する系は
第１図（Ａ）に示したものを共用し、そこからファイナ
ルインＢを取込む。リクエストコントロール回路もＡボ
ート側に示しである。

動作を説明する。第１サイクルでレジスタＬＡＨＲＡ、
ＬＡＨＲＢには共に１００００　　（ＨＥＸ）がセット
され、またレジスタＩＡＲＡ、ＩＡＲＢには１８（ＨＥ
Ｘ）がセットされ、更にレジスタＶＬＲには６　　（Ｄ
ＥＣ）がセットされる。そして、Ａボート側のシフトレ
ジスタＡＳＲＯの倍率を×０、ＡＳＲｌの倍率を×１に
してＡ加算器０の出力を１００００　（ＨＥＸ）　、Ａ
加算器１の出力を１００１８（ＨＥＸ）とする。これに
対しＢポート側のシフトレジスタＢＳＲＯ，ＢＳＲＩの
倍率は共に×１にしてＢ加算器Ｏの出力を１００１８（
ＨＥＸ）　、Ｂ加算器ｌの出力を１００３０（ＨＥＸ）
とする。この段階ではＡ加算器１の出力とＢ加算器１の
出力は共に１００４０　（ＨＥＸ）を越えていないので
、ＢＩチェックイネーブルフラグはＡ、Ｂ共にオフ（０
）である。

次の第２サイクルはＬＡＨＲＡ−１００００（ＨＥＸ）
　、　ＬＡＨＲＢ−１００１８（ＨＥＸ）で始まり、Ａ
ＳＲＯ−ｘ２．ＡＳＲＩ−ｘｉ、ＢＳＲＯ→Ｘ２．ＢＳ
Ｒ→×１にする。これによりＡ加算器０−１００３０　
（ＨＥＸ）　、Ａ加算器１−１００４８　（ＨＥＸ）　
、Ｂ加算器０＝１００４８（ＨＥＸ）　、Ｂ加算器１＝
１００６０　（ＨＥＸ）となる。Ａ加算器」は１００３
０＋１８＝１００４８なる演算を行ない、この際出力が
１００４０を越えるのでキャリーが発生し、ＢＩチェッ
クイネーブルフラグＡがオン（１）になる。Ｂ加算器１
は１００４８＋１８＝１００６０なる演算を行ない、こ
の演算では１００４０もまた１００８０も（４０の倍数
を）越えないのでキャリーは発生せず、出力１００６０
ＢＩチエツクイネーブルフラグＢはオフ（０）のままで
ある。

続く第３サイクルはＬＡＨＲＡ−１００３０（ＨＢＸ）
　、　ＬＡＨＲＢ＝１００４８　（ＨＥＸ）で始まり、
シフトレジスタの倍率は第２サイクルと同様にＡＳＲＯ
→Ｘ２．ＡＳＲＩ→ｘｌ、ＢＳＲＯ−Ｘ２．ＢＳＲ→×
１とする。従って各加算器の出力は次のようになる。Ａ
加算器０＝１００６０、Ａ加算器１＝１００７８、Ｂ加
算器０＝１００７８、Ｂ加算器１＝１００９０．いずれ
もＨＥＸ、この結果、Ｂ加算器１の演算が１００８０（
ＨＥＸ）を越えるので、ＢｌチェックフラグＢがオン（
１）となる。Ａ加算器１の演算は１００８０　（ＨＥＸ
）を越えないので、ＢｌチェックフラグＡはオフ（０）
である。

上述した説明から明らかなように、加算器０はＡ、Ｂ共
にアドレスとして使用される加算出力を生じるものでな
ければならないが、加算器１はアドレスを生じるもので
ある必要はない。つまり、加算器１に求められる機能は
Ａ、　Ｂ共に２５ビット以上のキャリーの出力であり、
実際のハードウェアは２５ビット以上のキャリーのオア
信号を出す回路で実現できる。

下表は上述したディスタンスアクセス時のＢｌ処理を本
発明方式と従来方式について示したもので、本発明方式
によると第１．第２サイクルおよび第４．第５サイクル
のＴＡＧ２チェック（無効ＢＩ処理）が省略されている
。尚、Ａ−８８はＡボートの８Ｂアクセスのアドレスを
示し、またＢ−８８はＢポートの８Ｂアクセスのアドレ
スを示表　　　２第５図はＴＡＧ２の基本制御を示す。■ＣＰＵからのＭ
ＳＵブロックフェッチがあると、そのＣＰＵブロックフ
ェッチアドレスがＢボートよりＴＡＧ２へ登録される。

■ＣＰＵブロックフェッチにより登録する場合、ブロッ
クＢＬＫＯ，ＢＬＫ１　（第４図（ｂｌのブロック＃Ｏ
，＃１に相当）とも当該アドレスが既に登録してあれば
、ＢＬＫＯ。

Ｂ’ＬＫＩのうち登録または参照順序が古い方のデータ
をリプレースメント　（Ｒｅｐｌａｃｅｍｅｎｔ　）　
Ｌ、ＢＩ処理する。■ベクトル処理装置ＶＵまたはチャ
ネルプロセッサＣＨＰがストアしたアドレスはそれぞれ
ボート毎にＴＡＧ２に入力され、チェックされる。この
場合、ＶＵのドレスはＢＩチェックイネーブルフラグが
オンのときだけチェックし、前記無効ＢＩ処理をしない
ようにする。ストアアドレスとＴＡＧ２の登録アドレス
が一致したら、そのアドレス（ＢＩアドレスと呼ぶ）を
ＣＰＵへ通知する。但し、この段階ではＴＡＧ２の登録
アドレスを消去しない。ストアアドレスとＴＡＧ　２の
登録アドレスが一致しないときは何らＢＩ処理を行わず
にストアアドレスを消去する。

ＡポートにはＶＵが、またＢボートにはＶＵ。

ＣＰＵ、ＣＨＰが接続されており、各ストアアドレスが
それぞれのポートへ入力する。ＣＰＵがブロックフェッ
チするとそのアドレスがブロックフェッチアドレスレジ
スタＢＦＡＲに保持され、同時にＢボート用のＢＩ第ル
ジスタＢＢｒｌＲにも該アドレスがセットされる。また
、Ｂボートの前段回路（セレクタ等）に対しインヒビソ
ト信号を送出して、ＴＡＧ２へ登録するための時間（１
サイクル）を作る。

次のサイクルで第２レジスタＢＢＩ２Ｒのアドレスは第
２レジスタＢＢＩ２Ｒへ転送され、またＢＬＫＯ，ＢＬ
ＫＩから読出されたデータがタダリードレジスタＢＴＲ
ＲＯ，ＢＴＲＲＩへ出力される。レジスタＢＴＲＲＯの
ＶＡＬ　Ｉ　Ｄを■０、レジスタＢＴＲＲ１のＶＡＬＩ
Ｄを■息、レジスタＢＢＩ２Ｈの内容の上位部（４〜１
４ビツト）とレジスタＢＴＲＲＯの内容との一致検出結
果をＭ　Ｏ％　レジスタＢＢＩ２Ｒの上位部（４〜１４
ビツト）とレジスタＢＴＲＲ１の内容との一致検出結果
をＭｌとしたとき、これらを入力とするＢボートコント
ロー／Ｌ／（ＣＴＬ）はＶ　ｏ　・Ｖ　Ｉ”’　Ｖ　＋
Ｍ　ｏ　＋Ｍ　＋　＝Ｍとして次の制御をする。■■＝
０゜Ｍ＝０のときはＢＬＫＯにＢＦＡＲのアドレスを登
録する。■Ｖ＝Ｏ，Ｍ＝１のときは一致したブロックへ
ＢＦＡＲのアドレスをオーバライドする。

■Ｖ＝１．Ｍ−０のときは古いブロッククをリプレース
メントＢＩキエーへ追い出し、追い出したブロックへＢ
ＦＡＲのアドレスをオーバライドする。■Ｖ＝１．Ｍ＝
１のときは一致したブロックへＢＦＡＲのアドレスをオ
ーバライドする。

ＴＡＧ２のＲＡＭ　（ＢＬＫＯ，ＢＬＫＩ）への書込み
は、その書込みタイミングになるとＡ、　ＢポートのＢ
Ｉ第ルジスタＡＢＩＩＲ，ＢＢＩＩＲ前段のセレクタＳ
ＥＬがＢＦＡＲの出力を選択し、ＴＡＧ２ＲＡＭヘアド
レスを与え、且つ同タイミングにライトイネーブルＷＥ
　（図示せず）がオンになって実行される。

ベクトル処理装置ＶＵ、チャネルプロセッサＣＨＰのス
トア時には次の様になる。ＡポートからのＶＵのストア
を例にとると、そのストアアドレスはＡボート側のＢｌ
第ルジスタＡＢＩＩＲにセットされる。ＴＡＧ２ＲＡＭ
へはＢＬＫＯ，ＢＬＫＩヘアドレスが入力される。この
場合はＶＵストアバリッドとＢＩチェックイネーブルの
アンド出力をバリッドとして使用する。そして、次のサ
イクルでＡＢＩＩＲのストアアドレスがＢＩ第２レジス
タＡＢＩ２Ｒヘシフトされる。同時にタグリードレジス
タＡＴＲＲＯ，ＡＴＲＲＩにＢＬＫＯ，ＢＬＫＩの読出
し出力がセットされる。そして、ＡＢＩ２ＲとＡＴＲＲ
Ｏ，ＡＴＲＲＩを比較し、一致すればＡＢＩ２Ｒの内容
（ストアアドレス）がＡボートＢＩキューに入力され、
これがＢｌアドレスとしてＣＰＵへ通知される。不一致
の場合はＢＩ処理は行わず、ＡＢＩ２Ｒのアドレスを消
去する。

ＢＩ処理を纏めて行なって無用な処理を避けるには、デ
ータストアの最初でＢｌ処理することも考えられるが、
これは上述のように最後に、データブロックのバウンダ
リを越えるとき行なうのが適切である。次にこの理由を
述べる。ベクトル処理袋ＷｔＶＵの他にスカラ処理装置
ＳＵがあるシステムではＶＵとＳ　ＩＴが並行実行する
先行実行モード（アドバンスＯＮモード）があるが、こ
のモードではＳＵとＶＵのメモリ（ＭＳＵ）参照順序を
保障する必要はない。但し、シリアライズ命令（ベクト
ルポスト命令ｖｐＴ”−ベクトルウェイト命令Ｖｗア）
を実行する場合はメモリ参照を保証しなければならない
。次の例のようにそして第２図に示すように、先行実行
モードでＶＵのベクトルストア命令ＶＳＴとＳＵのロー
ド（フェッチ）命令りを実行する際、ＶＵの６４Ｂバウ
ンダリの中間でＳＵのロード命令りを実行しその後にシ
リアライズ命令を実行するケースでは、ＢＩチェックイ
ネーブルを６４Ｂの最初にオンするとメモリの参照の保
証を行なうことができない。即ち第２図（ａ）のように
古いデータＤ＋’がキャッシュ上に残ってしまう。

Ｖ、　　Ｄ　Ｉ　−ＭＥＭ　（Ａ）Ｌ　　　Ｄ＋−ＭＥＭ　（Ａ＋　１６）７１丁７ｗ丁Ｌ　　　Ｄ＋←（ＭＥＭ　（Ａ＋　１６）この例は、Ｍ
ＳＵへそのドレス（Ａ）を先頭アドレスとして６４Ｂの
データＤ＋をベクトルストアし、その間にＭＳＵのアド
レス（Ａ＋１６）からデータＤ＋’をロードし、その後
シリアライズ命令ｖＰア、ｖｗＴを行った例で、（ａｌ
のように最初にＢＩを行なうとＳＵはＭＥＭ　（ＭＳＵ
）より直接データをとるので古いデータＤ＋’をとって
しまい、次にシリアライズが行なわれてもそのま＼であ
るが、（ｂ）のように最後にＢＩを行なうとＳＵはＢＳ
の古いデータＤ＋’をとるが、最後にＢｌが行われてＢ
ＳのＤ＋’　は無効とされるので、その後シリアライズ
されるとＳＵはＭＳＵより直接データをとり、これは新
データＤ」である。非先行実行モードではＳＵとＶＵは
同時実行しないので、Ｂ■チェックイネーブルを６４Ｂ
バウンダリのどこで出しても問題ない。従って、ＢＩチ
ェックイネーブル信号は、■６４Ｂバウンダリの最後の
ストアアクセス時、または■命令の最後のストアアクセ
ス時にオンにするのが良いが、システム構成によっては
他のタイミングも考えられる。

〔発明の効果〕

以上述べたように本発明によれば、ベクトルユニット（
ＶＵ）からの連続ストアまたはディスタンスストア時の
無効Ｂｌ処理をなくすことができる。この結果、メモリ
制御装置（ＭＣＵ）およびバッファメモリ　（ＢＳ）を
有する中央処理装置（ＣＰ　Ｕ）の負担が軽くなり、ベ
クトルストア性能が向上する。なお本発明はＭＣＵ内に
ＴＡＧ２を設けず直接ＣＰＵのＴＡＧｌにストアアクセ
スを通知するシステムにも通用でき、この場合もＣＰＵ
の負担が軽くなる等の利点が得られる。

【図面の簡単な説明】

第１図（Ａ）（Ｂ）は本発明の一実施例を示すＶＵアド
レス発生回路のブロック図、第２図はＢＩチェックイネ
ーブルの発生タイミングの良否を示す説明図、第３図は
バッファメモリを有するＣＰＵとベクトル処理装置が共
通の主記憶をアクセスするシステムの概略構成図、第４
図はタグの説明図、第５図はメモリ制御装置内のタグの
詳細ブロック図である。図中、ＭＳＵは主記憶、ＭＣＵはメモリ制御部、ＶＵは
ベクトル処理装置、ＣＰＵは中央処理装置、ＢＳはバッ
ファメモリ、ＴＡＧｌ、ＴＡＧ２はタグ、Ａ加算器１．
Ｂ加算器１はＢＳのブロックサイズバウンダリ・チェッ
ク回路、ＯＲはＢＩチェックイネーブル信号発生用オア
ゲートである。

Claims

【特許請求の範囲】

バッファメモリを有する処理装置とベクトル処理装置が
共通の主記憶をアクセスするシステムで、該ベクトル処
理装置が該主記憶をストアアクセスするとき該バッファ
メモリの該当アドレスを無効化する処理を行なう主記憶
一致制御方式において、ベクトル処理装置が主記憶を連
続ストアアクセスまたはディスタンスアクセスする場合
、バッファメモリのデータブロックサイズのバウンダリ
を越えるデータストア時およびバウンダリを越えないが
最後のデータストアであるとき、該バッファメモリの無
効化処理のためのフラグをオンにし、このフラグがオン
のストアアクセス時のみ無効化処理を行なうことを特徴
とする主記憶一致制御方式。