JPS6027046A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6027046A JPS6027046A JP58135388A JP13538883A JPS6027046A JP S6027046 A JPS6027046 A JP S6027046A JP 58135388 A JP58135388 A JP 58135388A JP 13538883 A JP13538883 A JP 13538883A JP S6027046 A JPS6027046 A JP S6027046A
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- JP
- Japan
- Prior art keywords
- instruction
- register
- operand
- vector
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はベクトル命令処理機能を有する情報処理装置の
性能の改善に関する。
性能の改善に関する。
科学技術計算においてはベクトルや行列演算の高速化の
必要性が高まっている。これらの演橡を高速に処理する
ベクトル命令は処理速度の向上に非常に有効であり、統
合アレイプロセッサとして汎用計算機にも組込まれるよ
うになっている。このベクトル命令は通常１侠素の演算
のために、オペランドの取出しを行う２回のメモリアク
セスを必要とする。従ってオペランドの取出しが１マシ
ンサイクルで１回しかできない処理装置では、オ東 ベランドの取出しに少くとも２マシンサイクルを要する
ため、１要素の演算が最高でも２マシンサイクルに１回
に限られていた１、 〔発明の目的〕 本発明は上記の問題点を解決するものであり、ベクトル
命令の供給能力を改善し、ベクトル命令の迅速化により
演算スピードの高速化を図ることを目的とする。
必要性が高まっている。これらの演橡を高速に処理する
ベクトル命令は処理速度の向上に非常に有効であり、統
合アレイプロセッサとして汎用計算機にも組込まれるよ
うになっている。このベクトル命令は通常１侠素の演算
のために、オペランドの取出しを行う２回のメモリアク
セスを必要とする。従ってオペランドの取出しが１マシ
ンサイクルで１回しかできない処理装置では、オ東 ベランドの取出しに少くとも２マシンサイクルを要する
ため、１要素の演算が最高でも２マシンサイクルに１回
に限られていた１、 〔発明の目的〕 本発明は上記の問題点を解決するものであり、ベクトル
命令の供給能力を改善し、ベクトル命令の迅速化により
演算スピードの高速化を図ることを目的とする。
本分５明は主メモリより命令を取出し保持する命令用キ
ャッシュメモリと、オペランドを取出し保持するオペラ
ンド用キャッシュメモリとを備え、同時に２つのキャッ
シュメモリアクセス要求の処理が可能な情報処理装置で
あって、１“冴素の演算当り２つのオペランドのメモリ
からの取出しが必幇なベクトル命令処理においては、一
方のオペランドをオペランド用キャッシュメモリから、
他方ノオペランドを命令用キャッシュメモリかう並行１
−で取出すことを特徴とする。
ャッシュメモリと、オペランドを取出し保持するオペラ
ンド用キャッシュメモリとを備え、同時に２つのキャッ
シュメモリアクセス要求の処理が可能な情報処理装置で
あって、１“冴素の演算当り２つのオペランドのメモリ
からの取出しが必幇なベクトル命令処理においては、一
方のオペランドをオペランド用キャッシュメモリから、
他方ノオペランドを命令用キャッシュメモリかう並行１
−で取出すことを特徴とする。
次に本発明について添付図面を参照して詳細に説明する
。
。
第１１２１は本発明の実施例装置を示すブロック構成１
１）“Ｉ製図である。第１図において、命令バッファ１
の出力は命令レジスタ２に接続され、命令レジスタ２の
出力はアドレスアダー３および４ Ｋ入力する。アドレ
スアダー３の出力はメペランド用キャッシュメモリ５に
接続され、上記オペランド用キャッシュメモリの出力は
オペランドパ７フア７に接続される。前記アドレスアダ
ー４の出力は命令用キャッシュメモリ６を介してその一
方の出力がオペランドバッファ８に、他方の出力が前記
命令バッファｌにもどして接続される。？Ｐ、１図゛に
おいて命令の取出しは命令用キャッシュメモリ６に対し
アドレスアダー４からアドレス信号とリクエスト信号と
を送出することにより起動され、キャッシュメモリ６か
ら取出した命令語は命令バッファ１に格納される。命令
レジスタ２には上記命令バッファ１から次に実行すべき
命令語が取出されセットされる。
１）“Ｉ製図である。第１図において、命令バッファ１
の出力は命令レジスタ２に接続され、命令レジスタ２の
出力はアドレスアダー３および４ Ｋ入力する。アドレ
スアダー３の出力はメペランド用キャッシュメモリ５に
接続され、上記オペランド用キャッシュメモリの出力は
オペランドパ７フア７に接続される。前記アドレスアダ
ー４の出力は命令用キャッシュメモリ６を介してその一
方の出力がオペランドバッファ８に、他方の出力が前記
命令バッファｌにもどして接続される。？Ｐ、１図゛に
おいて命令の取出しは命令用キャッシュメモリ６に対し
アドレスアダー４からアドレス信号とリクエスト信号と
を送出することにより起動され、キャッシュメモリ６か
ら取出した命令語は命令バッファ１に格納される。命令
レジスタ２には上記命令バッファ１から次に実行すべき
命令語が取出されセットされる。
初めに、ベクトル命令以外の命令の処理では、命令レジ
スタ２中の命令はデコードされ、アドレスアダー３にお
いてオペランドアドレスが計算される。このオペランド
アドレスはオペランド用キャッシュメモリ５に送出され
、ついでオペランドの取出しが行われる。取出されたオ
ペランドは演算に供するため第１オペランドバツフア７
にセットされる。
スタ２中の命令はデコードされ、アドレスアダー３にお
いてオペランドアドレスが計算される。このオペランド
アドレスはオペランド用キャッシュメモリ５に送出され
、ついでオペランドの取出しが行われる。取出されたオ
ペランドは演算に供するため第１オペランドバツフア７
にセットされる。
次にベクトル命令の処理においては、その２つのオペラ
ンド要素のうち第１のオペランドの方は前述のようにオ
ペランド用キャッジ−上メモリ５から取出しを行うが、
第２のオペランドの方はアドレスアダー４でアドレス計
算を行い命令用キャッシュメモリ６をアクセスすること
により、第２オペランドバツフア８にセントされる。
ンド要素のうち第１のオペランドの方は前述のようにオ
ペランド用キャッジ−上メモリ５から取出しを行うが、
第２のオペランドの方はアドレスアダー４でアドレス計
算を行い命令用キャッシュメモリ６をアクセスすること
により、第２オペランドバツフア８にセントされる。
以下にベクトル命令での動作の１７１′細を説明する。
表
添付表はベクトル命令の型式を示す表である。この場合
ベクトル命令は上下４段の４ワード（１ワードは４バイ
ト）で構成される。最上段の第１ワードは命令コードＯ
Ｐおよび第２〜第４ワードのデータ記述語のいわゆるア
ドレスレジスタに作用する修飾フィールドＭＦ、〜ＭＶ
、を含んでいる。 ′第２〜第４ワードのデータ記述語
は第１、第２、さらに第５オペランドをそれぞれすＩＬ
定するもので、Ｙ、〜ＹＳはいわゆるディスブレイスメ
ン′トを、■工１〜Ｖ工、はいわゆるベクトル要素間隔
を示す。またベクトルの長さを示す要素ｔｃｆｌは第２
ワードのデータ９己述語にのみ存在し、全オペランドの
長さを規定するものである。
ベクトル命令は上下４段の４ワード（１ワードは４バイ
ト）で構成される。最上段の第１ワードは命令コードＯ
Ｐおよび第２〜第４ワードのデータ記述語のいわゆるア
ドレスレジスタに作用する修飾フィールドＭＦ、〜ＭＶ
、を含んでいる。 ′第２〜第４ワードのデータ記述語
は第１、第２、さらに第５オペランドをそれぞれすＩＬ
定するもので、Ｙ、〜ＹＳはいわゆるディスブレイスメ
ン′トを、■工１〜Ｖ工、はいわゆるベクトル要素間隔
を示す。またベクトルの長さを示す要素ｔｃｆｌは第２
ワードのデータ９己述語にのみ存在し、全オペランドの
長さを規定するものである。
第２図はアドレスアダー３および４の詳細な構成を示す
図である。図において、命令レジスタ２の一方の出力は
、アドレスレジスタ３のワークレジスタ１２およびアド
レスレジスタ４のワークレジスタ１４に接続される。前
記命令レジスタ２の他方の出力は前記アドレスレジスタ
３の選択回路Ｊ６およびアドレスレジスタ４の選択回路
１８に接続さＪしる。制御回路１（）の一つの出力はア
ドレスアダー３のインテックスレジスタｌｌに入力し、
別の出力は前記ワークレジスタ１２に入力し、さらにそ
のほかの出力は前記ワークレジスタ１４に入力する。上
記インデックスレジスタ１１の出力は前Ｍｊ２アドレス
アター３の選択回路１５に入力するとともにアドレスア
ダー４の選択回路１７に入力する。前記ワークレジスタ
１２の一方の出力は前記選択回路１５に入力するととも
に他方の出力は前記選択回路１６に入力する。前記ワー
クレジスタ１４の一方の出力は前記選択回路１７に入力
するとともに、他方の出力は前記選択回路１８に入力す
る。また上記選択回路１５および１６の出力１はアク゛
−１９に入力し、上記選択回路１７および１８の出力は
アダー２０に入力する。上記アダー１９の出力はオペラ
ンド用キャッシュメモリ５に人力するとともに、前記イ
ンデックスレジスタ１１とワークレジスタ１２とに入力
する。上記アダー２０の出力は命令用キャッシュメモリ
６に入力するとともに、ワークレジスタ１４と選択回路
１７に出力する予備回路１３とに入力する。
図である。図において、命令レジスタ２の一方の出力は
、アドレスレジスタ３のワークレジスタ１２およびアド
レスレジスタ４のワークレジスタ１４に接続される。前
記命令レジスタ２の他方の出力は前記アドレスレジスタ
３の選択回路Ｊ６およびアドレスレジスタ４の選択回路
１８に接続さＪしる。制御回路１（）の一つの出力はア
ドレスアダー３のインテックスレジスタｌｌに入力し、
別の出力は前記ワークレジスタ１２に入力し、さらにそ
のほかの出力は前記ワークレジスタ１４に入力する。上
記インデックスレジスタ１１の出力は前Ｍｊ２アドレス
アター３の選択回路１５に入力するとともにアドレスア
ダー４の選択回路１７に入力する。前記ワークレジスタ
１２の一方の出力は前記選択回路１５に入力するととも
に他方の出力は前記選択回路１６に入力する。前記ワー
クレジスタ１４の一方の出力は前記選択回路１７に入力
するとともに、他方の出力は前記選択回路１８に入力す
る。また上記選択回路１５および１６の出力１はアク゛
−１９に入力し、上記選択回路１７および１８の出力は
アダー２０に入力する。上記アダー１９の出力はオペラ
ンド用キャッシュメモリ５に人力するとともに、前記イ
ンデックスレジスタ１１とワークレジスタ１２とに入力
する。上記アダー２０の出力は命令用キャッシュメモリ
６に入力するとともに、ワークレジスタ１４と選択回路
１７に出力する予備回路１３とに入力する。
第２図の接続に従いベクトル命令処理を説明する。命令
レジスタ２でベクトル命令がデコードされると、制御回
路１０はこの係合コートのデコード情報および前記表の
修飾フィールドＭ７１〜ＭＦ３ｉ７記憶し、ベクトル扁
令の第２ワードを命令バッファ１から命令レジスタ２に
堆込む。次に命令゛レジスタ２中のディスプレイスメン
トＹ、フィールドを選択回路１６を通してアク−１９に
送出し、また上記１４Ｆ、の内容によりインテックスレ
ジスタ１１を階り出し、出力を選択回路１５を通してア
ダー１９の他力の入力に送出する。力Ｌ０：結果はベク
トル命令の第１オペランドの先頭の歇素のアドレスを示
している。
レジスタ２でベクトル命令がデコードされると、制御回
路１０はこの係合コートのデコード情報および前記表の
修飾フィールドＭ７１〜ＭＦ３ｉ７記憶し、ベクトル扁
令の第２ワードを命令バッファ１から命令レジスタ２に
堆込む。次に命令゛レジスタ２中のディスプレイスメン
トＹ、フィールドを選択回路１６を通してアク−１９に
送出し、また上記１４Ｆ、の内容によりインテックスレ
ジスタ１１を階り出し、出力を選択回路１５を通してア
ダー１９の他力の入力に送出する。力Ｌ０：結果はベク
トル命令の第１オペランドの先頭の歇素のアドレスを示
している。
このアドレスはオペランド用ギヤ７シユメモリ５に送出
され、オペランドの取出しにｆΦ用するとともにワーク
レジスタ１２の第１エントリに書込む。
され、オペランドの取出しにｆΦ用するとともにワーク
レジスタ１２の第１エントリに書込む。
さらに命令レジスタ２中のベクトル要素間隔ＶＩ。
をワークレジスタ１２の別のエントリに書込む。
次にベクトル命令の第３ワードを命令バッファ１から６
令レジスタ２に取込む。命令レジスタ２中のデイヌブレ
イスメントＹ２フィールドを選択回路１８ヲ通してアク
−２０に送出し、また修飾フィールドＭＦ２の内容によ
りインデックスレジスタ１１をＷｌ“１．出し、出力を
選択回路１７を通し−Ｃつ′ター２０の他方の入力に送
出する。アダー２０の加）９．結果はベクトル命令の２
５２オペランドの先頭の要翠のアドレスを示している。
令レジスタ２に取込む。命令レジスタ２中のデイヌブレ
イスメントＹ２フィールドを選択回路１８ヲ通してアク
−２０に送出し、また修飾フィールドＭＦ２の内容によ
りインデックスレジスタ１１をＷｌ“１．出し、出力を
選択回路１７を通し−Ｃつ′ター２０の他方の入力に送
出する。アダー２０の加）９．結果はベクトル命令の２
５２オペランドの先頭の要翠のアドレスを示している。
このアドレスは命令月１キャッシュメモリ６に送出され
オペランドのＪ秋田しに千吏月１するとともに、ワーク
レジスタ１４の第１エントリに書込む。更に命令レジス
タ２中のベクトル要素間隔ＶＩ２−（（ワークレジスタ
１４の別のエントリに書込む。
オペランドのＪ秋田しに千吏月１するとともに、ワーク
レジスタ１４の第１エントリに書込む。更に命令レジス
タ２中のベクトル要素間隔ＶＩ２−（（ワークレジスタ
１４の別のエントリに書込む。
第１オベシンドの第２妥゛νζ以降のＪ１ｖ出しは、ワ
ークレジスタ１２に格納された第１メベランドの直前に
処理した９素のアドレスおよびベクトル要素間隔ＶＩ、
を用いて３１算される。−ワークレジスタ１２から第１
オペランドの前の吸素のア１゛レスを取り出（１選択回
路１５を通してアダー１９の一方に入力する。１だ上記
Ｖ工、をワークレジスタにより取出しブヘ択回路１６を
通してアダー１９の他方に入力する。
ークレジスタ１２に格納された第１メベランドの直前に
処理した９素のアドレスおよびベクトル要素間隔ＶＩ、
を用いて３１算される。−ワークレジスタ１２から第１
オペランドの前の吸素のア１゛レスを取り出（１選択回
路１５を通してアダー１９の一方に入力する。１だ上記
Ｖ工、をワークレジスタにより取出しブヘ択回路１６を
通してアダー１９の他方に入力する。
アク−１９の出力は前記と同様にオペランドキャッシュ
メモリ５に送られオペランドの取出しが行われるととも
に、ワークレジスタ１２にも切込まれる。
メモリ５に送られオペランドの取出しが行われるととも
に、ワークレジスタ１２にも切込まれる。
第２オペランドの第２要素以降の取出しも同様にワーク
レジスタ１４中の第２オペランドの前の要素のアドレス
を選択回路１７を通してアダー２０に送出するとともに
、ベクトル要素間隔ＶＩ２”、（ワークレジスタ１４か
ら取出し選択回路１８を通してアダー２０に入力する。
レジスタ１４中の第２オペランドの前の要素のアドレス
を選択回路１７を通してアダー２０に送出するとともに
、ベクトル要素間隔ＶＩ２”、（ワークレジスタ１４か
ら取出し選択回路１８を通してアダー２０に入力する。
アダー２０の出力は命令用キャッシュメモリ６に送出さ
れるとともにレジスタファイル１４に書込まれる。アダ
ー１９、オペランド用キャッシュメモリ５とアダー２０
、命令用キャッシュメモリ６それぞれは同時に並行動作
が可能であり、ベクトル命令の第１オペランドと第２オ
ペランドを同時に読出すことができる。すなわちベクト
ル命令の第２要素以降は各マシンサイクル毎にベクトル
演算用の２つのオペランドを揃えることができるため、
１マシンサイクル毎に１ベクトル要素の演算を開始でき
る。
れるとともにレジスタファイル１４に書込まれる。アダ
ー１９、オペランド用キャッシュメモリ５とアダー２０
、命令用キャッシュメモリ６それぞれは同時に並行動作
が可能であり、ベクトル命令の第１オペランドと第２オ
ペランドを同時に読出すことができる。すなわちベクト
ル命令の第２要素以降は各マシンサイクル毎にベクトル
演算用の２つのオペランドを揃えることができるため、
１マシンサイクル毎に１ベクトル要素の演算を開始でき
る。
本発明は以上説明したように２つのキャッシュメモリか
ら並行してベクトル命令の２つのオペランドをそれぞれ
増出す構成にすることにより、ベクトル命令の供給仕方
を改善［７、ベクトル命令の迅速化により演算スピード
の高速化を図る効果がある。
ら並行してベクトル命令の２つのオペランドをそれぞれ
増出す構成にすることにより、ベクトル命令の供給仕方
を改善［７、ベクトル命令の迅速化により演算スピード
の高速化を図る効果がある。
第１図は本発明の実施例装置′のブロック構成概要図。
第２図は本発明の実施例装置の要部を示すブロック構成
詳細図。 ■・・・命令バッファ、２・・・命令レジスタ、３．４
・・・アドレスアダー、５・・・オペランド用キャッシ
ュメモリ、６・・・命令用キャッシュメモリ、７．８・
・・オペ２ンドバツフア、１０・・・制御回路、１１・
・インデックスレジスタ、１２．１４・・・ワークレジ
スタ、１５．１６．１７．１８・・・選択回路、１９．
２０・・アクー。 特許出願人 日本電気株式会社 代刊１人 弁丹士 井 出 直 孝
詳細図。 ■・・・命令バッファ、２・・・命令レジスタ、３．４
・・・アドレスアダー、５・・・オペランド用キャッシ
ュメモリ、６・・・命令用キャッシュメモリ、７．８・
・・オペ２ンドバツフア、１０・・・制御回路、１１・
・インデックスレジスタ、１２．１４・・・ワークレジ
スタ、１５．１６．１７．１８・・・選択回路、１９．
２０・・アクー。 特許出願人 日本電気株式会社 代刊１人 弁丹士 井 出 直 孝
Claims (1)
- （１）１個の要素の演算に対して２個のオペランドをそ
れぞれのメモリから取出すことを要するベクトル命令処
理を行う情報処理装置において、主メモリより命令を取
出して保持する命令用キャッシュメモリ手段と、 オペランドを取出して保持するオペランド用キャ７シ五
メモリ手段と を価え、 上記２個のオペランドは、一方のスペランドが前記オペ
ランド用キャッシュメモリ手段から、他方のオペランド
は前記命令用キャッシュメモリ手段から並行してＳＩＲ
出されるように構成されたことを！ｒケ徴とする＋ｔ’
ｆ報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135388A JPS6027046A (ja) | 1983-07-25 | 1983-07-25 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135388A JPS6027046A (ja) | 1983-07-25 | 1983-07-25 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027046A true JPS6027046A (ja) | 1985-02-12 |
Family
ID=15150536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135388A Pending JPS6027046A (ja) | 1983-07-25 | 1983-07-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027966A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | データ処理装置 |
| JPS633631A (ja) * | 1986-06-24 | 1988-01-08 | 富士通テン株式会社 | 遠隔電源制御方式 |
| JPH0581064A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | ベクトルユニツトの試験方法 |
-
1983
- 1983-07-25 JP JP58135388A patent/JPS6027046A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027966A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | データ処理装置 |
| JPH059818B2 (ja) * | 1983-07-27 | 1993-02-08 | Hitachi Ltd | |
| JPS633631A (ja) * | 1986-06-24 | 1988-01-08 | 富士通テン株式会社 | 遠隔電源制御方式 |
| JPH0581064A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | ベクトルユニツトの試験方法 |
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