JPS58176751A - 命令語解読ユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、命令語が記憶ユニット上に連続したアドレス
で格納され、かつ命令語の長さが命令の種類により異な
る計算機において、命令の解読を並列に実行することに
関する。

第１図は、従来の計算機の構成を示したものでめシ、解
読ユニット４は、記憶ユニット１より命令語を読出して
命令の種類と命令のオペランドアドレスを解読しその情
報を準備ユニット２に送出する。＄ｖｉｉｉユニット２
は命令の種類に応じて必要なオペランドを記憶ユニット
１よυ続出したのち、演算ユニット３に実行すべき演算
の種類に関する情報とオペランドを送出する。演算ユニ
ット３は、（ＩＬＪＡ−の実行結果を準備ユニット２に
戻す。次に、準ｌ１ｍユニット２は、演算精米を記１意
ユニット１に送出する。解シュニット４と命労冥行１４
堀ユニット２ｒｔｆとめて、命令制御ユニットとも呼ば
れる。

大型計：Ｊｌ憬では、解読ユニット４と準備ユニット２
と演算ユニット３はパイプラインで動作している。たと
えば、本出願人によるＨＩＴＡＣ−Ｍ２０ＯＨ型計算機
ではめるマシンサイクルに演算ユニット３でＮ番目の命
令全実行中の時、準備ユニット２では、Ｎ＋１番目とＮ
＋２番目の命令に関するオペランドの準備を実行中であ
り、解読ユニット４ではＮ＋３４１目の命令の解読を実
行している。

第１図の構成において計算機の処理能力を倍増する方式
として、演算ユニット３を強化し、一つのマシンサイク
ルに２個以上の命令の実行を可能とする手段（ｆｃｌと
えば複数演算器の並列実行、ｉマシンサイクルピッチの
パイプライン化）が考えられる。この方式では、演算ユ
ニット３の強化と対応して解読ユニット４の処理能力も
倍増しなければ大きな効果が得られない。

本発明は解読ユニットの処理能力を＠壇することｒ目的
としている。

解読ユニットは、１つのマシンサイクルで命令アドレス
を記憶ユニットに送出し、命令語を受取って命令語レジ
スタに格納するとともに次の命令・語の命令アドレスを
計算する。一般に、記憶ユニットのうち命令アドレスを
受取り命令語を送出する部分は解読ユニットとの間で高
速の応答性を必要とするため、解読ユニットと物理的に
近い位置に配置？−るのが普通であり、命令制御ユニッ
トの一部と考えても良い。前述のＭ２Ｏ０Ｈでも命令制
御ユニットの一部として、命令バッファユニットと呼ば
れている。詳しくは、日経エレクトロニクス１９７９年
１２月２４日号ｐ１０４〜ｐ１３０ｒＬＳＩ技術の助け
を借シてパイプライン方式を強化した最高速の商用汎用
コンヒユータコ参照。

本発明では、上記命令バッファユニットの内部に触れな
いため、紀１．瀘ユニットに含めた形で説明を進める。

本発明では、複数の命令語格納レジスタを用意し、複数
個の命令′Ｓ読器を設けるだけでなく、次のマシンサイ
クルで記憶ユニットへ送出する命令アドレスの作成方法
と、追〃口した命令語アドレスレジスタの前に設けた選
択回路に特徴があり、１″□　、。

マシンサイクルに複数個の命令の同時解読を可能にして
いる。本発明はとくに命令の種類によシ命令胎の長さの
異なる命令形式の計算機に関するものである。

以下、第２図以降の実施例をもとに詳細に説明する。本
実施例は、ＨＩＴＡＣ−Ｍシリーズの命令形式を前提と
した実施例であり、命令語の長さには２バイト、４バイ
ト、６バイトの３種類が存在する。Ｍシリーズの命令仕
様に関しては、本出願人が配布するＨＩＴＡＣマニュア
ル「Ｍシリーズ処理装置」を参照のこと。

第２図の実施例では、同時に解読可能な命令数を２個と
した時の回路を示している。８バイトの命令語データの
先頭バイトから次に解読すべき命令語が存在する。すな
わち、記憶制御ユニットは命令アドレスで示された番地
から始まる８バイトを読み出し、命令語データとして命
令語解読ユニットに送出する。

Ｍシリーズの命令形式では、命令語の先頭バイト（第１
バイト）の上位２ビツトにより命令語の長さが決められ
る。すなわち上位２ビツトのパターンが２進数の００宜
であれば２バイト長の命令でろ、ｊ）、１１鵞であれば
６バイト長の命令であり、その他のパターンであれば４
バイト長の命令である。

配慮ユニットからデータ線１０１〜１０４を経由して送
られる命令語データの８バイト中には２個以上の硲令語
ヲ必ず含んでいる。以ドの説明では８バイトの先頭バイ
ト（第１バイト）から始する鮪情を第１命箭、次の命令
を第２命令と名付ける。第２命令は、命令語のすべての
部分が上記８バイト中に存在するとは限らないが、先頭
２バイト分はかならず８バイト中に含まれており、第２
命貨の長さは必ず識別することがり能である。

最初に第２図を用いて解読ユニットの動作を簡単に説明
し、次に第３図を用いて解読ユニットが何うべき機能を
詳細に説明し、最後に第２図と第３図の両方を用いて各
慎能がどの様に実現されてい７）かについて説明する。

ＭＬ　ｔｔユニットより、８バイトの有効な命令語デー
タが第２図に示した解読ユニットに送られる時、有効な
命令語データが送られること示す信号線１０９はｌ″と
なり、８バイトの有効な命令語データは先頭バイトから
２バイトずつに分かれてデータ線１０１，１０２，１０
３．１０４をそれぞれ経由して解読ユニットに送られる
。データ線１０１．１０２，１０３，１０４、信号線１
０９は第１図における信号線１０と対応する役割を果す
。解読ユニットは有効な命令語データ中の第１命令を砧
労飴レジスタ４５０に格納する。第２命令は、選択回路
４０１および４０２により選択されて命令語レジスタ４
５１に格納する。論理回路４８０は、データ線１０１の
一部を入力として上記選択回路４０１および４０２の制
御イぎ号を作成する。作成手段については第３図を用い
て後述する。

論理回路４１０は、データー１０１の一部、第２砧舎の
先頭２バイトを転送するデータ線４９２の一部（デニタ
線４９０　）、信号線１０９を人力として、＠１命令が
有効でおることを示す信号線４１１、第２命令が有効で
あることを示す［６号線４１２、有効な命令語データを
次サイクルに要求すること金示す１ぎ号線４１３、及び
命令アドレスの増分値を示すデータ線４１５を作成し、
それぞれＦＦ（フリップ・フロップ）４５２，４５３゜
４３１、およびアドレス加算器４２０に送出する。

論理Ｉ！？１路４１０における上記信号の作成手段につ
いては、第３図を用いて後述する。

アドレス／１１］算回路４２０は、命令アドレスレジス
タ４３０の出力の内容と詰合アドレスの増分１直金がす
データ線４！５の内容とを加算し、結果を描箭アドレス
レジスタ４３０に送出する。

次サイクルの始めに、ＦＦ４ｓｚ、４５３゜４３１２よ
びレジスタ４５０，４５１，４３０ｔｔ’１それ（ルの
人力１６号の内容を取込み、−サイクルの間その内容金
記１意する。

次に、解読ユニットが有効な命令語データを受取った次
のサイクルに２ける解読ユニットの動作について説明す
る。

論理回路４６０は、渠−命省が有効であったことと記１
．嫁するＦ　Ｆ　４５２の出力と、第一命令を格納する
命竹袷レジスタ４５０の出力を入力として、命令の１鵠
に関する次の１１ｖ＠をデータ＋＠１３１を経由して、
単画ユニットに送出する。

（１）　　演算器で実行すべき演算の種類（加算、減算
。

乗算、除算の区別） （２）参照するレジスタの番号とレジスタ参照の種類（
続出しか更新かの区別） （３）　　メモリ参照の種類（読出しか（新かの区別）
オペランドアドレス計算回路４６１は、第１命令語を記
憶する昂令諸レジスタ４５０の出力を人力してオベラ／
、ドのアドレスを＃ｆ！し、データ線４１を経由して命
８笑行準備ユニットにオペランドアドレスを送出する。

論理回路４６０、オペランドアドレスｉｔｔ算回路４６
１はＪ”テＫ）（Ｉ　ｒＡＣ−Ｍ　２００　Ｈ寺で実現
されている回路と同−機能であり、これ以上の説明は省
略する。論理回路４７０とオペランドアドレス計算回路
４／１は、人力がＦ’Ｆ４５３と命宙語レジスタ４５１
である点と出力の１ｄ号線が異なる点を除き、論理回路
４６０とオペランドアドレス計算回路４７１と同一回路
である。

データ線３１とデータｌｌ１Ｊ４１は、第１図における
信号ａ３０と４０と対応する役割を果す。

ＦＦ４３１の出力と命令語アドレスレジスタ４３０の出
力はそれぞれ、有効な命令語データを読出すことを要求
する信号と続出すべき命令語データの先頭アドレスを示
す信号として、記憶ユニットに込らＪ’Ｌるっ上記２つ
の出力線は、第１図にシ・Ｖするデータ線２０と同じ役
割を来す。

記憶ユニットは、命令語データの続出し要求に応答して
、次の有効な茄令語データを解読ユニットに送出する。

以上、同じ動作がくり返さｎる。

次に解読ユニットが行なうべき機能についてさらに祥し
く説明する。

第３図は、館令語レジスタへの人力の有無（信号−１０
９によりθ己１雇制帥ユニットから報告されるＪ、ｇｌ
および第２鮪令の砧箭バイト艮をそれぞｎ人力を入力と
する第２図の命令′ｓｄユニットがイＪなうべき機能を
示しｔものでめる。

Ａ１列と第２列と第３列は上目己人カ乗件を示している
っ一部は入力条件として無視されること示している。祇
４列と第６タ１」は、それぞれ第１および第２′＠的用
の命令語レジスタへ有効な命令語が格納できるかの判断
結果を示している。有効とは命令語レジスタに有効な命
令語が格納できることを示しており、次のサイクルには
、倫令爽行準備ユニットに対して分合解読情報を送出す
ることを示している。無効とは有効な同各が命令語レジ
スタに人力することができず次のサイクルでは命令実行
準備ユニットに対して結合解読１′ｌｖ報を送出しない
こと金示す。

第５列と第７列は、８バイトの命情甜データ中のどの部
分金弟１命令および第２命令として取り出し、第１の命
令語レジスタ４５０　（６バイト）および第２の命令語
レジスタ（６バイト）に格納すべきかを各バイト毎に示
している。ｘ印は、その命令語レジスタのバイトには任
意の埴が格納されても良いことを示している。

第８列は、記憶制御ユニットに対して次のサイクルで更
新された命令アドレスからはじまる命令語データの送出
を要求すべきかの判断結果を示している。無しとは、要
求しないことを示す。発行とは次のサイクルで送出を要
求することを示す。

第９列は、命令アドレスレジスタの増分すべき値すなわ
ち、８バイトの命令語データ中より収り出せた命令語の
バイト長の合計である。０は更新しないこと、または同
じ値を命令アドレスレジスタに格納することを示す。

次に、第３図に示し九機能と第２のＡ成回路との対応づ
けを説明する。

第３図の第５列は、第１の命８語レジスタへの人力はい
つも命令語データの第１バイトからの６バイト金人力し
て良いこと金示している。第２図の第１の命令語レジス
タ４５０（６バイト）にはデータ線１０１〜１０３を直
接入力する。

嘱３図の４７列は、第２の命令語レジスタへの入力は、
第１砧令のバイト長だけで決足しても良いことを示して
いる。嬉２図の論理回路４８０は、データ線１０１を経
由して、第１命令の第１バイト（先頭バイト）の上位２
ビツトを入力し、第１命令のバイト長を判定し、選択回
路４０１および４０２を制御して第２の命令語レジスタ
４５１への人力を正しく保証する。選択回路４０１は、
データ線１０２，１０３，１０４中の第３．４バイト又
は第５．６バイト又は第７，８バイトを選択して、第２
命令語レジスタの第１．２バイトへの入力値を出力する
。選択回路４０２は、データ線１０３．１０４中の第５
．６バイト又は第７，８バイトを選択して、第２命令語
レジスタの第３゜４バイト′−人力する。第２命令語レ
ジスタの第５゜６バイトには１、つねにデータ線の１０
４の第７゜８バイトを入力す扛は良い。

論理回路４１０は、信号線１０９とデータ線１０１と選
択回路４０１の出力線を経由して、命令語データに命令
語レジスタに格納すべき命分語の有無（第４図の第１列
と対応）と第１命令の長さく第２列と対応）と第２命令
の長さく第３列と対応）を入力して、ＦＦ４５２への人
力（第４列と対応）とＦＦ４５３への入力（第６列と対
応）とＦＦ４３１への入力（第８列と対応）と命令アド
レス加算器４２０への入力を第３図に従って作成する。

ＦＦ４５２，４５３，４３１．命令語レジスタ４５０．
４５１、命令アドレスレジスタは、記憶ユニットよシ命
令語が解読ユニットに送出されたサイクルの次のティク
ルで、準備ユニットにＳ読情＠を送出し、記憶ユニット
へ次の命令データを要求するために１サイクルの記憶保
持として使用される。

第４図は、第２図に示した不発明による解読ユニットを
計算機に適用した実施？りである。２つの準備ユニット
２ａ、２ｂは、そｎぞれｙｊｇ１図の命令実行準備ユニ
ットと同一機能のものである。２つの演算ユニット３ａ
、３ｂは、そルぞれ第１図の演算ユニットと同一機能の
ものである。準備ユニット２ａは、ｓ読ユニットからデ
ータｆｔ５３１゜４１を袖山して送出される命令の種類
に関する情報とオペランドアドレスを受取り、メモリか
らオペランドデータを読出すことが必要な種類の命令で
あれば、１ぎ号線５０ａを経由して記憶ユニットｌａに
ｆ出しを要求し、オペランドデータをデータｙｌＪ６０
ａ１ｒ−経由して受取る。データ線９０ａを経由してオ
ペランドデータと実行するべき演算の種類に関する情報
を演算ユニット３８に送出し、演算結果をデータ線８０
ａを経由して受取る。メモリを一新することが必要な種
類の命令であれば信ｇ線７０’ａを経由してメモリの書
込みを要求する。準備ユニット２ｂと演算ユニット３ｂ
の動作も同様であるので説明を省略する。

記１意ユニツ）ｌａは、第１図の記憶制御ユニットとは
ａ数の準備ユニットからのメモリ参照要求を受付ける点
で異なる機能を有するが、この機能はメモリ共有型マル
チプロセッサシステムの記憶ユニットですでに確立され
友技術により実現できる。

第４図の＃Ｊ！′機は、第１図の計算機の２倍の性能が
実現できる。従来のメモリ共有型マルチプロセッサシス
テムでは、解読ユニットが複数個あり、おのおのの命令
解読ユニットは別個の命令アドレスレジスタを有し独立
に更新するので、マルチプロセッサシステム内では複数
個のプログラム（タスク）が同時に実行される。一方、
第４図の計算機では本発明の解読ユニットが１個あり全
体で１個の命令アドレスレジスタしか存在しないので、
１間のプログラム（タスク）が２倍の性能で実行される
点でメモリ共有型マルチプロセッサシステムと異なる。

すなわち、本発明の命令ｍｇユニットを用いた計算機は
、マルチプログラム方式（マルチタスク方式）による高
速化が期待できない計算分野に対しても高速化を可能と
するので、マルチプロセッサシステムよりも有効である
。

【図面の簡単な説明】

第１図は、計算機の内部が解読ユニット４と重囲ユニッ
ト２と演算ユニット３と記憶ユニット１から偶成されて
いることを示す図。第２図は、本冗明の対象である１マ
シンサイクルに複数個の命令が同時にＷ４ｄ可能な解読
ユニットの央旙例を示す図、第３図は、第２図の解読ユ
ニットの機能を示す図。第４図は、本発明解読ユニット
を使用し篤　　１　　　図 第　２　図 ０ 第１頁の続き ＠発　明　者　山岡彰 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ［相］発　明　者　田中義− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

1. 【特許請求の範囲】 記憶ユニット上に格納された複数の命令語により演算を
   実行する計算機において、 上記記憶ユニットへ所望の命令アドレスを送出する手段
   と上記記憶ユニットから、該送出された命令アドレスよ
   シ始まる複数語を受取シスドアする手段と、上記ストア
   された複赦晴の先頭に位置する命令語を保持するための
   第１の命令語レジスタと、上記先頭−位置する命令語の
   種類に応じて、上記複数語の中の命令語を選択する手段
   と、選択された命令語を保持する第２の命令語レジスタ
   と、上記第１の命令語レジスタに格納された命令語の種
   類と、上記第２の命令語レジスタに格納された命令語の
   種類に応じて、上記記憶二ニットへ次に送出する命令ア
   ドレスを更新する手段を有する命令語解読ユニット。