JPH03286332A - デジタルデータ処理装置 - Google Patents
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- JPH03286332A JPH03286332A JP2088483A JP8848390A JPH03286332A JP H03286332 A JPH03286332 A JP H03286332A JP 2088483 A JP2088483 A JP 2088483A JP 8848390 A JP8848390 A JP 8848390A JP H03286332 A JPH03286332 A JP H03286332A
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- 230000003111 delayed effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は中央演算処理装置（ｃｐｕ）を含むデジタルデ
ータ処理装置に関するものである。
ータ処理装置に関するものである。
【従来の技術ｌ
デジタル計算機等のディジタルデータ処理装置において
、複数のデータの中で順序付けを行ない、さらにその順
序付けに従ってデータの並べ換えを行なうソーティジグ
は基本的な処理の１つである。このソーティングには２
つのデータの大小関係を比較し、その関係に基づいて２
つのデータを並べ換える並べ換え操作を必要とする。
、複数のデータの中で順序付けを行ない、さらにその順
序付けに従ってデータの並べ換えを行なうソーティジグ
は基本的な処理の１つである。このソーティングには２
つのデータの大小関係を比較し、その関係に基づいて２
つのデータを並べ換える並べ換え操作を必要とする。
デジタルデータ処理装置においては、
Ｍ−Ｎａｍｊｏｏ他の論文、ＣＭＯ５ＧＡＴＥ ＡＲＲ
ＡＹＩＭＰＬＥＭＥＮＴＡＴＩＯＮ ＯＦ ＴＨＥ
５ＰＡＲＣＡＲＣＨＩＴＥＣＴＵＲＥ、 ＣＯＭＰ
ＣＯＮ １９８８ Ｐｒｏｃｅｅｄｉｎｇｓ １０乃至
１３頁に示されるように、命令を取り込む命令レジスタ
と、データを格納する複数の汎用レジスタと、該汎用レ
ジスタから供給されるデータを演算するとともに前記汎
用レジスタにこのデータを書戻す演算手段（ＡＬＵ）と
、該演算手段の演算結果により条件コードを生成する手
段とを有し、基本的命令が１マシンサイクルで実行可能
な命令セットを有する中央処理装置（ＣＰＬＪ）を含む
ものや、さらに主記憶装置と、この主記憶装置とＣＰＵ
とをつなぐバスを含むものがある。
ＡＹＩＭＰＬＥＭＥＮＴＡＴＩＯＮ ＯＦ ＴＨＥ
５ＰＡＲＣＡＲＣＨＩＴＥＣＴＵＲＥ、 ＣＯＭＰ
ＣＯＮ １９８８ Ｐｒｏｃｅｅｄｉｎｇｓ １０乃至
１３頁に示されるように、命令を取り込む命令レジスタ
と、データを格納する複数の汎用レジスタと、該汎用レ
ジスタから供給されるデータを演算するとともに前記汎
用レジスタにこのデータを書戻す演算手段（ＡＬＵ）と
、該演算手段の演算結果により条件コードを生成する手
段とを有し、基本的命令が１マシンサイクルで実行可能
な命令セットを有する中央処理装置（ＣＰＬＪ）を含む
ものや、さらに主記憶装置と、この主記憶装置とＣＰＵ
とをつなぐバスを含むものがある。
このようなデジタルデータ処理装置においては、大小関
係に基づく２つのデータの並び換え操作を行なうには第
４図に示されるような１連の命令列が必要であった。第
４図において、１から６の操作はそれぞれＣＰＵが実行
する１命令に相当する処理である。以下層を追って説明
する。
係に基づく２つのデータの並び換え操作を行なうには第
４図に示されるような１連の命令列が必要であった。第
４図において、１から６の操作はそれぞれＣＰＵが実行
する１命令に相当する処理である。以下層を追って説明
する。
（ｉ）操作１において、ＣＰＵは汎用レジスタＡの内容
及び汎用レジスタＢの内容を読み出し、これらをＡＬＵ
において比較し、条件コードを更新するという一連の動
作を行なう「比較命令Ｊを実行する。この操作において
、レジスタＡの内容よりもレジスタＢの内容が同じかよ
り大きい場合にはサインビットの値が１になり、反対に
レジスタＡの内容がレジスタＢの内容よりも大きい場合
にはサインビットの値が０になる。
及び汎用レジスタＢの内容を読み出し、これらをＡＬＵ
において比較し、条件コードを更新するという一連の動
作を行なう「比較命令Ｊを実行する。この操作において
、レジスタＡの内容よりもレジスタＢの内容が同じかよ
り大きい場合にはサインビットの値が１になり、反対に
レジスタＡの内容がレジスタＢの内容よりも大きい場合
にはサインビットの値が０になる。
（１１）操作２において、条件コードのうちのサインビ
ットが１であるかＯであるかによって次に操作３を行な
うか、あるいは操作５を行なうかを選択するＦ条件分岐
命令」を実行する。サインピントが１の場合、すなわち
レジスタＡの内容よりもレジスタ８の内容がより大きい
場合には、ＣＰＵは操作３に続き操作４を実行する。条
件コードのうちのサインビット以外のビットが用いられ
る場合もあるが、いずれにしても条件判断に用いられる
ビットは、レジスタＡの内容がより大きいがまたはレジ
スタＢの内容がより太きいがを示している。
ットが１であるかＯであるかによって次に操作３を行な
うか、あるいは操作５を行なうかを選択するＦ条件分岐
命令」を実行する。サインピントが１の場合、すなわち
レジスタＡの内容よりもレジスタ８の内容がより大きい
場合には、ＣＰＵは操作３に続き操作４を実行する。条
件コードのうちのサインビット以外のビットが用いられ
る場合もあるが、いずれにしても条件判断に用いられる
ビットは、レジスタＡの内容がより大きいがまたはレジ
スタＢの内容がより太きいがを示している。
（ｉｉｉ）操作３汲び操作４においては、レジスタＡ汲
びレジスタＢの内容をそれぞれレジスタＣ汲びレジスタ
Ｄに移動する「移動命令Ｊを実行する。反対に、サイン
ビットがＯの場合、すなわちレジスタＡの内容よりもレ
ジスタＢの内容がより小さいか両方が同じ大きさである
場合、ＣＰＵは操作５に続き操作６を実行する。操作５
及び操作６においては、レジスタＡ汲びレジスタＢの内
容をそれぞれレジスタＤ及びレジスタＣに移動する移動
命令を実行する。
びレジスタＢの内容をそれぞれレジスタＣ汲びレジスタ
Ｄに移動する「移動命令Ｊを実行する。反対に、サイン
ビットがＯの場合、すなわちレジスタＡの内容よりもレ
ジスタＢの内容がより小さいか両方が同じ大きさである
場合、ＣＰＵは操作５に続き操作６を実行する。操作５
及び操作６においては、レジスタＡ汲びレジスタＢの内
容をそれぞれレジスタＤ及びレジスタＣに移動する移動
命令を実行する。
従って、いずれの場合においても４つの命令列の実行に
より、レジスタＡ及びレジスタＢの内容のうち大きいデ
ータがレジスタＤに、小さいデータがレジスタＣに格納
される。
より、レジスタＡ及びレジスタＢの内容のうち大きいデ
ータがレジスタＤに、小さいデータがレジスタＣに格納
される。
ソーティジグを行なうために、以上で説明したような方
法を用いて、大小関係に基づく２つのデータの並べ換え
操作を行なった場合、処理時間が長いという問題点があ
った。
法を用いて、大小関係に基づく２つのデータの並べ換え
操作を行なった場合、処理時間が長いという問題点があ
った。
すなわちこの処理時間は既に説明したとおり、ＣＰＵが
４命令を実行する時間である。また、この４命令には条
件分岐命令が含まれるが、先に説明したような１命令を
１マシシサイクルで実行するようなデジタルデータ処理
装置において条件分岐命令は通常の１命令を実行する以
上の処理時間を要するため、通常の４命令分以上の時間
を要してしまう。このことはマシンサイクルの高速化の
ため、パイプライン処理を用いると、条件分岐命令を実
行する際に一時的にパイプラインの中身が空になるパイ
プラインの乱れが生じるためである。
４命令を実行する時間である。また、この４命令には条
件分岐命令が含まれるが、先に説明したような１命令を
１マシシサイクルで実行するようなデジタルデータ処理
装置において条件分岐命令は通常の１命令を実行する以
上の処理時間を要するため、通常の４命令分以上の時間
を要してしまう。このことはマシンサイクルの高速化の
ため、パイプライン処理を用いると、条件分岐命令を実
行する際に一時的にパイプラインの中身が空になるパイ
プラインの乱れが生じるためである。
このパイプラインの乱れについて、より詳しく説明する
。第５図はあるディジタル計算機のパイプライン動作の
タイミングを示す図である。第５図において、１命令は
命令のフェッチサイクル、デコードサイクル、演算サイ
クル、及び結果の書き戻しサイクルの４サイクルを要す
る。しかし、各命令は１マシンサイクルずつのタイムラ
グをもって実行されるので、実質的には１マシンサイク
ルごとに１命令を実行することが可能となる。
。第５図はあるディジタル計算機のパイプライン動作の
タイミングを示す図である。第５図において、１命令は
命令のフェッチサイクル、デコードサイクル、演算サイ
クル、及び結果の書き戻しサイクルの４サイクルを要す
る。しかし、各命令は１マシンサイクルずつのタイムラ
グをもって実行されるので、実質的には１マシンサイク
ルごとに１命令を実行することが可能となる。
ところが、条件分岐命令では直前の命令の演算結果によ
って次に実行すべき命令の格納場所が異なる。第５図に
おいて命令２が条件分岐命令であるとすると、命令２の
フェッチの後、命令１の演算が終了するサイクル３まで
は次命令のフェッチを行なうことができない。つまり、
サイクル４ではじめて、次命令のフェッチを行なうこと
ができるわけである。したがって、命令３の実行サイク
ルは命令を実行することができない。このことは第５図
のような動作タイミングにおいては、条件分岐命令は２
サイクル分の実行時間を要することを意味し、条件分岐
命令は通常の１命令を実行する以上の処理時間のペナル
ティ−を課せられることになるわけである。
って次に実行すべき命令の格納場所が異なる。第５図に
おいて命令２が条件分岐命令であるとすると、命令２の
フェッチの後、命令１の演算が終了するサイクル３まで
は次命令のフェッチを行なうことができない。つまり、
サイクル４ではじめて、次命令のフェッチを行なうこと
ができるわけである。したがって、命令３の実行サイク
ルは命令を実行することができない。このことは第５図
のような動作タイミングにおいては、条件分岐命令は２
サイクル分の実行時間を要することを意味し、条件分岐
命令は通常の１命令を実行する以上の処理時間のペナル
ティ−を課せられることになるわけである。
このため、従来はり、Ａ、Ｐａｔｔｅｒｓｏｎの論文、
ＲＥＤＵＣＥＤ １Ｎ５ＴＲＵＣＴＩＯＮ
ＳＥＴＣＯＭＰＵＴＥＲ，Ｃｏｍｍｕｎｉｃａｔｉｏ
ｎｓ ｏｆ ｔｈｅ ＡＣＭ、 ｖｏ１２８゜Ｎｏ、１
．１９８５年８乃至２１頁に示されるような遅延条件分
岐命令を用い、バイブライ〉の乱れが生じないようにし
ていたが、一方で尚Ｊ ＵＭ Ｐｉｆｉ’ｉ令を必要と
し処理時間が長くなるといった問題があった。
ＲＥＤＵＣＥＤ １Ｎ５ＴＲＵＣＴＩＯＮ
ＳＥＴＣＯＭＰＵＴＥＲ，Ｃｏｍｍｕｎｉｃａｔｉｏ
ｎｓ ｏｆ ｔｈｅ ＡＣＭ、 ｖｏ１２８゜Ｎｏ、１
．１９８５年８乃至２１頁に示されるような遅延条件分
岐命令を用い、バイブライ〉の乱れが生じないようにし
ていたが、一方で尚Ｊ ＵＭ Ｐｉｆｉ’ｉ令を必要と
し処理時間が長くなるといった問題があった。
また特開昭６２〜２２１０３６（特願昭６２−９２２０
）では、条件分岐命令について分岐予測を行なうことに
より、条件分岐命令実行後の予測される命令列をＣＰＵ
内に取り込み、パイプラインの乱れをおさえるようにし
ていたが、尚予測不可能な条件分岐命令が存在し、また
予測の誤りがあるためオーバヘッドがあったり、分岐予
測のための余分なハードウェアが必要となるといった問
題があった。
）では、条件分岐命令について分岐予測を行なうことに
より、条件分岐命令実行後の予測される命令列をＣＰＵ
内に取り込み、パイプラインの乱れをおさえるようにし
ていたが、尚予測不可能な条件分岐命令が存在し、また
予測の誤りがあるためオーバヘッドがあったり、分岐予
測のための余分なハードウェアが必要となるといった問
題があった。
また特開昭６３−４９８４３（特願昭６２−１１９１６
７）では、いわゆる縮小命令セットコンピュータ（ＲＩ
ＳＣ：ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ
Ｃｏｍｐｕｔｅｒ）において、レジスタファイルのポ
ートの数を増やし、同一のマシンサイクルにおいて実行
可能な演算ユニットの並列化により処理の高速化を計る
ことを目的としている。しかし、このような演算機構は
、大小関係に基づく２つのデータの並び換え操作におい
て特に有効であるわけではない。なぜならば並列に実行
可能な処理内容がお互いに独立なため、ある演算ユニッ
トにおける２つのデータの大小関係の判定が他の演算ユ
ニットにおける処理を制御するものではないからである
。したがって、このような演算機構では並べ換え処理の
並列化をできないという問題点があった。
７）では、いわゆる縮小命令セットコンピュータ（ＲＩ
ＳＣ：ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ
Ｃｏｍｐｕｔｅｒ）において、レジスタファイルのポ
ートの数を増やし、同一のマシンサイクルにおいて実行
可能な演算ユニットの並列化により処理の高速化を計る
ことを目的としている。しかし、このような演算機構は
、大小関係に基づく２つのデータの並び換え操作におい
て特に有効であるわけではない。なぜならば並列に実行
可能な処理内容がお互いに独立なため、ある演算ユニッ
トにおける２つのデータの大小関係の判定が他の演算ユ
ニットにおける処理を制御するものではないからである
。したがって、このような演算機構では並べ換え処理の
並列化をできないという問題点があった。
【発明が解決しようとする課題１
本発明は以上述べたようなソーティング等において用い
られるデータの並べ換えにおける問題を解決することを
課題とするものである。
られるデータの並べ換えにおける問題を解決することを
課題とするものである。
１課題を解決するための手段］
このため、本発明では、命令を取り込む命令レジスタと
、データを格納する複数の汎用レジスタと、該汎用レジ
スタから供給されるデータを演算するとともに前記汎用
レジスタにこのデータを書戻す演算手段と、該演算手段
の演算結果により条件コードを生成する手段とを有し、
基本的命令が１マシンサイクルで実行可能な命令セット
を有する中央処理装置を含むデジタルデータ処理装置に
おいて、 前記複数の汎用レジスタの中から命令で指定される２つ
のレジスタからデータを読出す読出手段と、 前記複数の汎用レジスタの中から命令で指定される１つ
のレジスタに前記２つのデータのうちより大きいか又は
より小さいデータを選択的に格納する格納手段と、 前記読出手段によるデータの読出しと、前記格納手段に
よるデータの選択的な格納とを伴う命令を１マシシサイ
クルで実行するための制御手段とを設けることによりこ
の問題を解決する。
、データを格納する複数の汎用レジスタと、該汎用レジ
スタから供給されるデータを演算するとともに前記汎用
レジスタにこのデータを書戻す演算手段と、該演算手段
の演算結果により条件コードを生成する手段とを有し、
基本的命令が１マシンサイクルで実行可能な命令セット
を有する中央処理装置を含むデジタルデータ処理装置に
おいて、 前記複数の汎用レジスタの中から命令で指定される２つ
のレジスタからデータを読出す読出手段と、 前記複数の汎用レジスタの中から命令で指定される１つ
のレジスタに前記２つのデータのうちより大きいか又は
より小さいデータを選択的に格納する格納手段と、 前記読出手段によるデータの読出しと、前記格納手段に
よるデータの選択的な格納とを伴う命令を１マシシサイ
クルで実行するための制御手段とを設けることによりこ
の問題を解決する。
【本発明の実施例１
以下、本発明のデジタルデータ処理装置の中央演算処理
装置の実施例を図面に基づいて詳細に説明する。
装置の実施例を図面に基づいて詳細に説明する。
第１図は本発明の中央演算処理装置のブロック図である
。第１図において９は実行するべき命令が格納される命
令レジスタ、１０は複数個の汎用レジスタからなる汎用
レジスタファイル、１１はＡＬＵ、１２は第１の入力レ
ジスタ、１３は第２の入力的レジス夕、１４は選択回路
、１５は条件コードレジスタ、１６は第１の制御回路、
１７は第２の制御回路、１８は汎用レジスタファイル１
０から第１の入力レジスタ１２を介して値が読み出され
る第１のバス、１９は汎用レジスタファイル１０から第
２の入力レジスタ１３を介して値が読み出される第２の
バス、２０は汎用レジスタファイル１０に値を書き戻す
第３のバス、２５はＡＬＵの演算結果を蓄えバス２０に
出力する演算出力レジスタ、２６はバス１８の内容を蓄
える第１の一時的レジスタ、２７はバス１９の内容を蓄
える第２の一時的レジスタ、２８は命令レジスタ９の内
容を蓄える第１のラッチ、２９はラッチ２８の内容を蓄
える第２のラッチ、である。
。第１図において９は実行するべき命令が格納される命
令レジスタ、１０は複数個の汎用レジスタからなる汎用
レジスタファイル、１１はＡＬＵ、１２は第１の入力レ
ジスタ、１３は第２の入力的レジス夕、１４は選択回路
、１５は条件コードレジスタ、１６は第１の制御回路、
１７は第２の制御回路、１８は汎用レジスタファイル１
０から第１の入力レジスタ１２を介して値が読み出され
る第１のバス、１９は汎用レジスタファイル１０から第
２の入力レジスタ１３を介して値が読み出される第２の
バス、２０は汎用レジスタファイル１０に値を書き戻す
第３のバス、２５はＡＬＵの演算結果を蓄えバス２０に
出力する演算出力レジスタ、２６はバス１８の内容を蓄
える第１の一時的レジスタ、２７はバス１９の内容を蓄
える第２の一時的レジスタ、２８は命令レジスタ９の内
容を蓄える第１のラッチ、２９はラッチ２８の内容を蓄
える第２のラッチ、である。
第２図にソーティング補助命令の命令形式とその具体例
を示す。第２図（ａ）はソーティング補助命令の命令形
式である。命令は５つのフィールドに分けられ、固在か
ら順にソーティング補助命令コードフィールド、大小の
選択フィールド、結果を格納するレジスタの指定フィー
ルド、第１のバスに読み出すレジスタの指定フィールド
、第２のバスに読み出すレジスタの指定フィールドとな
る。第２図（ｂ）はその具体例である。ソーティジグ補
助命令の命令コードは１１１１である。
を示す。第２図（ａ）はソーティング補助命令の命令形
式である。命令は５つのフィールドに分けられ、固在か
ら順にソーティング補助命令コードフィールド、大小の
選択フィールド、結果を格納するレジスタの指定フィー
ルド、第１のバスに読み出すレジスタの指定フィールド
、第２のバスに読み出すレジスタの指定フィールドとな
る。第２図（ｂ）はその具体例である。ソーティジグ補
助命令の命令コードは１１１１である。
次に図１の中央演算処理装置がソーティジグ補助命令を
パイプライン的に実行する動作を述べる。、１命令の実
行は命令のフェッチ（読み込み）、デコード（命令の解
読）、演算、結果の書き戻しの４サイクルで完結する。
パイプライン的に実行する動作を述べる。、１命令の実
行は命令のフェッチ（読み込み）、デコード（命令の解
読）、演算、結果の書き戻しの４サイクルで完結する。
ここでサイクルとは第１図の各部分が互いに同期を取り
ながら動作する基本的動作周期である。
ながら動作する基本的動作周期である。
（ｉ）まず命令のフェッチ（読み込み）サイクルにおい
て、ソーティング補助命令２２が命令レジスタ９に読み
込まれる。いまＭ／Ｎ ： Ｍであるから大きいデータ
が選択される。
て、ソーティング補助命令２２が命令レジスタ９に読み
込まれる。いまＭ／Ｎ ： Ｍであるから大きいデータ
が選択される。
（ｉｉ）デコード（命令の解読）サイクルにおいては、
命令レジスタ９からソーティング補助命令２２の第１の
バスに読み出すレジスタの指定フィールド、汲び第２の
バスに読み出すレジスタの指定フィールドが第１の制御
回路１６に出力され、第１の制御回路の制御信号で指定
されたレジスタの内容が第１の入力レジスタ１２及び第
２の入力レジスタ１３に格納される。この例では第１の
入力レジスタにレジスタＡの内容が第２の入力レジスタ
にレジスタＢの内容が読み出されることになる。
命令レジスタ９からソーティング補助命令２２の第１の
バスに読み出すレジスタの指定フィールド、汲び第２の
バスに読み出すレジスタの指定フィールドが第１の制御
回路１６に出力され、第１の制御回路の制御信号で指定
されたレジスタの内容が第１の入力レジスタ１２及び第
２の入力レジスタ１３に格納される。この例では第１の
入力レジスタにレジスタＡの内容が第２の入力レジスタ
にレジスタＢの内容が読み出されることになる。
同時に、ソーティング補助命令２２の命令コードフィー
ルド、大小の選択フィールドにおいて指定されるＭ（大
きい方を選択することを表す）、及び結果を指定するレ
ジスタの指定フィールドが第１のラッチ２８にラッチさ
れる。
ルド、大小の選択フィールドにおいて指定されるＭ（大
きい方を選択することを表す）、及び結果を指定するレ
ジスタの指定フィールドが第１のラッチ２８にラッチさ
れる。
（ｉｉｉ）演算サイクルでは次のような動作を行なり。
第１のラッチ２８からソーティング補助命令２２の命令
コードフィールドが第２の制御回路１７に出力される。
コードフィールドが第２の制御回路１７に出力される。
制御回路１７はＡＬＵに対してソーティング補助命令に
伴う減算を行なうように信号を送る。
伴う減算を行なうように信号を送る。
第１の入力レジスタ１２及び第２の入力レジスタ１３は
それぞれ第１のバス１８及び第２のバス１９にデータを
出力する。ＡＬＵは、第１のバス及び第２のバス１９か
らデータを入力し、結果から得られる条件コードを条件
コードレジスタ１５に設定する。ＡＬＵは第１のバスか
らの入力と第２のバスからの入力を比較するため減算を
行ない、条件コード中のサインビット（第１図中１５の
５）を０とする。これはバス１の内容からバス２の内容
を引いた結果が正の数であったことを示す。これと平行
して、第１の一時的レジスタ２６と第２の一時的レジス
タ２７はそれぞれ第１のバスの内容と第２のバスの内容
を入力し蓄える。
それぞれ第１のバス１８及び第２のバス１９にデータを
出力する。ＡＬＵは、第１のバス及び第２のバス１９か
らデータを入力し、結果から得られる条件コードを条件
コードレジスタ１５に設定する。ＡＬＵは第１のバスか
らの入力と第２のバスからの入力を比較するため減算を
行ない、条件コード中のサインビット（第１図中１５の
５）を０とする。これはバス１の内容からバス２の内容
を引いた結果が正の数であったことを示す。これと平行
して、第１の一時的レジスタ２６と第２の一時的レジス
タ２７はそれぞれ第１のバスの内容と第２のバスの内容
を入力し蓄える。
また、ソーティング補助命令２２の大小の選択フィール
ドにおいで指定されるＭ（大きい方を選択することを表
す）、及び結果を格納するレジスタの指定フィールドが
第２のラッチ２９にラッチされる。
ドにおいで指定されるＭ（大きい方を選択することを表
す）、及び結果を格納するレジスタの指定フィールドが
第２のラッチ２９にラッチされる。
（ｉｖ）最後に４番目の演算結果の書き戻しサイクルに
おいては、第２のラッチの内容が第３の制御回路２４に
出力される。第３の制御回路は条件コードレジスタ１５
のサインビットと第２のラッチから入力された大小の指
定フィールドから選択回路１４の制御信号をつくる。こ
こで選択信号は表１に記されるルールに基づいている。
おいては、第２のラッチの内容が第３の制御回路２４に
出力される。第３の制御回路は条件コードレジスタ１５
のサインビットと第２のラッチから入力された大小の指
定フィールドから選択回路１４の制御信号をつくる。こ
こで選択信号は表１に記されるルールに基づいている。
表１において、例えば命令中の大小の指定フィールドが
大きい方のデータを選択するＭであり、サインビットの
価が０であったとすれば、第２の制御回路の出力する制
御信号・の値により選択回路１４の制御信号は第１の一
時的レジスタの内容を選択し出力する。
大きい方のデータを選択するＭであり、サインビットの
価が０であったとすれば、第２の制御回路の出力する制
御信号・の値により選択回路１４の制御信号は第１の一
時的レジスタの内容を選択し出力する。
表１
５ 条件コードレジスタのサインビットＭ／Ｎ 第４
図の命令フィールドの大小選択Ｒ１第３図の第１の一時
的レジスタが選択されることを示す 第３の制御回路２４の出力する制御信号に基づいて選択
回路１４は第１の一時的レジスタと第２の一時的レジス
タのいずれかの内容を第３のバス２０に出力する。また
、第３の制御回路２４は第２のラッチから入力された結
果を格納するレジスタの指定フィールドを基に汎用Ｉ／
ジスタフアイル１０に対（７て制御信号を送る。汎用レ
ジスタファイル１ｏはこの制御信号に基づいて命令２２
に指定されるとおり、結果を格納するレジスタＤに第３
のバス２０がら入力されるデータを書き込む。
図の命令フィールドの大小選択Ｒ１第３図の第１の一時
的レジスタが選択されることを示す 第３の制御回路２４の出力する制御信号に基づいて選択
回路１４は第１の一時的レジスタと第２の一時的レジス
タのいずれかの内容を第３のバス２０に出力する。また
、第３の制御回路２４は第２のラッチから入力された結
果を格納するレジスタの指定フィールドを基に汎用Ｉ／
ジスタフアイル１０に対（７て制御信号を送る。汎用レ
ジスタファイル１ｏはこの制御信号に基づいて命令２２
に指定されるとおり、結果を格納するレジスタＤに第３
のバス２０がら入力されるデータを書き込む。
このように２つのデータの並べ換え操作を、Ｍ／Ｎを順
次Ｍ、 Ｎとしたソーティング補助命令を読み込むこと
により、第３図に示すように２命令で行なうことができ
る。
次Ｍ、 Ｎとしたソーティング補助命令を読み込むこと
により、第３図に示すように２命令で行なうことができ
る。
以上の実施例の構成、動作（ｊ′バイブライシ処理の場
合についてのものであるが、パイプライン処理を行わな
い場合には第１図のブロック図中第１Ｘｌ至第２の入力
レジスタ、第１乃至３の一時的レジスタ、第１及至第２
のラッチ、演算出力レジスタが不要であることはいうま
でもない。この構成は第６図に示される。このような構
成においては、命令レジスタ９への命令のフェッチ（読
み込み）、第１乃至３の制御回路におけるデコード（命
令の解読）およびレジスタの読み出し、ＡＬＵにおける
演算、及びレジスタへの結果の書き戻しはすべて同一の
マシンサイクルにおいて行なわれる。
合についてのものであるが、パイプライン処理を行わな
い場合には第１図のブロック図中第１Ｘｌ至第２の入力
レジスタ、第１乃至３の一時的レジスタ、第１及至第２
のラッチ、演算出力レジスタが不要であることはいうま
でもない。この構成は第６図に示される。このような構
成においては、命令レジスタ９への命令のフェッチ（読
み込み）、第１乃至３の制御回路におけるデコード（命
令の解読）およびレジスタの読み出し、ＡＬＵにおける
演算、及びレジスタへの結果の書き戻しはすべて同一の
マシンサイクルにおいて行なわれる。
また、第１図のパイプライン処理による構成においては
、大小のデータの選択を書き戻しサイクルにおいで行な
っていたが、これを演算サイクルにおいて行なうことも
できる。このような場合には一時的レジスタを選択回路
の後段に配置する。
、大小のデータの選択を書き戻しサイクルにおいで行な
っていたが、これを演算サイクルにおいて行なうことも
できる。このような場合には一時的レジスタを選択回路
の後段に配置する。
［発明の効果１
本発明によれば、従来第４図のように４命令で行なって
いた大小関係に基づく２つのデータの並べ換え操作が第
３図のように７及び８の２つの「ソーティング補助命令
」で実行できるので高速化ができる。
いた大小関係に基づく２つのデータの並べ換え操作が第
３図のように７及び８の２つの「ソーティング補助命令
」で実行できるので高速化ができる。
また、従来必要であった条件分岐命令が不要となり、パ
イプライン処理の場合にはＣＰＵにおけるパイプライン
処理の乱れが発生せず処理時間のペナルティ−がなくな
り処理の高速化が達成できる。
イプライン処理の場合にはＣＰＵにおけるパイプライン
処理の乱れが発生せず処理時間のペナルティ−がなくな
り処理の高速化が達成できる。
さらに、汎用レジスタの中から命令で指定される２つの
レジスタから読み出された２つのデータを保持するため
２つの一時的レジスタを設ければ、とくにパイプライン
処理に好適な構成を得ることができる。
レジスタから読み出された２つのデータを保持するため
２つの一時的レジスタを設ければ、とくにパイプライン
処理に好適な構成を得ることができる。
第１図は本発明の実施例のブロック図、第２図は本発明
のソーティング補助命令の命令形式、第３図は本発明を
用いた場合の２つのデータの大小関係に基づく並べ換え
を行なう命令のフローチャート、第４図は２つのデータ
の大小関係に基づく並べ換えを行なう従来例の命令のフ
ローチャート、第５図はパイプライン動作のタイミング
、第６図はパイプライン動作を用いない場合の本発明の
実施例のブロック図を示す。 １−比較命令、２−条件分岐命令、３から６−移動命令
、７から８−本発明のソーティジグ補助命令、９−命令
レジスタ、１〇−汎用レジスタファイル、１１− ＡＬ
Ｕ、１２−第１の入力レジスタ、１３−第２の入力レジ
スタ、１４−選択回路、１５−条件コードレジスタ、１
６−第１の制御回路、１７−第２の制御回路、１８−第
１のバス、１９−第２のバス、２〇−第３のバス、２１
−ソーティング補助命令の命令形式、２２−具体的値を
入れたソーティング補助命令の命令形式、２４−第３の
一時的レジスタ、２５−演算出力レジスタ、２６−第１
の一時的レジスタ、２７−第２の一時的レジスタ、２８
−第１のラッチ、２９−第２のラッチ 以上
のソーティング補助命令の命令形式、第３図は本発明を
用いた場合の２つのデータの大小関係に基づく並べ換え
を行なう命令のフローチャート、第４図は２つのデータ
の大小関係に基づく並べ換えを行なう従来例の命令のフ
ローチャート、第５図はパイプライン動作のタイミング
、第６図はパイプライン動作を用いない場合の本発明の
実施例のブロック図を示す。 １−比較命令、２−条件分岐命令、３から６−移動命令
、７から８−本発明のソーティジグ補助命令、９−命令
レジスタ、１〇−汎用レジスタファイル、１１− ＡＬ
Ｕ、１２−第１の入力レジスタ、１３−第２の入力レジ
スタ、１４−選択回路、１５−条件コードレジスタ、１
６−第１の制御回路、１７−第２の制御回路、１８−第
１のバス、１９−第２のバス、２〇−第３のバス、２１
−ソーティング補助命令の命令形式、２２−具体的値を
入れたソーティング補助命令の命令形式、２４−第３の
一時的レジスタ、２５−演算出力レジスタ、２６−第１
の一時的レジスタ、２７−第２の一時的レジスタ、２８
−第１のラッチ、２９−第２のラッチ 以上
Claims (2)
- （１）命令を取り込む命令レジスタと、データを格納す
る複数の汎用レジスタと、該汎用レジスタから供給され
るデータを演算するとともに前記汎用レジスタにこのデ
ータを書戻す演算手段と、該演算手段の演算結果により
条件コードを生成する手段とを有し、基本的命令が１マ
シンサイクルで実行可能な命令セットを有する中央演算
処理装置を含むデジタルデータ処理装置において、前記
複数の汎用レジスタの中から命令で指定される２つのレ
ジスタからデータを読出す読出し手段と、前記複数の汎
用レジスタの中の命令で指定される１つのレジスタに前
記２つのデータのうちより大きいか又はより小さいデー
タを選択的に格納する格納手段と、 前記読出し手段によるデータの読出しと、前記格納手段
によるデータの選択的な格納とを伴う命令を１マシンサ
イクルで実行するための制御手段とを有することを特徴
とするデジタルデータ処理装置。 - （２）前記格納手段が前記複数の汎用レジスタの中から
命令で指定される２つのレジスタから読み出された２つ
のデータを前記演算手段による演算の終了後に保持する
２つの一時的レジスタを有することを特徴とする特許請
求の範囲第１項記載のデジタルデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088483A JPH07104784B2 (ja) | 1990-04-03 | 1990-04-03 | デジタルデータ処理装置 |
| US07/676,692 US5274777A (en) | 1990-04-03 | 1991-03-29 | Digital data processor executing a conditional instruction within a single machine cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088483A JPH07104784B2 (ja) | 1990-04-03 | 1990-04-03 | デジタルデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286332A true JPH03286332A (ja) | 1991-12-17 |
| JPH07104784B2 JPH07104784B2 (ja) | 1995-11-13 |
Family
ID=13944043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2088483A Expired - Lifetime JPH07104784B2 (ja) | 1990-04-03 | 1990-04-03 | デジタルデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274777A (ja) |
| JP (1) | JPH07104784B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617574A (en) * | 1989-05-04 | 1997-04-01 | Texas Instruments Incorporated | Devices, systems and methods for conditional instructions |
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
| US5524250A (en) * | 1991-08-23 | 1996-06-04 | Silicon Graphics, Inc. | Central processing unit for processing a plurality of threads using dedicated general purpose registers and masque register for providing access to the registers |
| US5815695A (en) * | 1993-10-28 | 1998-09-29 | Apple Computer, Inc. | Method and apparatus for using condition codes to nullify instructions based on results of previously-executed instructions on a computer processor |
| US6026484A (en) * | 1993-11-30 | 2000-02-15 | Texas Instruments Incorporated | Data processing apparatus, system and method for if, then, else operation using write priority |
| US6058473A (en) * | 1993-11-30 | 2000-05-02 | Texas Instruments Incorporated | Memory store from a register pair conditional upon a selected status bit |
| US5689695A (en) * | 1993-11-30 | 1997-11-18 | Texas Instruments Incorporated | Conditional processor operation based upon result of two consecutive prior processor operations |
| GB2296350B (en) * | 1994-12-21 | 1999-10-06 | Advanced Risc Mach Ltd | Data processing divider |
| US6424969B1 (en) * | 1999-07-20 | 2002-07-23 | Inmentia, Inc. | System and method for organizing data |
| JP2002229772A (ja) * | 2001-02-06 | 2002-08-16 | Sony Corp | ソート処理方法およびソート処理装置 |
| US6944619B2 (en) * | 2001-04-12 | 2005-09-13 | Primentia, Inc. | System and method for organizing data |
| CN104011662B (zh) * | 2011-12-23 | 2017-05-10 | 英特尔公司 | 用于提供向量混合和置换功能的指令和逻辑 |
| US10831478B2 (en) * | 2018-11-06 | 2020-11-10 | International Business Machines Corporation | Sort and merge instruction for a general-purpose processor |
| US10831502B2 (en) | 2018-11-06 | 2020-11-10 | International Business Machines Corporation | Migration of partially completed instructions |
| US10831503B2 (en) | 2018-11-06 | 2020-11-10 | International Business Machines Corporation | Saving and restoring machine state between multiple executions of an instruction |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860355A (ja) * | 1981-10-07 | 1983-04-09 | Nec Corp | 情報処理装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3685024A (en) * | 1970-11-02 | 1972-08-15 | Singer Co | Two stage sorting system using two-line sorting switches |
| US4210961B1 (en) * | 1971-10-08 | 1996-10-01 | Syncsort Inc | Sorting system |
| US3931612A (en) * | 1974-05-10 | 1976-01-06 | Triad Systems Corporation | Sort apparatus and data processing system |
| US4890220A (en) * | 1984-12-12 | 1989-12-26 | Hitachi, Ltd. | Vector processing apparatus for incrementing indices of vector operands of different length according to arithmetic operation results |
| JP2752634B2 (ja) * | 1988-05-26 | 1998-05-18 | 優 喜連川 | ソート処理装置 |
| US5142687A (en) * | 1989-06-30 | 1992-08-25 | Digital Equipment Corporation | Sort accelerator with rebound sorter repeatedly merging sorted strings |
-
1990
- 1990-04-03 JP JP2088483A patent/JPH07104784B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-29 US US07/676,692 patent/US5274777A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860355A (ja) * | 1981-10-07 | 1983-04-09 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104784B2 (ja) | 1995-11-13 |
| US5274777A (en) | 1993-12-28 |
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