JPH0527970A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH0527970A JPH0527970A JP3178249A JP17824991A JPH0527970A JP H0527970 A JPH0527970 A JP H0527970A JP 3178249 A JP3178249 A JP 3178249A JP 17824991 A JP17824991 A JP 17824991A JP H0527970 A JPH0527970 A JP H0527970A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- address
- storage area
- designating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
- G06F9/30163—Decoding the operand specifier, e.g. specifier format with implied specifier, e.g. top of stack
Abstract
(57)【要約】
【目的】 命令ビット数の少ない演算装置において、１
バイト等少ないビット数の命令のみで演算可能な演算装
置を提供する 【構成】 タイミング制御手段５の制御により、レジス
タ番号指定を省略した命令を実行する際は、レジスタ指
定手段１に記憶されているレジスタ番号を選択し、ま
た、アドレス指定を省略した命令を実行する際は、アド
レス指定手段２に記憶されているアドレス情報を選択し
て上記命令を実行する。
バイト等少ないビット数の命令のみで演算可能な演算装
置を提供する 【構成】 タイミング制御手段５の制御により、レジス
タ番号指定を省略した命令を実行する際は、レジスタ指
定手段１に記憶されているレジスタ番号を選択し、ま
た、アドレス指定を省略した命令を実行する際は、アド
レス指定手段２に記憶されているアドレス情報を選択し
て上記命令を実行する。
Description
【０００１】
【産業上の利用分野】本発明は、演算装置に関するもの
である。
である。
【０００２】
【従来の技術】例えば８ビットのマイクロプロセッサに
おいては、演算の種類と演算に用いるレジスタの番号が
１バイトに収まりきらず、これらは２バイト命令で演算
を実行している。
おいては、演算の種類と演算に用いるレジスタの番号が
１バイトに収まりきらず、これらは２バイト命令で演算
を実行している。
【０００３】
【発明が解決しようとする課題】上記従来の装置では、
２バイト命令なのでその分ハードウェアの構成が複雑に
なり、演算速度が遅くなる。
２バイト命令なのでその分ハードウェアの構成が複雑に
なり、演算速度が遅くなる。
【０００４】本発明は、１バイト等の少ないビット数の
命令のみで演算可能な演算装置を提供することを目的と
している。
命令のみで演算可能な演算装置を提供することを目的と
している。
【０００５】
【課題を解決するための手段】本発明は、レジスタ番号
を指定するレジスタ指定手段と、レジスタ番号指定を省
略した命令を実行する際は、上記レジスタ指定手段のレ
ジスタ番号を用いて上記命令を実行させる制御手段とを
設けることにより、上記課題を解決するものである。
を指定するレジスタ指定手段と、レジスタ番号指定を省
略した命令を実行する際は、上記レジスタ指定手段のレ
ジスタ番号を用いて上記命令を実行させる制御手段とを
設けることにより、上記課題を解決するものである。
【０００６】また、アドレス情報を指定するアドレス指
定手段と、アドレス指定を省略した命令を実行する際
は、上記アドレス指定手段のアドレス情報を用いて上記
命令を実行させる制御手段とを設けることにより、上記
課題を解決するものである。
定手段と、アドレス指定を省略した命令を実行する際
は、上記アドレス指定手段のアドレス情報を用いて上記
命令を実行させる制御手段とを設けることにより、上記
課題を解決するものである。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００８】図１は本発明による８ビットのマイクロプ
ロセッサの一部を示したものである。同図において、１
はレジスタ８の指定記憶領域を記憶するレジスタ指定手
段、２はアドレス情報を記憶するアドレス指定手段、３
はメモリ（図示せず。）から読み出した命令コードを一
時的に記憶する命令レジスタ、４は命令レジスタ３の命
令コードをデコードする命令デコーダ、５は命令デコー
ダ４でデコードされた命令に基づいて記憶領域、アドレ
スの選択および指定タイミングを制御するタイミング制
御手段、６はレジスタ指定手段１に記憶されている記憶
領域と命令コード中の記憶領域のいずれかを選択的に出
力するレジスタ選択手段、７はアドレス指定手段２に記
憶されているアドレス情報とレジスタ８によって指定さ
れるアドレス情報のいずれかを選択的に出力するアドレ
ス選択手段、８はレジスタで、記憶領域Ｒ０〜Ｒ１５で
構成される。９はＲＡＭ等の記憶手段である。
ロセッサの一部を示したものである。同図において、１
はレジスタ８の指定記憶領域を記憶するレジスタ指定手
段、２はアドレス情報を記憶するアドレス指定手段、３
はメモリ（図示せず。）から読み出した命令コードを一
時的に記憶する命令レジスタ、４は命令レジスタ３の命
令コードをデコードする命令デコーダ、５は命令デコー
ダ４でデコードされた命令に基づいて記憶領域、アドレ
スの選択および指定タイミングを制御するタイミング制
御手段、６はレジスタ指定手段１に記憶されている記憶
領域と命令コード中の記憶領域のいずれかを選択的に出
力するレジスタ選択手段、７はアドレス指定手段２に記
憶されているアドレス情報とレジスタ８によって指定さ
れるアドレス情報のいずれかを選択的に出力するアドレ
ス選択手段、８はレジスタで、記憶領域Ｒ０〜Ｒ１５で
構成される。９はＲＡＭ等の記憶手段である。
【０００９】図２に各種命令コードを示す。命令コード
はすべて１バイトに収められている。これら１バイト中
の“ｒ”、“ｒ´”、“ｒｐ”、“ｒｐ´”はオペラン
ドであり、命令を実行する際に用いる記憶領域を指定す
る。このうち“ｒｐ”および“ｒｐ´”はレジスタペア
を示し、この場合はレジスタ８の２つの記憶領域の記憶
内容を１６ビットの情報として用いる。演算命令ではオ
ペランドは省略されている。また、図示していないが、
アドレス指定命令のうち“ｒ”および“ｒｐ”のオペラ
ンドのないものは、その後に２バイトまたは１バイトの
オペランドを有している。
はすべて１バイトに収められている。これら１バイト中
の“ｒ”、“ｒ´”、“ｒｐ”、“ｒｐ´”はオペラン
ドであり、命令を実行する際に用いる記憶領域を指定す
る。このうち“ｒｐ”および“ｒｐ´”はレジスタペア
を示し、この場合はレジスタ８の２つの記憶領域の記憶
内容を１６ビットの情報として用いる。演算命令ではオ
ペランドは省略されている。また、図示していないが、
アドレス指定命令のうち“ｒ”および“ｒｐ”のオペラ
ンドのないものは、その後に２バイトまたは１バイトの
オペランドを有している。
【００１０】つぎに、演算動作の概略を説明する。レジ
スタ命令を実行すると、この命令コードが命令レジスタ
３を介して命令デコーダ４に供給され、ここでデコード
された命令信号に応じてタイミング制御手段５から制御
信号が出力される。この制御信号に基づいて上記レジス
タ指定命令中の記憶領域がレジスタ指定手段１に書き込
まれる。以後、演算命令を実行すると、その演算で使用
する記憶領域は、レジスタ指定手段１に書き込まれてい
る記憶領域により指定される。レジスタ指定手段１の記
憶領域は次にレジスタ指定命令が実行されるまで書き換
えられない。これはアドレス指定手段に書き込まれるア
ドレスについても同様である。ロード命令およびストア
命令のように命令中に記憶領域を指定してある命令を実
行する場合は、タイミング制御手段５の制御により、レ
ジスタ選択手段６において上記命令中の記憶領域が選択
される。
スタ命令を実行すると、この命令コードが命令レジスタ
３を介して命令デコーダ４に供給され、ここでデコード
された命令信号に応じてタイミング制御手段５から制御
信号が出力される。この制御信号に基づいて上記レジス
タ指定命令中の記憶領域がレジスタ指定手段１に書き込
まれる。以後、演算命令を実行すると、その演算で使用
する記憶領域は、レジスタ指定手段１に書き込まれてい
る記憶領域により指定される。レジスタ指定手段１の記
憶領域は次にレジスタ指定命令が実行されるまで書き換
えられない。これはアドレス指定手段に書き込まれるア
ドレスについても同様である。ロード命令およびストア
命令のように命令中に記憶領域を指定してある命令を実
行する場合は、タイミング制御手段５の制御により、レ
ジスタ選択手段６において上記命令中の記憶領域が選択
される。
【００１１】演算を実行する場合は、演算命令とレジス
タ指定手段１によって指定される記憶領域とで１つの命
令として扱うことができる。すなわち、ソフトウェア的
には２バイト命令と見做すのである。このように、ソフ
トウェア的には２バイトの演算命令を用いるのと同じに
なる。しかし、ハードウェア的には１バイト命令しか存
在せず、ハードウェアの構成は簡素化される。さらに、
一度レジスタ指定命令を実行すれば、引き続き同じ記憶
領域を用いて演算する場合は再度レジスタ指定命令を実
行する必要はない。
タ指定手段１によって指定される記憶領域とで１つの命
令として扱うことができる。すなわち、ソフトウェア的
には２バイト命令と見做すのである。このように、ソフ
トウェア的には２バイトの演算命令を用いるのと同じに
なる。しかし、ハードウェア的には１バイト命令しか存
在せず、ハードウェアの構成は簡素化される。さらに、
一度レジスタ指定命令を実行すれば、引き続き同じ記憶
領域を用いて演算する場合は再度レジスタ指定命令を実
行する必要はない。
【００１２】また、アドレス指定命令を実行すると、そ
れ以降に実行されるロード命令、ストア命令でアクセス
するアドレス情報がアドレス指定手段２に設定される。
これにより、レジスタ指定命令と同様のことがアドレス
指定命令についてもいえる。
れ以降に実行されるロード命令、ストア命令でアクセス
するアドレス情報がアドレス指定手段２に設定される。
これにより、レジスタ指定命令と同様のことがアドレス
指定命令についてもいえる。
【００１３】すなわち、ソフトウェア的にはアドレス指
定命令とロード、ストア命令の複数バイトで１つの命令
と見做すが、ハードウェア的には１バイト命令しか存在
せず、ハードウェアの構成は簡素化される。また、一度
アドレス指定命令を実行すれば、引き続き同じアドレス
をアクセスする場合は再度アドレス指定命令を実行する
必要はない。
定命令とロード、ストア命令の複数バイトで１つの命令
と見做すが、ハードウェア的には１バイト命令しか存在
せず、ハードウェアの構成は簡素化される。また、一度
アドレス指定命令を実行すれば、引き続き同じアドレス
をアクセスする場合は再度アドレス指定命令を実行する
必要はない。
【００１４】つぎに、図３を参照しながら、具体的な演
算動作について説明する。まず、アドレス指定命令ＤＡ
（拡張アドレシング・モード、３バイト）を実行して記
憶手段９のアドレスを指定する。このアドレス指定命令
ＤＡは命令デコーダ４でデコードされ、タイミング制御
手段に供給され、これによりタイミング制御手段５はそ
の命令がアドレス指定命令であることを判定し、この命
令中のアドレスをアドレス指定手段２に記憶させる。い
ま、アドレス指定命令のオペランドでアドレス“１００
０Ｈ”を指定する（ステップａ）。
算動作について説明する。まず、アドレス指定命令ＤＡ
（拡張アドレシング・モード、３バイト）を実行して記
憶手段９のアドレスを指定する。このアドレス指定命令
ＤＡは命令デコーダ４でデコードされ、タイミング制御
手段に供給され、これによりタイミング制御手段５はそ
の命令がアドレス指定命令であることを判定し、この命
令中のアドレスをアドレス指定手段２に記憶させる。い
ま、アドレス指定命令のオペランドでアドレス“１００
０Ｈ”を指定する（ステップａ）。
【００１５】つぎに、ロード命令ＬＲを実行する。この
命令も命令デコーダ４でデコードされてタイミング制御
手段５に供給される。タイミング制御手段５では、この
命令がロード命令であることを判定し、レジスタ選択手
段６を制御する。ロード命令中ではレジスタ８の記憶領
域が指定されているので、この記憶領域がレジスタ選択
手段６で選択され、レジスタ指定手段１には記憶されな
い。いま、ロード命令ＬＲのオペランド“ｒ”で記憶領
域Ｒ１を指定すると、上記アドレス指定命令ＤＡにより
設定されたアドレス指定手段２のアドレス“１０００
Ｈ”がアドレス選択手段７で選択され、記憶手段９のア
ドレス“１０００Ｈ”の記憶内容が記憶領域Ｒ１にロー
ドされる（ステップｂ）。
命令も命令デコーダ４でデコードされてタイミング制御
手段５に供給される。タイミング制御手段５では、この
命令がロード命令であることを判定し、レジスタ選択手
段６を制御する。ロード命令中ではレジスタ８の記憶領
域が指定されているので、この記憶領域がレジスタ選択
手段６で選択され、レジスタ指定手段１には記憶されな
い。いま、ロード命令ＬＲのオペランド“ｒ”で記憶領
域Ｒ１を指定すると、上記アドレス指定命令ＤＡにより
設定されたアドレス指定手段２のアドレス“１０００
Ｈ”がアドレス選択手段７で選択され、記憶手段９のア
ドレス“１０００Ｈ”の記憶内容が記憶領域Ｒ１にロー
ドされる（ステップｂ）。
【００１６】つぎに、レジスタ指定命令ＤＲを実行す
る。この命令に基づいてタイミング制御手段５の制御に
よりこの命令中の記憶領域をレジスタ指定手段１に記憶
させる。いま、レジスタ指定命令ＤＲのオペランド“ｒ
´”で記憶領域Ｒ１を指定する（ステップｃ）。
る。この命令に基づいてタイミング制御手段５の制御に
よりこの命令中の記憶領域をレジスタ指定手段１に記憶
させる。いま、レジスタ指定命令ＤＲのオペランド“ｒ
´”で記憶領域Ｒ１を指定する（ステップｃ）。
【００１７】つぎに、演算命令ＡＤＤを実行する。演算
命令中では、レジスタ８の記憶領域が指定されてないの
で、タイミング制御手段５の制御により、上記レジスタ
指定命令ＤＲによって設定されたレジスタ指定手段１に
記憶されている記憶領域Ｒ１がレジスタ選択手段６で選
択される。そして、記憶領域Ｒ０の記憶内容と記憶領域
Ｒ１の記憶内容の和が算出され記憶領域Ｒ０に格納され
る（ステップｄ）。演算結果の格納領域は予め記憶領域
Ｒ０に決められている。
命令中では、レジスタ８の記憶領域が指定されてないの
で、タイミング制御手段５の制御により、上記レジスタ
指定命令ＤＲによって設定されたレジスタ指定手段１に
記憶されている記憶領域Ｒ１がレジスタ選択手段６で選
択される。そして、記憶領域Ｒ０の記憶内容と記憶領域
Ｒ１の記憶内容の和が算出され記憶領域Ｒ０に格納され
る（ステップｄ）。演算結果の格納領域は予め記憶領域
Ｒ０に決められている。
【００１８】つぎに、アドレス指定命令ＤＡを実行す
る。いま、この命令中のオペランドでアドレス“１００
１Ｈ”を指定すると、タイミング制御手段５の制御によ
り、アドレス指定手段２に記憶されているアドレスが
“１００１Ｈ”に書き換えられる（ステップｅ）。
る。いま、この命令中のオペランドでアドレス“１００
１Ｈ”を指定すると、タイミング制御手段５の制御によ
り、アドレス指定手段２に記憶されているアドレスが
“１００１Ｈ”に書き換えられる（ステップｅ）。
【００１９】つぎに、ロード命令ＬＲを実行する。い
ま、この命令のオペランド“ｒ”で記憶領域Ｒ１を指定
すると上記と同様にレジスタ選択手段６で記憶領域１が
選択される。一方、アドレス選択手段７により、上記ア
ドレス指定命令ＤＡで設定されアドレス指定手段２に記
憶されているアドレス“１００１Ｈ”が選択される。そ
して、記憶手段９のアドレス“１００１Ｈ”の記憶内容
が記憶領域Ｒ１にロードされる（ステップｆ）。
ま、この命令のオペランド“ｒ”で記憶領域Ｒ１を指定
すると上記と同様にレジスタ選択手段６で記憶領域１が
選択される。一方、アドレス選択手段７により、上記ア
ドレス指定命令ＤＡで設定されアドレス指定手段２に記
憶されているアドレス“１００１Ｈ”が選択される。そ
して、記憶手段９のアドレス“１００１Ｈ”の記憶内容
が記憶領域Ｒ１にロードされる（ステップｆ）。
【００２０】つぎに、演算命令ＡＮＤを実行する。上記
演算命令ＡＤＤの場合と同様に、レジスタ指定手段１に
記憶されている記憶領域がレジスタ選択手段６で選択さ
れる。いま、レジスタ指定手段１には記憶領域Ｒ１が記
憶されているので、記憶領域Ｒ０の記憶内容と記憶領域
Ｒ１の記憶内容の積が算出され、記憶領域Ｒ０に格納さ
れる（ステップｇ）。
演算命令ＡＤＤの場合と同様に、レジスタ指定手段１に
記憶されている記憶領域がレジスタ選択手段６で選択さ
れる。いま、レジスタ指定手段１には記憶領域Ｒ１が記
憶されているので、記憶領域Ｒ０の記憶内容と記憶領域
Ｒ１の記憶内容の積が算出され、記憶領域Ｒ０に格納さ
れる（ステップｇ）。
【００２１】つぎに、ストア命令ＳＲを実行する。い
ま、この命令のオペランド“ｒ”で記憶領域Ｒ０を指定
すると、タイミング制御手段５の制御によりレジスタ選
択手段６で記憶領域Ｒ０が選択され、さらに、アドレス
選択手段７により、アドレス指定手段２に記憶されてい
るアドレス“１００１Ｈ”が選択される。そして、記憶
領域Ｒ０の記憶内容が記憶手段９のアドレス“１００１
Ｈ”にストアされる（ステップｈ）。
ま、この命令のオペランド“ｒ”で記憶領域Ｒ０を指定
すると、タイミング制御手段５の制御によりレジスタ選
択手段６で記憶領域Ｒ０が選択され、さらに、アドレス
選択手段７により、アドレス指定手段２に記憶されてい
るアドレス“１００１Ｈ”が選択される。そして、記憶
領域Ｒ０の記憶内容が記憶手段９のアドレス“１００１
Ｈ”にストアされる（ステップｈ）。
【００２２】以上のように、レジスタ指定命令ＤＲによ
ってレジスタ指定手段１にレジスタ８の指定記憶領域が
記憶され、アドレス指定命令ＤＡによってアドレス指定
手段２に指定アドレスが記憶され、記憶領域指定および
アドレス指定を省略した命令を実行する場合は、上記各
指定手段に記憶されている記憶領域およびアドレスが選
択される。
ってレジスタ指定手段１にレジスタ８の指定記憶領域が
記憶され、アドレス指定命令ＤＡによってアドレス指定
手段２に指定アドレスが記憶され、記憶領域指定および
アドレス指定を省略した命令を実行する場合は、上記各
指定手段に記憶されている記憶領域およびアドレスが選
択される。
【００２３】
【発明の効果】本発明によれば、１バイト等の少ないビ
ット数の命令のみで演算を実行することができるので、
演算速度の高速化、ハードウェアの簡素化およびコスト
ダウンを実現できる。
ット数の命令のみで演算を実行することができるので、
演算速度の高速化、ハードウェアの簡素化およびコスト
ダウンを実現できる。
【図１】本発明の一実施例を示したブロック図
【図２】命令体系の一例を示した説明図
【図３】図１の動作を説明するための説明図
１ レジスタ指定手段
２ アドレス指定手段
５ タイミング制御手段
Claims (2)
- 【請求項１】 レジスタ番号を指定するレジスタ指定手
段と、 レジスタ番号指定を省略した命令を実行する際は、上記
レジスタ指定手段のレジスタ番号を用いて上記命令を実
行させる制御手段と、 を具備することを特徴とする演算装置。 - 【請求項２】 アドレス情報を指定するアドレス指定手
段と、 アドレス指定を省略した命令を実行する際は、上記アド
レス指定手段のアドレス情報を用いて上記命令を実行さ
せる制御手段と、 を具備することを特徴とする演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178249A JPH0527970A (ja) | 1991-07-18 | 1991-07-18 | 演算装置 |
| US07/915,493 US5390358A (en) | 1991-07-18 | 1992-07-16 | Arithmetic unit that requires only one byte instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178249A JPH0527970A (ja) | 1991-07-18 | 1991-07-18 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527970A true JPH0527970A (ja) | 1993-02-05 |
Family
ID=16045195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178249A Pending JPH0527970A (ja) | 1991-07-18 | 1991-07-18 | 演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5390358A (ja) |
| JP (1) | JPH0527970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000112754A (ja) * | 1998-10-06 | 2000-04-21 | Mitsubishi Electric Corp | データ処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966514A (en) | 1995-05-31 | 1999-10-12 | Matsushita Electric Industrial Co., Ltd. | Microprocessor for supporting reduction of program codes in size |
| JP3790607B2 (ja) * | 1997-06-16 | 2006-06-28 | 松下電器産業株式会社 | Ｖｌｉｗプロセッサ |
| GB2363869B (en) * | 2000-06-20 | 2004-06-23 | Element 14 Inc | Register addressing |
| KR100636596B1 (ko) | 2004-11-25 | 2006-10-23 | 한국전자통신연구원 | 고에너지 효율 병렬 처리 데이터 패스 구조 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330841A (en) * | 1976-09-03 | 1978-03-23 | Nippon Signal Co Ltd:The | Control method of computer |
| JPS5747449A (en) * | 1980-09-05 | 1982-03-18 | Nitta Zerachin Kk | Foamed food containing fats and oils |
| JPS58137047A (ja) * | 1982-02-09 | 1983-08-15 | Toshiba Corp | コンピユ−タの省略命令制御装置 |
| JPS61294548A (ja) * | 1985-06-21 | 1986-12-25 | Toshiba Corp | 機械命令実行装置 |
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| JPS6041769B2 (ja) * | 1977-10-31 | 1985-09-18 | 日本電気株式会社 | アドレス指定方式 |
| JPS5569855A (en) * | 1978-11-20 | 1980-05-26 | Panafacom Ltd | Data processing system |
| JPH0650512B2 (ja) * | 1984-07-11 | 1994-06-29 | 日本電気株式会社 | デ−タ処理装置 |
| JPS6224326A (ja) * | 1985-07-24 | 1987-02-02 | Hitachi Ltd | デ−タ処理装置 |
| JPS6298434A (ja) * | 1985-10-25 | 1987-05-07 | Hitachi Ltd | デ−タ処理システム |
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| JPH07104784B2 (ja) * | 1990-04-03 | 1995-11-13 | 富士ゼロックス株式会社 | デジタルデータ処理装置 |
-
1991
- 1991-07-18 JP JP3178249A patent/JPH0527970A/ja active Pending
-
1992
- 1992-07-16 US US07/915,493 patent/US5390358A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5390358A (en) | 1995-02-14 |
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