JPS62184538A

JPS62184538A - マイクロプログラム制御装置

Info

Publication number: JPS62184538A
Application number: JP2597886A
Authority: JP
Inventors: Takayuki Iwata; 岩田　恭幸
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-02-10
Filing date: 1986-02-10
Publication date: 1987-08-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロプログラム制御装置、特にマイクロプ
ログラム制御方式の情報処理装置に関する。

〔従来の技術〕

マイクロプログラム制御方式の情報処理装置においてマ
イクロ制御の各ステップでマイクロ制御に必要なビット
数が異なる場合、従来次の■及び■の方式を用いて制御
を行っている。

■　１マイクロ命令当りのビット数をマイクロ制御に必
要なビット数が最大のステップに合わせる方式。

■　１マイクロ命令当りのビット数を予め定め（ｎ：自
然数）、マイクロ制御を行うため。

ｎビットではビット数が不足するステップのすべての制
御あるいは不足するビット分の制御をハードウェア制御
によって行う方式。

〔発明が解決しようとする問題点〕

ところが、上述の■の方式ではマイクロ命令が格納され
る記憶装置の容量が必要以上に大きくなるという問題点
があり、また、■の方式では制御方式の拡張性・融通性
が小さくなるという問題点がある。

本発明の目的はマイクロ制御の各ステップでマイクロ制
御に必要なビット数が異なる場合に。

ハードウェア制御によらないで、マイクロ命令が格納さ
れる記憶装置の容量を減少させることができるマイクロ
プログラム制御装置を提供することにある。

以下糸口〔問題点を解決するための手段〕本発明のマイクロプログラム制御装置は、マイクロ命令
が格納されている第１の記憶装置と。

この第１の記憶装置に格納されているマイクロ命令を読
出し、このマイクロ命令を保持するコントロールレジス
タと、コントロールレジスタの情報の一部が格納される
第２の記憶装置と。

第２の記憶装置の前記マイクロ命令で指定されるアドレ
スに前記コントロールレジスタの情報の一部を格納する
格納手段と、前記コントロールレジスタに格納されたマ
イクロ命令の指示によ制御回路を制御する制御手段とを
含み、１マイクロ命令当りのビット数より少ないビット
数で被制御回路を制御できるステップの余った部分は第
２の記憶装置に格納され、１マイクロ命令当りのビット
数ではビット数が不足するステップでは不足する部分を
第２の記憶装置から読出して、マイクロプログラム制御
を行うようにし−６＝たことを特徴としている。

〔実施例〕

次に本発明について図面を参照して説明する。

図面は本発明の一実施例を示すブロック図である。ここ
で、被制御回路である演算回路１はそれぞれ独立に制御
できる３個の演算ブロック２．６および４から構成され
ている。演算回路１を制御するマイクロ命令はそれぞれ
１ワード長の第１マイクロ命令語、１ワード長の第２マ
イクロ命令語、３ビツトの制御ビットおよび６ビツトの
アドレスから構成され、演算ブロック２．６および４を
制御するためにはそれぞれ１ワード長のマイクロ命令語
が必要であるものとする。

図面を参照して、記憶装置５にはマイク、口命令が格納
されており、読出しアドレス６０で指定される番地のマ
イクロ命令が記憶装置５から読出されてコントロールレ
ジスタ６にセットされる。

アドレスレジスタ７は読出しアドレス３０を加算器９で
＋１した結果をセットするレジスタであり９分岐時以外
の次の読出しアドレス（現続出しアドレス＋１）が順次
セットされる。切替回路８は読出しアドレス６０として
使用するアドレスを選択するための回路であり、アドレ
スレジスタ７を選ぶ場合は、１ステツプ前の読出しアド
レスに対して＋１したアドレスを読出しアドレスどする
場合であり、一方コントロールレジスタ６を選ぶ場合は
コントロールレジスタ乙にセットされたマイクロ命令が
分岐用マイクロ命令であって２分岐先アドレスを読出し
アドレスとする場合である。

コントロールレジスタ６１ニセツトされた演算回路１を
制御するマイクロ命令の制御ビットは信号線３１を介し
てデコーダ１０に伝えられ。

第１マイクロ語は信号線３２を介して切替回路１１．１
３および１４に伝えられる。また、第２マイクロ語は信
号線６３を介して切替回路１１゜１４およびデコーダ１
７に伝えられる。

切替回路１１はコントロールレジスタ６の第１マイクロ
語と第２マイクロ語をデコーダ１０の指示により選択し
て記憶装置１２に伝える。

記憶装置１２は８ワードの記憶装置であり。

第１マイクロ語あるいは第２マイクロ語が格納されるア
ドレスはコントロールレジスタ６中の６ピツトのアドレ
ス（信号線６４）で示される。切替回路１６は記憶装置
１２中のマイク口語とコントロールレジスタ乙の第１マ
イクロ語をデコーダ１０の指示により選択してデコーダ
１５に送出する。切替回路１４は記憶装置１２中のマイ
ク口語とコントロールレジスタ６中の第１マイクロ語お
よび第２マイクロ語をデコーダ１゜の指示により選択し
てデコーダ１６に送出する。

デコーダ１５．１６および１７はそれぞれ演算ブロック
２，６および４に対応しており、デコーダ１０からの制
御信号が６オン”のときには。

デコーダ１５は切替回路１３の出力を、デコーダ１６は
切替回路１４の出力を、デコーダ１７はコントロールレ
ジスタ６の第２マイクロ語をデコードしてそれぞれ演算
ブロック２，３および４を制御する。デコーダ１０から
の制御信号が６オフ”のときは、演算ブロック２，６お
よび４の制御は行われない。

ところで、デコーダ１０はコントロールレジスタ乙にセ
ットされたマイクロ命令の６ピツトの制御ビットをデコ
ードして、切替回路１１゜１６および１４．記憶装置１
２．デコーダ１５゜１６および１７に制御信号を送出す
る。

次に制御ビットの制御内容について説明する。

制御ビットが０００”の場合、デコーダ１゜は切替回路
１６に第１マイクロ語を、切替回路１４に第２マイクロ
語を選択するよう指示し。

デコーダ１５および１６にオン信号を、デコーダ１７に
オフ信号を送出する。

制御ビットが”００１”の場合、デコーダ１゜は切替回
路１６に第１マイクロ語を選択するよう指示し、デコー
ダ１５および１７にオン信号を、デコーダ１６にオフ信
号を送出する。

制御ビットが”０１０”の場合、デコーダ１゜は切替回
路１４に第１マイクロ語を選択するよう指示し、デコー
ダ１６および１７にオン信号を、デコーダ１５にオフ信
号を送出する。

制御ビットが０１１”の場合、デコーダ１０は切替回路
１１に第２マイクロ語を選択するよう指示し、コントロ
ールレジスタ６中の６ピツトのアドレスで示される記憶
装置１２の番地に切替回路１１の出力を書込む。また、
切替回路１３に第１マイクロ語を選択するよう指示し。

デコーダ１５にオン信号を、デコーダ１６および１７に
オフ信号を送出する。

制御ビットが１００”の場合、デコーダ１０は切替回路
１１に第２マイクロ語を選択するよう指示し、コントロ
ールレジスタ６中のアドレスで示される記憶装置１２の
番地に切替回路１１の出力を書込む。また切替回路１４
に第１マイクロ語を選択するよう指示し、デコーダ１６
にオン信号をデコーダ１５および１７にオフ信号を送出
する。

制御ビットが１０１”の場合、デコーダ１０は切替回路
１１に第１マイクロ語を選択するよう指示し、コントロ
ールレジスタ６中のアドレスで指定される記憶装置１２
の番地に切替回路１１の出力を書込む。またデコーダ１
７にオン信号を、デコーダ１５．１６にオフ信号を送出
する。

制御ビットが１１０”の場合、デコーダ１゜はコントロ
ールレジスタ６中のアドレスで指定される記憶装置１２
の番地からマイク口語を読出す。また、切替回路１６に
記憶装置１２から読出したマイク口語を、切替回路１４
に第１マイクロ語を選択するように指示し、デコーダ１
５．１６および１７にオン信号を送出する。

制御ビットが′１１１”の場合、デコーダ１０はコント
ロールレジスタ６中のアドレスで指定される記憶装置１
２の番地からマイク口語を読出す。また、切替回路１３
に第１マイクロ語を。

切替回路１４に記憶装置１２から読出したマイク口語を
選択するよう指示し、デコーダ１５゜１６および１７１
ニオン信号を送出する。

従って、制御ビットが０００”であるステツブでは、第
１マイクロ語によって演算ブロック２が制御され、第２
マイクロ語によって演算ブロック６が制御される。制御
ビットが”００１”であるステップでは、第１マイクロ
語によって演算ブロック２が制御され、第２マイクロ語
によって演算ブロック４が制御される。制御ビットが”
０１０”であるステップでは、第１マイクロ語によって
演算ブロック３が制御され、第２マイクロ語によって演
算ブロック４が制御される。制御ビットが”０１１”で
あるステップでは、第１マイクロ語によって演算ブロッ
ク２が制御され、第２マイクロ語は記憶装置１２に格納
される。制御ビットが１［］０”であるステップでは、
第１マイクロ語によって演算ブロック３が制御され、第
２マイクロ語は記憶装置１２に格納される。制御ビット
が１０１”であるステップでは、第２マイクロ語によっ
て演算ブロック４が制御され、第１マイクロ語は記憶装
置１２に格納される。制御ビットが１１０”であるステ
ップでは、記憶装置１２中のマイク口語によって演算ブ
ロック２が制御され、第１マイクロ語によって演算ブロ
ック６が制御される。そして、第２マイクロ語によって
演算ブロック４が制御される。制御ビットが”１１１”
であるステップでは、記憶装置１２中のマイク口語によ
って演算ブロック６が制御され、第１マイクロ語によっ
て演算ブロック２が制御される。そして、第２マイクロ
語によって演算ブロック４が制御される。

〔発明の効果〕

以上説明したように本発明は１マイクロ命令あたりのビ
ット数より少ないビット数で制御できるステップの余分
の部分を第２の記憶装置に蓄えておき、１マイクロ命令
あたりのビット数では不足するステップの不足するピッ
ト分を第２の記憶装置から読出してマイクロ制御を行っ
ているので第１の記憶装置の容量を削減できる

【図面の簡単な説明】

図面は本発明によるマイクロプログラム制御装置の一実
施例を示すブロック図である。１・・・演算回路（被制御回路）、２，３．４・・・演
算ブロック、５．１２・・・記憶装置、６・・・コント
ロールレジスタ、７・・・アドレスレジスタ、８，１１
゜１３．１４・・・切替回路、９・・・加算器、１０，
１５゜１（Ｓ、１７・・・デコーダ。

Claims

【特許請求の範囲】

１、マイクロ命令が格納されている第１の記憶装置と、
該第１の記憶装置に格納されているマイクロ命令を読出
し、該マイクロ命令を保持するコントロールレジスタと
、該コントロールレジスタの情報の一部が格納される第
２の記憶装置と、前記コントロールレジスタに格納され
たマイクロ命令の指示により前記第２の記憶装置の前記
マイクロ命令で指定されるアドレスに前記コントロール
レジスタの情報の一部を格納する格納手段と、前記コン
トロールレジスタに格納されたマイクロ命令の指示によ
り該マイクロ命令と該マイクロ命令でアドレス指定され
る前記第２の記憶装置中の情報とによって被制御回路を
制御する制御手段とを備え、１マイクロ命命令当りのビ
ット数より少ないビット数で前記被制御回路を制御でき
るステップの余った部分は前記第２の記憶装置に格納さ
れ、１マイクロ命令当りのビット数ではビット数が不足
するステップでは、その不足する部分を前記第２の記憶
装置から読出して、マイクロプログラム制御を行なうよ
うにしたことを特徴とするマイクロプログラム制御装置
。