JPS6254340A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6254340A JPS6254340A JP19423585A JP19423585A JPS6254340A JP S6254340 A JPS6254340 A JP S6254340A JP 19423585 A JP19423585 A JP 19423585A JP 19423585 A JP19423585 A JP 19423585A JP S6254340 A JPS6254340 A JP S6254340A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- interrupt
- control circuit
- microinstruction
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセサ制御方式による情報処理装置
に関し、特にマイクロプロセサで実行されるマイクロ命
令を格納する制御記憶部のアドレス制御に関する。
に関し、特にマイクロプロセサで実行されるマイクロ命
令を格納する制御記憶部のアドレス制御に関する。
（従来の技術）
従来、この種のマイクロプロセサ制御による情報処理装
置のマイクロ命令を格納する制御記憶部は、マイクロプ
ロセサのアドレシング能力が、例えば１６ビツトアドレ
スであれば６５，５８６アドレス分、もしくはそれ以下
となっている。
置のマイクロ命令を格納する制御記憶部は、マイクロプ
ロセサのアドレシング能力が、例えば１６ビツトアドレ
スであれば６５，５８６アドレス分、もしくはそれ以下
となっている。
（発明が解決しようとする問題点）
上述した従来のマイクロプロセサ制御による情報処理装
置が、１６ビツトのマイクロプロセサであれば、マイク
ロ命令を格納する制御記憶部の容量は最大６５，５８６
アドレス分で、それ以上は格納できないという欠点があ
った。
置が、１６ビツトのマイクロプロセサであれば、マイク
ロ命令を格納する制御記憶部の容量は最大６５，５８６
アドレス分で、それ以上は格納できないという欠点があ
った。
本発明の目的は、マイクロ命令を格納する制御記憶部に
マイクロプロセサで実行されるマイクロ命令を読出すた
めのアドレス信号と読取シ制御信号とを備え、任意の制
御信号から生成した選択信号によって切換えることがで
きるようにして上記欠点を除去し、マイクロ命令格納メ
モリの容量を任意に設定できるように構成した情報処理
装置を提供することにある。
マイクロプロセサで実行されるマイクロ命令を読出すた
めのアドレス信号と読取シ制御信号とを備え、任意の制
御信号から生成した選択信号によって切換えることがで
きるようにして上記欠点を除去し、マイクロ命令格納メ
モリの容量を任意に設定できるように構成した情報処理
装置を提供することにある。
（問題点を解決するための手段）
本発明による情報処理装置はマイクロプロセサと、複数
の制御回路と、割込み制御回路と、デコーダと、複数の
マイクロ命令格納メモリとを具備して構成したものであ
る。
の制御回路と、割込み制御回路と、デコーダと、複数の
マイクロ命令格納メモリとを具備して構成したものであ
る。
マイクロプロセサは、アドレス情報を出力することがで
きるものである。
きるものである。
複数の制御回路はマイクロプロセサに接続されていて、
割込み信号を発生するためのものである。
割込み信号を発生するためのものである。
割込み制御回路は割込み信号を入力して、マイクロプロ
セサに割込みを指示するためのものである。
セサに割込みを指示するためのものである。
デコーダは、マイクロプロセサからのアドレス情報を解
読するためのものである。
読するためのものである。
複数のマイクロ命令格納メモリはデコーダの出力により
アドレス制御され、割込み制御回路から送出された選択
信号によりイネーブルされて動作し、マイクロ命令をデ
ータとして格納するためのものである。
アドレス制御され、割込み制御回路から送出された選択
信号によりイネーブルされて動作し、マイクロ命令をデ
ータとして格納するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図、本発明による情報処理装置の一実施例を示すブ
ロック図である。第１図において、１はマイクロプロセ
サ、２は割込み制御回路、５はデコーダ、４−０〜４−
１はそれぞれマイクロ命令格納メモリ、５−１〜５−ｉ
はそれぞれ制御回路、１０１はアドレス情報ス、１０２
はデータバス、１０３．１０４はそれぞれ選択信号線、
１０５−１〜１０５−ｉはそれぞれ制御回路選択信号線
、１０６−１〜１０６−ｉはそれぞれ割込み信号線、１
０７は割込み信号線、１０８は読取り信号線、１０９は
割込み信号線、１１０は制御回路指定信号線、１１１は
割込み情報読取シ信号線、１１２−１〜１１２−ｉはそ
れぞれ選択信号線である。
ロック図である。第１図において、１はマイクロプロセ
サ、２は割込み制御回路、５はデコーダ、４−０〜４−
１はそれぞれマイクロ命令格納メモリ、５−１〜５−ｉ
はそれぞれ制御回路、１０１はアドレス情報ス、１０２
はデータバス、１０３．１０４はそれぞれ選択信号線、
１０５−１〜１０５−ｉはそれぞれ制御回路選択信号線
、１０６−１〜１０６−ｉはそれぞれ割込み信号線、１
０７は割込み信号線、１０８は読取り信号線、１０９は
割込み信号線、１１０は制御回路指定信号線、１１１は
割込み情報読取シ信号線、１１２−１〜１１２−ｉはそ
れぞれ選択信号線である。
第１図において、マイクロプロセサ１は通常、マイクロ
命令格納メモリ４−０に格納されているマイクロ命令を
読出して実行している。制御回路６−１〜５−１からの
割込み信号が信号線１０６−１〜１０６−ｉ上に発生す
ると、マイクロプロセサ１は割込み制御回路２により信
号線１０７上に生成された割込み信号により割込まれ、
割込み信号を発生した制御回路５−１〜５−ｉに対して
制御を行う。このとき、制御回路６−１〜６−ｉより信
号線１０６−１〜１０６−ｉ上に発生した割込み信号は
割込み制御回路２によってプライオリティ制御される。
命令格納メモリ４−０に格納されているマイクロ命令を
読出して実行している。制御回路６−１〜５−１からの
割込み信号が信号線１０６−１〜１０６−ｉ上に発生す
ると、マイクロプロセサ１は割込み制御回路２により信
号線１０７上に生成された割込み信号により割込まれ、
割込み信号を発生した制御回路５−１〜５−ｉに対して
制御を行う。このとき、制御回路６−１〜６−ｉより信
号線１０６−１〜１０６−ｉ上に発生した割込み信号は
割込み制御回路２によってプライオリティ制御される。
マイクロ命令格納メモリ４−１〜４−１は制御回路５−
１〜６−ｔからの割込み制御を行うマイクロ命令を格納
し、マイクロ命令格納メモリ４−１〜４− ｉを選択す
るため選択信号線１１２−１〜１１２−ｔｃｌうちの一
つが有効化される。これによって、マイクロ命令格納メ
モリ４−１〜４− ｉのうちの一つが選択される。
１〜６−ｔからの割込み制御を行うマイクロ命令を格納
し、マイクロ命令格納メモリ４−１〜４− ｉを選択す
るため選択信号線１１２−１〜１１２−ｔｃｌうちの一
つが有効化される。これによって、マイクロ命令格納メ
モリ４−１〜４− ｉのうちの一つが選択される。
このとき、マイクロプロセサ１はマイクロ命令格納メモ
リ４−１〜４−ｉのアドレスにジャンプし、マイクロ命
令を読出して実行する。これによって制御回路５−１〜
５−ｉに対する割込み制御を実行することができる。制
御動作が終了したならば、マイクロ命令格納メモリ４−
０の任意のアドレスにジャンプして、割込み信号が発生
した制御回路６−１〜６−ｉに対して割込み信号をリセ
ットするように指示を行う。これによってマイクロプロ
セサ１は次の割込み、あるいは他の制御動作を行う。
リ４−１〜４−ｉのアドレスにジャンプし、マイクロ命
令を読出して実行する。これによって制御回路５−１〜
５−ｉに対する割込み制御を実行することができる。制
御動作が終了したならば、マイクロ命令格納メモリ４−
０の任意のアドレスにジャンプして、割込み信号が発生
した制御回路６−１〜６−ｉに対して割込み信号をリセ
ットするように指示を行う。これによってマイクロプロ
セサ１は次の割込み、あるいは他の制御動作を行う。
第２図は本発明によるマイクロ命令格納メモリのイメー
ジを従来技術におけるものと比較して示す説明図であり
、第１図におけるマイクロ命令格納メモリ４−０が第３
図（ａ）に示すマイクロ命令格納メモリの０７部に相当
し、第１図におけるマイクロ命令格納メモリ４−１〜４
−１が第３図（ａ）に示すマイクロ命令格納メモリの■
′〜の稀に相当する。
ジを従来技術におけるものと比較して示す説明図であり
、第１図におけるマイクロ命令格納メモリ４−０が第３
図（ａ）に示すマイクロ命令格納メモリの０７部に相当
し、第１図におけるマイクロ命令格納メモリ４−１〜４
−１が第３図（ａ）に示すマイクロ命令格納メモリの■
′〜の稀に相当する。
第２図において（ａ）と（ｂ）との対応は、第２図（ｂ
）におけるマイクロ命令格納メモリの０部が第２図（ａ
）におけるマイクロ命令格納メモリの■蔀に相当し、第
２図（ｂ）におけるマイクロ命令格納メモリ■〜■部が
第２図（ａ）におけるマイクロ命令格納メモリの■Ｌ■
蔀に相当する。
）におけるマイクロ命令格納メモリの０部が第２図（ａ
）におけるマイクロ命令格納メモリの■蔀に相当し、第
２図（ｂ）におけるマイクロ命令格納メモリ■〜■部が
第２図（ａ）におけるマイクロ命令格納メモリの■Ｌ■
蔀に相当する。
ここで、マイクロプロセサとは市販されている汎用マイ
クロプロセサを指し、機能や動作の詳細は公知であるた
め省略する。
クロプロセサを指し、機能や動作の詳細は公知であるた
め省略する。
（発明の効果）
以上説明したように本発明は、割込み信号のような任意
の制御信号をマイクロ命令格納メモリの選択信号として
使用することにより、マイクロ命令の読出し時にマイク
ロプロセサから送出されたマイクロ命令格納メモリのア
ドレスが同一であっても、異なるマイクロ命令格納メモ
リを選択することが可能となるため、マイクロ命令格納
メモリの容量を任意に設定できるという効果がある。
の制御信号をマイクロ命令格納メモリの選択信号として
使用することにより、マイクロ命令の読出し時にマイク
ロプロセサから送出されたマイクロ命令格納メモリのア
ドレスが同一であっても、異なるマイクロ命令格納メモ
リを選択することが可能となるため、マイクロ命令格納
メモリの容量を任意に設定できるという効果がある。
第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 第２図は、本発明によるマイクロ命令格納メモリのイメ
ージを従来技術によるマイクロ命令格納メモリのイメー
ジと比較した説明図である。 ＩＩＩ・・マイクロプロセサ ２・・・割込み制御回路 ３・・・デコーダ ４−０．４−１〜４−ｔ・・・マイクロ命令格納メモリ ５−１〜６−ｉ・・・制御回路 １０１．１０２番・−バ ス １ ロ ５ 、 １０４ 、 １０５
−１ 〜 ｔｏｓ−ｔ＋１０６−１〜ｔ０６−ｉ、１０
７，１０８゜１０９．１１０，１１１・・番・・信号線
特許出願人 日本電気株式台、社 代理人 弁理士 井ノロ 壽 （マ４り一争争−剖） ■ 才２図
ブロック図である。 第２図は、本発明によるマイクロ命令格納メモリのイメ
ージを従来技術によるマイクロ命令格納メモリのイメー
ジと比較した説明図である。 ＩＩＩ・・マイクロプロセサ ２・・・割込み制御回路 ３・・・デコーダ ４−０．４−１〜４−ｔ・・・マイクロ命令格納メモリ ５−１〜６−ｉ・・・制御回路 １０１．１０２番・−バ ス １ ロ ５ 、 １０４ 、 １０５
−１ 〜 ｔｏｓ−ｔ＋１０６−１〜ｔ０６−ｉ、１０
７，１０８゜１０９．１１０，１１１・・番・・信号線
特許出願人 日本電気株式台、社 代理人 弁理士 井ノロ 壽 （マ４り一争争−剖） ■ 才２図
Claims (1)
- アドレス情報を出力することができるマイクロプロセサ
と、前記マイクロプロセサに接続されていて割込み信号
を発生するための複数の制御回路と、前記割込み信号を
入力して前記マイクロプロセサに割込みを指示するため
の割込み制御回路と、前記マイクロプロセサからのアド
レス情報を解読するためのデコーダと、前記デコーダの
出力によりアドレス制御され、前記割込み制御回路から
送出された選択信号によりイネーブルされて動作し、マ
イクロ命令をデータとして格納するための複数のマイク
ロ命令格納メモリとを具備して構成したことを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19423585A JPS6254340A (ja) | 1985-09-03 | 1985-09-03 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19423585A JPS6254340A (ja) | 1985-09-03 | 1985-09-03 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254340A true JPS6254340A (ja) | 1987-03-10 |
Family
ID=16321217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19423585A Pending JPS6254340A (ja) | 1985-09-03 | 1985-09-03 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002590A (en) * | 1998-03-24 | 1999-12-14 | Micron Technology, Inc. | Flexible trace surface circuit board and method for making flexible trace surface circuit board |
-
1985
- 1985-09-03 JP JP19423585A patent/JPS6254340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002590A (en) * | 1998-03-24 | 1999-12-14 | Micron Technology, Inc. | Flexible trace surface circuit board and method for making flexible trace surface circuit board |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6146858B2 (ja) | ||
| JPS6254340A (ja) | 情報処理装置 | |
| US4807178A (en) | Programmable sequence controller having indirect and direct input/output apparatus | |
| JPS6085691A (ja) | デイジタル画像信号の処理装置 | |
| JP3074809B2 (ja) | プログラマブル・コントローラ | |
| JPH0778730B2 (ja) | 情報処理装置 | |
| JP2985244B2 (ja) | 情報処理装置 | |
| JPS6362037A (ja) | マイクロプログラム制御装置 | |
| JPS5852261B2 (ja) | プログラム処理方式 | |
| JPS59186048A (ja) | マイクロプログラム制御方式 | |
| JPS62100836A (ja) | 制御メモリアドレス制御方式 | |
| JPS5921068B2 (ja) | プログラムステツプ算出方式 | |
| JPS6227830A (ja) | 割込み制御方式 | |
| JPS6238942A (ja) | マイクロプログラム制御装置 | |
| JPS6226729B2 (ja) | ||
| JPS5882342A (ja) | マイクロプログラム制御装置 | |
| JPH03184136A (ja) | アドレス・トレース回路 | |
| JPH0228784A (ja) | ワンチップデジタル信号処理装置及びそのデバッグ装置 | |
| JPS6286437A (ja) | マイクロプログラムコントロ−ル方式 | |
| JPS63133243A (ja) | デ−タ処理装置 | |
| JPH09269899A (ja) | 情報処理装置 | |
| JPS6024642A (ja) | マイクロプログラム制御方式 | |
| JPS61249140A (ja) | マイクロプログラム制御装置 | |
| JPS62184538A (ja) | マイクロプログラム制御装置 | |
| JPS62105237A (ja) | マイクロプログラム制御装置 |