JP3074809B2 - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
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- JP3074809B2 JP3074809B2 JP03187390A JP18739091A JP3074809B2 JP 3074809 B2 JP3074809 B2 JP 3074809B2 JP 03187390 A JP03187390 A JP 03187390A JP 18739091 A JP18739091 A JP 18739091A JP 3074809 B2 JP3074809 B2 JP 3074809B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は、各種工場等の生産ライ
ンに採用されるシーケンス制御において、シーケンス・
プログラムを実行するプログラマブル・コントローラに
関し、詳しくは、シーケンス・プログラム内の各シーケ
ンス命令を実行するシーケンス命令処理用プロセッサの
処理速度を向上するように改善するものである。
ンに採用されるシーケンス制御において、シーケンス・
プログラムを実行するプログラマブル・コントローラに
関し、詳しくは、シーケンス・プログラム内の各シーケ
ンス命令を実行するシーケンス命令処理用プロセッサの
処理速度を向上するように改善するものである。
【０００２】
【従来の技術】シーケンス制御分野に採用されるプログ
ラマブル・コントローラの主要部について、最も一般的
な構成を第８図のブロック図に示し、その動作を図９の
フローチャートに示す。図８において、従来のプログラ
マブル・コントローラは、マイクロプロセッサ等から構
成されるシーケンス命令処理用プロセッサ１、各シーケ
ンス命令よりなるシーケンス・プログラムを格納するシ
ーケンス・プログラム・メモリ２、シーケンス命令に対
応するマイクロ命令を格納するマイクロプログラム・メ
モリ３、処理に用いられるデータを格納するとともにワ
ーク・エリアとしても使用される作業メモリ４から構成
され、シーケンス命令処理用プロセッサ１は、アドレス
・バス、データ・バス、コントロール・バスにより各々
のブロックと接続する。
ラマブル・コントローラの主要部について、最も一般的
な構成を第８図のブロック図に示し、その動作を図９の
フローチャートに示す。図８において、従来のプログラ
マブル・コントローラは、マイクロプロセッサ等から構
成されるシーケンス命令処理用プロセッサ１、各シーケ
ンス命令よりなるシーケンス・プログラムを格納するシ
ーケンス・プログラム・メモリ２、シーケンス命令に対
応するマイクロ命令を格納するマイクロプログラム・メ
モリ３、処理に用いられるデータを格納するとともにワ
ーク・エリアとしても使用される作業メモリ４から構成
され、シーケンス命令処理用プロセッサ１は、アドレス
・バス、データ・バス、コントロール・バスにより各々
のブロックと接続する。
【０００３】このような装置の動作を図８のブロック図
とともに、図９のフローチャートを用いて説明する。シ
ーケンス命令処理用プロセッサ１は、アドレスＡＰを送
出し、シーケンス・プログラム・メモリ２からシーケン
ス命令ＤＰをフェッチし、続いて、このシーケンス命令
ＤＰに対応するアドレスＡＭをマイクロプログラム・メ
モリ３に送出してマイクロ命令ＤＭをフェッチし、この
マイクロ命令ＤＭを実行することによって当該シーケン
ス命令を処理する。この時、フェッチしたシーケンス命
令の種類によっては、前回のシーケンス処理結果（ビッ
ト演算処理結果）により、当該シーケンス命令の実行／
非実行を決定しなければならないものがあり、この実行
／非実行の判定は、シーケンス命令処理用プロセッサ１
内においてアキュムレータ等に格納したビット情報（ビ
ット演算処理結果）をチェックする等の方式で行われ
る。そして、非実行の判定をした場合は、次のシーケン
ス命令をフェッチするためのアドレスＡＰを送出する。
実行の判定をした場合は、このシーケンス命令ＤＰに対
応したマイクロ命令ＤＭをフェッチし、これを実行す
る。尚、１シーケンス命令につき、複数のマイクロ命令
が対応することもある。
とともに、図９のフローチャートを用いて説明する。シ
ーケンス命令処理用プロセッサ１は、アドレスＡＰを送
出し、シーケンス・プログラム・メモリ２からシーケン
ス命令ＤＰをフェッチし、続いて、このシーケンス命令
ＤＰに対応するアドレスＡＭをマイクロプログラム・メ
モリ３に送出してマイクロ命令ＤＭをフェッチし、この
マイクロ命令ＤＭを実行することによって当該シーケン
ス命令を処理する。この時、フェッチしたシーケンス命
令の種類によっては、前回のシーケンス処理結果（ビッ
ト演算処理結果）により、当該シーケンス命令の実行／
非実行を決定しなければならないものがあり、この実行
／非実行の判定は、シーケンス命令処理用プロセッサ１
内においてアキュムレータ等に格納したビット情報（ビ
ット演算処理結果）をチェックする等の方式で行われ
る。そして、非実行の判定をした場合は、次のシーケン
ス命令をフェッチするためのアドレスＡＰを送出する。
実行の判定をした場合は、このシーケンス命令ＤＰに対
応したマイクロ命令ＤＭをフェッチし、これを実行す
る。尚、１シーケンス命令につき、複数のマイクロ命令
が対応することもある。
【０００４】このように、シーケンス・プログラムを処
理するには、順次、シーケンス命令をフェッチし、実行
するか否かの判定をソフトウェア的に行い、更に、この
シーケンス命令に対応するマイクロ命令群をフェッチす
ることにより、行っている。従って、１個のシーケンス
命令を実行するためには、シーケンス命令処理用プロセ
ッサ１内にて数段階の処理を行わなけれはならず、シー
ケンス・プログラム全体の処理時間が長くなるという問
題があった。
理するには、順次、シーケンス命令をフェッチし、実行
するか否かの判定をソフトウェア的に行い、更に、この
シーケンス命令に対応するマイクロ命令群をフェッチす
ることにより、行っている。従って、１個のシーケンス
命令を実行するためには、シーケンス命令処理用プロセ
ッサ１内にて数段階の処理を行わなけれはならず、シー
ケンス・プログラム全体の処理時間が長くなるという問
題があった。
【０００５】この問題を解決したものとして、図１０に
示すような構成のものがある。この例は、シーケンス・
プログラム・メモリ２から送出されたシーケンス命令Ｄ
Ｐを取り込むとともに、シーケンス命令処理用プロセッ
サ１における前回のシーケンス処理結果（ビット演算処
理）をステイタスＳとして受ける実行／非実行判定回路
５を設けている。この実行／非実行判定回路５により、
今回フェッチしたシーケンス命令の実行／非実行をハー
ドウェア的に高速に判定することができる。更に、非実
行時にシーケンス命令処理用プロセッサ１から送出され
るマイクロプログラム・メモリ・アドレスＡＲを非実行
時アドレス・レジスタ６に格納し、この非実行時マイク
ロプログラム・メモリ・アドレスＡＲとシーケンス命令
処理用プロセッサ１からのアドレスＡＭをマルチプレク
サ７に与えるようにする。マルチプレクサ７には、実行
／非実行判定回路５から実行／非実行指示信号Ｅ／Ｄが
与えられ、実行判定時はシーケンス命令処理用プロセッ
サ１からのアドレスＡＭを選択し、非実行判定時は非実
行時アドレス・レジスタ６に格納されている非実行時マ
イクロプログラム・メモリ・アドレスＡＲを選択し、マ
イクロプログラム・メモリ３に読み出しアドレスＡＩと
して与える。
示すような構成のものがある。この例は、シーケンス・
プログラム・メモリ２から送出されたシーケンス命令Ｄ
Ｐを取り込むとともに、シーケンス命令処理用プロセッ
サ１における前回のシーケンス処理結果（ビット演算処
理）をステイタスＳとして受ける実行／非実行判定回路
５を設けている。この実行／非実行判定回路５により、
今回フェッチしたシーケンス命令の実行／非実行をハー
ドウェア的に高速に判定することができる。更に、非実
行時にシーケンス命令処理用プロセッサ１から送出され
るマイクロプログラム・メモリ・アドレスＡＲを非実行
時アドレス・レジスタ６に格納し、この非実行時マイク
ロプログラム・メモリ・アドレスＡＲとシーケンス命令
処理用プロセッサ１からのアドレスＡＭをマルチプレク
サ７に与えるようにする。マルチプレクサ７には、実行
／非実行判定回路５から実行／非実行指示信号Ｅ／Ｄが
与えられ、実行判定時はシーケンス命令処理用プロセッ
サ１からのアドレスＡＭを選択し、非実行判定時は非実
行時アドレス・レジスタ６に格納されている非実行時マ
イクロプログラム・メモリ・アドレスＡＲを選択し、マ
イクロプログラム・メモリ３に読み出しアドレスＡＩと
して与える。
【０００６】図１１は、図１０に示す装置例の動作を表
わすタイムチャートである。この図では、動作クロック
ＣＰの１周期Ｔが１シーケンス命令を実行する時間に相
当し、はじめは、実行／非実行指示信号Ｅ／Ｄ“Ｈ”で
あり、マルチプレクサ６の切り換えによりマイクロプロ
グラム・メモリ３にシーケンス命令処理用プロセッサ１
からのアドレスＡＭが与えられている。そして、次の周
期のはじめの時間ｔ１において、実行／非実行判定回路
５にて今回のシーケンス命令は非実行の命令であると判
定され、実行／非実行指示信号Ｅ／Ｄ“Ｌ”が出力され
ると、マルチプレクサ７は非実行時アドレス・レジスタ
６に格納されているアドレスＡＲをマイクロプログラム
・メモリ３に与える。アドレスＡＲはマイクロプログラ
ム・メモリ３内のの非実行を指示するマイクロ命令を指
定し、シーケンス命令処理用プロセッサ１は、この非実
行を指示するマイクロ命令ＤＭを取り込み、次のシーケ
ンス命令をフェッチするように動作する。
わすタイムチャートである。この図では、動作クロック
ＣＰの１周期Ｔが１シーケンス命令を実行する時間に相
当し、はじめは、実行／非実行指示信号Ｅ／Ｄ“Ｈ”で
あり、マルチプレクサ６の切り換えによりマイクロプロ
グラム・メモリ３にシーケンス命令処理用プロセッサ１
からのアドレスＡＭが与えられている。そして、次の周
期のはじめの時間ｔ１において、実行／非実行判定回路
５にて今回のシーケンス命令は非実行の命令であると判
定され、実行／非実行指示信号Ｅ／Ｄ“Ｌ”が出力され
ると、マルチプレクサ７は非実行時アドレス・レジスタ
６に格納されているアドレスＡＲをマイクロプログラム
・メモリ３に与える。アドレスＡＲはマイクロプログラ
ム・メモリ３内のの非実行を指示するマイクロ命令を指
定し、シーケンス命令処理用プロセッサ１は、この非実
行を指示するマイクロ命令ＤＭを取り込み、次のシーケ
ンス命令をフェッチするように動作する。
【０００７】
【発明が解決しようとする課題】ところで、図１１にお
いて、１シーケンス命令を実行する時間Ｔは、実行／非
実行判定回路５において実行／非実行の判定に要する時
間ｔ１と、非実行を表わすマイクロ命令を読み出すメモ
リ・アクセス時間ｔ２との和であるが、マイクロプログ
ラム・メモリ３に高速なメモリを用いてメモリ・アクセ
ス時間ｔ２を短縮させても、実行／非実行判定時間ｔ１
は一定でかつ常に必要な時間であり、この余分な時間ｔ
１の積み重なりにより、シーケンス処理全体の処理速度
の向上が妨げられるという問題が発生していた。
いて、１シーケンス命令を実行する時間Ｔは、実行／非
実行判定回路５において実行／非実行の判定に要する時
間ｔ１と、非実行を表わすマイクロ命令を読み出すメモ
リ・アクセス時間ｔ２との和であるが、マイクロプログ
ラム・メモリ３に高速なメモリを用いてメモリ・アクセ
ス時間ｔ２を短縮させても、実行／非実行判定時間ｔ１
は一定でかつ常に必要な時間であり、この余分な時間ｔ
１の積み重なりにより、シーケンス処理全体の処理速度
の向上が妨げられるという問題が発生していた。
【０００８】本発明は、このような問題を解決すること
を課題とし、各々のシーケンス命令の処理速度を高速化
することにより、シーケンス処理全体の処理速度を高速
化することを目的とする。
を課題とし、各々のシーケンス命令の処理速度を高速化
することにより、シーケンス処理全体の処理速度を高速
化することを目的とする。
【０００９】
【課題を解決するための手段】以上の課題を解決した本
発明は、シーケンス命令処理用プロセッサと、シーケン
ス・プログラムが格納されているシーケンス・プログラ
ム・メモリと、前記シーケンス・プログラムを構成する
各シーケンス命令に対応するマイクロ命令を格納するマ
イクロプログラム・メモリとを有し、前記シーケンス命
令処理用プロセッサは前記シーケンス・プログラム・メ
モリから順次前記シーケンス命令を読み出すとともにこ
れに対応するマイクロ命令を前記マイクロプログラム・
メモリから読み出してシーケンス処理を実行するプログ
ラマブル・コントローラにおいて、前記シーケンス命令
処理用プロセッサから前回処理の結果をステイタスとし
て受け今回読み出された前記シーケンス命令が前記シー
ケンス命令処理用プロセッサにて実行するものであるか
非実行のものであるかを判定する実行／非実行判定回路
と、シーケンス命令の非実行を表わすダミー命令を格納
するダミー命令レジスタと、前記実行／非実行判定回路
から実行信号が出力された場合は前記マイクロプログラ
ム・メモリからのマイクロ命令を選択し前記実行／非実
行判定回路から非実行信号が出力された場合は前記ダミ
ー命令レジスタの前記ダミー命令を選択して前記シーケ
ンス命令処理用プロセッサに与えるマルチプレクサとを
備えることを特徴とするプログラマブル・コントローラ
である。
発明は、シーケンス命令処理用プロセッサと、シーケン
ス・プログラムが格納されているシーケンス・プログラ
ム・メモリと、前記シーケンス・プログラムを構成する
各シーケンス命令に対応するマイクロ命令を格納するマ
イクロプログラム・メモリとを有し、前記シーケンス命
令処理用プロセッサは前記シーケンス・プログラム・メ
モリから順次前記シーケンス命令を読み出すとともにこ
れに対応するマイクロ命令を前記マイクロプログラム・
メモリから読み出してシーケンス処理を実行するプログ
ラマブル・コントローラにおいて、前記シーケンス命令
処理用プロセッサから前回処理の結果をステイタスとし
て受け今回読み出された前記シーケンス命令が前記シー
ケンス命令処理用プロセッサにて実行するものであるか
非実行のものであるかを判定する実行／非実行判定回路
と、シーケンス命令の非実行を表わすダミー命令を格納
するダミー命令レジスタと、前記実行／非実行判定回路
から実行信号が出力された場合は前記マイクロプログラ
ム・メモリからのマイクロ命令を選択し前記実行／非実
行判定回路から非実行信号が出力された場合は前記ダミ
ー命令レジスタの前記ダミー命令を選択して前記シーケ
ンス命令処理用プロセッサに与えるマルチプレクサとを
備えることを特徴とするプログラマブル・コントローラ
である。
【００１０】
【作用】本発明のプログラマブル・コントローラにおい
て、実行／非実行判定回路から実行信号が出力された場
合は、マイクロプログラム・メモリからのマイクロ命令
を選択し、実行／非実行判定回路から非実行信号が出力
された場合は、ダミー命令レジスタのダミー命令を選択
してシーケンス命令処理用プロセッサに与える。
て、実行／非実行判定回路から実行信号が出力された場
合は、マイクロプログラム・メモリからのマイクロ命令
を選択し、実行／非実行判定回路から非実行信号が出力
された場合は、ダミー命令レジスタのダミー命令を選択
してシーケンス命令処理用プロセッサに与える。
【００１１】
【実施例】次に、本発明を実施したプログラマブル・コ
ントローラの例を図面を用いて説明する。図１は本発明
のプログラマブル・コントローラのブロック図である。
この図で、図８、図１０に示した従来のプログラマブル
・コントローラと符号が同じものは、その機能は同じで
ある。本発明のプログラマブル・コントローラの特徴
は、シーケンス命令の非実行を表わすマイクロ命令と同
等の意味を持つダミー命令ＤＤを格納するダミー命令レ
ジスタ８と、このダミー命令ＤＤと、マイクロプログラ
ム・メモリ３からのマイクロ命令ＤＭとを実行／非実行
判定回路５からの実行／非実行指示信号Ｅ／Ｄにより選
択してその出力となる命令ＤＩをシーケンス命令処理用
プロセッサ１に与えるマルチプレクサ９とを設けた点に
ある。
ントローラの例を図面を用いて説明する。図１は本発明
のプログラマブル・コントローラのブロック図である。
この図で、図８、図１０に示した従来のプログラマブル
・コントローラと符号が同じものは、その機能は同じで
ある。本発明のプログラマブル・コントローラの特徴
は、シーケンス命令の非実行を表わすマイクロ命令と同
等の意味を持つダミー命令ＤＤを格納するダミー命令レ
ジスタ８と、このダミー命令ＤＤと、マイクロプログラ
ム・メモリ３からのマイクロ命令ＤＭとを実行／非実行
判定回路５からの実行／非実行指示信号Ｅ／Ｄにより選
択してその出力となる命令ＤＩをシーケンス命令処理用
プロセッサ１に与えるマルチプレクサ９とを設けた点に
ある。
【００１２】このように構成した本発明のプログラマブ
ル・コントローラの動作を図１のブロック図とともに、
図２のフローチャートを用いて説明する。シーケンス命
令処理用プロセッサ１はシーケンス・プログラム・メモ
リ２からシーケンス命令ＤＰをフェッチし、このシーケ
ンス命令ＤＰは実行／非実行判定回路５に与えられる。
実行／非実行判定回路５は、与えられたシーケンス命令
ＤＤとシーケンス命令処理用プロセッサ１からの前回処
理結果ステイタスＳとを受けて今回のシーケンス命令Ｄ
Ｐの実行／非実行を判定する。実行と判定した場合は、
フェッチしたシーケンス命令ＤＰに対応するアドレスＡ
Ｍがシーケンス命令処理用プロセッサ１からマイクロプ
ログラム・メモリ２に与えられる一方、実行／非実行判
定回路５から実行／非実行判定信号Ｅ／Ｄ“Ｈ”が出力
され、マルチプレクサ９はマイクロプログラム・メモリ
３のマイクロ命令ＤＭを選択し、このマイクロ命令ＤＭ
を命令ＤＩとしてシーケンス命令処理用プロセッサ１に
与える。以後は、従来と同様の処理が進行する。非実行
と判定した場合は、実行／非実行判定信号Ｅ／Ｄ“Ｌ”
が出力されてマルチプレクサ９はダミー命令レジスタ８
の出力ＤＤを選択し、このダミー命令ＤＤを命令ＤＩと
してシーケンス命令処理用プロセッサ１に与える。シー
ケンス命令処理用プロセッサ１は、このダミー命令ＤＤ
を取り込むと、シーケンス命令非実行の処理を行うとと
もに、次のシーケンス命令をフェッチするように動作す
る。
ル・コントローラの動作を図１のブロック図とともに、
図２のフローチャートを用いて説明する。シーケンス命
令処理用プロセッサ１はシーケンス・プログラム・メモ
リ２からシーケンス命令ＤＰをフェッチし、このシーケ
ンス命令ＤＰは実行／非実行判定回路５に与えられる。
実行／非実行判定回路５は、与えられたシーケンス命令
ＤＤとシーケンス命令処理用プロセッサ１からの前回処
理結果ステイタスＳとを受けて今回のシーケンス命令Ｄ
Ｐの実行／非実行を判定する。実行と判定した場合は、
フェッチしたシーケンス命令ＤＰに対応するアドレスＡ
Ｍがシーケンス命令処理用プロセッサ１からマイクロプ
ログラム・メモリ２に与えられる一方、実行／非実行判
定回路５から実行／非実行判定信号Ｅ／Ｄ“Ｈ”が出力
され、マルチプレクサ９はマイクロプログラム・メモリ
３のマイクロ命令ＤＭを選択し、このマイクロ命令ＤＭ
を命令ＤＩとしてシーケンス命令処理用プロセッサ１に
与える。以後は、従来と同様の処理が進行する。非実行
と判定した場合は、実行／非実行判定信号Ｅ／Ｄ“Ｌ”
が出力されてマルチプレクサ９はダミー命令レジスタ８
の出力ＤＤを選択し、このダミー命令ＤＤを命令ＤＩと
してシーケンス命令処理用プロセッサ１に与える。シー
ケンス命令処理用プロセッサ１は、このダミー命令ＤＤ
を取り込むと、シーケンス命令非実行の処理を行うとと
もに、次のシーケンス命令をフェッチするように動作す
る。
【００１３】図３は、以上のような本発明のプログラマ
ブル・コントローラの具体的な動作を表わすタイムチャ
ートである。はじめの周期において、フェッチしたシー
ケンス命令を実行する場合、実行／非実行判定回路５で
実行と判定され、実行／非実行指示信号Ｅ／Ｄ“Ｈ”が
維持され、マルチプレクサ９はマイクロプログラム・メ
モリ３の出力ＤＭ側を選択する。一方、このシーケンス
命令に対応するマイクロ命令を指定するアドレスＡＭ１
がマイクロプログラム・メモリ２に与えられており、こ
れに対応するマイクロ命令ＤＭ１がマルチプレクサ９を
介してシーケンス命令処理用プロセッサ１に与えられ
る。次の周期において、フェッチされたシーケンス命令
について、対応するアドレスＡＭ２がマイクロプログラ
ム・メモリ３に送出される一方、実行／非実行判定回路
５の判定結果、非実行と判定されると、実行／非実行指
示信号Ｅ／Ｄは“Ｌ”となり、マルチプレクサ９はダミ
ー命令レジスタ８の出力ＤＤを出力とするように切り換
える。これにより、シーケンス命令処理用プロセッサ１
は、マイクロプログラム・メモリ３に対するアクセスと
は関係なく、直ちにダミー命令ＤＤを取り込み、対応す
る処理を行う。次に、フェッチされたシーケンス命令が
実行と判定された場合は、実行／非実行指示信号Ｅ／Ｄ
“Ｈ”となり、マルチプレクサ９によりシーケンス命令
処理用プロセッサ１から送出されるアドレスＡＭ３に対
応するマイクロ命令ＤＭ３が選択される。図３に示すよ
うに、本発明のプログラマブル・コントローラにあって
は、１シーケンス命令が実行される周期Ｔ´は、実行／
非実行判定時間ｔ３と、ｔ３経過後、ダミー命令ＤＤの
取り込みに要する時間またはアドレスＡＭに対応するデ
ータ（マイクロ命令ＤＭ）を取り込みに要する時間に対
応する時間ｔ４を考慮すればよいが、実際には、実行／
非実行判定時間ｔ３はシーケンス命令処理用プロセッサ
１のマイクロプログラム・メモリ３に対するアクセス時
間Ｔ´に含ませてよい。即ち、１シーケンス命令が実行
される周期Ｔ´は、マイクプログラム・メモリ３に対す
るアクセス時間のみに依存する時間である。従って、本
発明のプログラマブル・コントローラの１周期Ｔ´は、
図１１に示した従来の装置における１周期Ｔより短くて
すむ。
ブル・コントローラの具体的な動作を表わすタイムチャ
ートである。はじめの周期において、フェッチしたシー
ケンス命令を実行する場合、実行／非実行判定回路５で
実行と判定され、実行／非実行指示信号Ｅ／Ｄ“Ｈ”が
維持され、マルチプレクサ９はマイクロプログラム・メ
モリ３の出力ＤＭ側を選択する。一方、このシーケンス
命令に対応するマイクロ命令を指定するアドレスＡＭ１
がマイクロプログラム・メモリ２に与えられており、こ
れに対応するマイクロ命令ＤＭ１がマルチプレクサ９を
介してシーケンス命令処理用プロセッサ１に与えられ
る。次の周期において、フェッチされたシーケンス命令
について、対応するアドレスＡＭ２がマイクロプログラ
ム・メモリ３に送出される一方、実行／非実行判定回路
５の判定結果、非実行と判定されると、実行／非実行指
示信号Ｅ／Ｄは“Ｌ”となり、マルチプレクサ９はダミ
ー命令レジスタ８の出力ＤＤを出力とするように切り換
える。これにより、シーケンス命令処理用プロセッサ１
は、マイクロプログラム・メモリ３に対するアクセスと
は関係なく、直ちにダミー命令ＤＤを取り込み、対応す
る処理を行う。次に、フェッチされたシーケンス命令が
実行と判定された場合は、実行／非実行指示信号Ｅ／Ｄ
“Ｈ”となり、マルチプレクサ９によりシーケンス命令
処理用プロセッサ１から送出されるアドレスＡＭ３に対
応するマイクロ命令ＤＭ３が選択される。図３に示すよ
うに、本発明のプログラマブル・コントローラにあって
は、１シーケンス命令が実行される周期Ｔ´は、実行／
非実行判定時間ｔ３と、ｔ３経過後、ダミー命令ＤＤの
取り込みに要する時間またはアドレスＡＭに対応するデ
ータ（マイクロ命令ＤＭ）を取り込みに要する時間に対
応する時間ｔ４を考慮すればよいが、実際には、実行／
非実行判定時間ｔ３はシーケンス命令処理用プロセッサ
１のマイクロプログラム・メモリ３に対するアクセス時
間Ｔ´に含ませてよい。即ち、１シーケンス命令が実行
される周期Ｔ´は、マイクプログラム・メモリ３に対す
るアクセス時間のみに依存する時間である。従って、本
発明のプログラマブル・コントローラの１周期Ｔ´は、
図１１に示した従来の装置における１周期Ｔより短くて
すむ。
【００１４】次に、実際のシーケンス・プログラムを実
行する際の概要を説明する本発明が対象とするシーケン
ス命令は、図４に示すようなラダー・シーケンス・プロ
グラムであり、これをニーモニック表現したものを図５
に示す。例えば、図４の第１行のプログラム命令は、接
点Ｘ００５０１がオン“１”かつ接点Ｘ００３１６がオ
ン“１”で命令“ＭＯＶ Ｄ００１ Ｄ００８”を実行
するものであり、第２行以下も同様である。図６は、接
点Ｘ００５０１オン“１”、接点Ｘ００３１６オン
“１”であり、この状態“１”をアキュムレータＡＣＣ
に格納して処理を続行する場合である。アキュムレータ
ＡＣＣ“１”は、シーケンス命令処理用プロセッサ１に
おけるステイタスＳに相当し、マルチプレクサ９はマイ
クロプログラム・メモリ３の出力選択を維持する場合で
ある。図７は、接点Ｘ００５０１オン“１”、接点Ｘ０
０３１６オフ“０”であり、アキュムレータＡＣＣの内
容が“１”から“０”に切り換わった場合を示し、これ
により、マルチプレクサ９はダミー命令レジスタ８の出
力（ダミー命令ＤＤ）を選択するように切り換わる。こ
のように、シーケンス命令実行に際しても外観上、従来
と全く同様に処理が進行し、しかも高速処理を実現する
ことができる。
行する際の概要を説明する本発明が対象とするシーケン
ス命令は、図４に示すようなラダー・シーケンス・プロ
グラムであり、これをニーモニック表現したものを図５
に示す。例えば、図４の第１行のプログラム命令は、接
点Ｘ００５０１がオン“１”かつ接点Ｘ００３１６がオ
ン“１”で命令“ＭＯＶ Ｄ００１ Ｄ００８”を実行
するものであり、第２行以下も同様である。図６は、接
点Ｘ００５０１オン“１”、接点Ｘ００３１６オン
“１”であり、この状態“１”をアキュムレータＡＣＣ
に格納して処理を続行する場合である。アキュムレータ
ＡＣＣ“１”は、シーケンス命令処理用プロセッサ１に
おけるステイタスＳに相当し、マルチプレクサ９はマイ
クロプログラム・メモリ３の出力選択を維持する場合で
ある。図７は、接点Ｘ００５０１オン“１”、接点Ｘ０
０３１６オフ“０”であり、アキュムレータＡＣＣの内
容が“１”から“０”に切り換わった場合を示し、これ
により、マルチプレクサ９はダミー命令レジスタ８の出
力（ダミー命令ＤＤ）を選択するように切り換わる。こ
のように、シーケンス命令実行に際しても外観上、従来
と全く同様に処理が進行し、しかも高速処理を実現する
ことができる。
【００１５】
【発明の効果】以上述べたように、本発明のプログラマ
ブル・コントローラによれば、フェッチしたシーケンス
命令の実行／非実行の判定をハードウェアで行うため、
この判定処理をマイクロプログラムでソフトウェア的に
処理する方式に比較して短縮でき、シーケンス・プログ
ラムの処理の全体時間を大幅に短縮することができる。
更に、マイクロプログラムでの判定処理を省略したの
で、マイクロプログラムの量も低減することができると
いう効果を奏する。
ブル・コントローラによれば、フェッチしたシーケンス
命令の実行／非実行の判定をハードウェアで行うため、
この判定処理をマイクロプログラムでソフトウェア的に
処理する方式に比較して短縮でき、シーケンス・プログ
ラムの処理の全体時間を大幅に短縮することができる。
更に、マイクロプログラムでの判定処理を省略したの
で、マイクロプログラムの量も低減することができると
いう効果を奏する。
【図１】本発明を実施したプログラマブル・コントロー
ラの構成ブロック図である。
ラの構成ブロック図である。
【図２】本発明のプログラマブル・コントローラの動作
を表わすフローチャートである。
を表わすフローチャートである。
【図３】本発明のプログラマブル・コントローラの動作
を表わすタイムチャートである。
を表わすタイムチャートである。
【図４】本発明のプログラマブル・コントローラが対象
とするラダー・プログラムの例である。
とするラダー・プログラムの例である。
【図５】図４に示したラダー・プログラムをニーモニッ
ク表現した例である。
ク表現した例である。
【図６】本発明のプログラマブル・コントローラにおい
て図５の命令列を実行した場合を表わす図である。
て図５の命令列を実行した場合を表わす図である。
【図７】本発明のプログラマブル・コントローラにおい
て図５の命令列を実行した場合を表わす図である。
て図５の命令列を実行した場合を表わす図である。
【図８】従来のプログラマブル・コントローラを表わす
図である。
図である。
【図９】図８に示した従来のプログラマブル・コントロ
ーラの動作を表わすフローチャートである。
ーラの動作を表わすフローチャートである。
【図１０】従来のプログラマブル・コントローラを表わ
す図である。
す図である。
【図１１】従来のプログラマブル・コントローラの動作
を表わすタイムチャートである。
を表わすタイムチャートである。
１ シーケンス命令処理用プロセッサ ２ シーケンス・プログラム・メモリ ３ マイクロプログラム・メモリ ４ 作業メモリ ５ 実行／非実行判定回路 ６ 非実行時アドレス・レジスタ ７，９ マルチプレクサ ８ ダミー命令レジスタ
フロントページの続き (56)参考文献 特開 平２−7127（ＪＰ，Ａ) 特開 昭58−199499（ＪＰ，Ａ) 特開 昭61−221939（ＪＰ，Ａ) 特開 平３−6705（ＪＰ，Ａ) 特開 昭54−34731（ＪＰ，Ａ) 特開 昭57−203139（ＪＰ，Ａ) 特開 昭62−49502（ＪＰ，Ａ) 特開 昭62−3335（ＪＰ，Ａ) 特開 昭56−153448（ＪＰ，Ａ) 特開 昭60−220427（ＪＰ，Ａ) 特開 平２−137028（ＪＰ，Ａ) 特開 平１−253032（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/42 G05B 19/05
Claims (1)
- 【請求項１】 シーケンス命令処理用プロセッサと、シ
ーケンス・プログラムが格納されているシーケンス・プ
ログラム・メモリと、前記シーケンス・プログラムを構
成する各シーケンス命令に対応するマイクロ命令を格納
するマイクロプログラム・メモリとを有し、前記シーケ
ンス命令処理用プロセッサは前記シーケンス・プログラ
ム・メモリから順次前記シーケンス命令を読み出すとと
もにこれに対応するマイクロ命令を前記マイクロプログ
ラム・メモリから読み出してシーケンス処理を実行する
プログラマブル・コントローラにおいて、前記シーケン
ス命令処理用プロセッサから前回処理の結果をステイタ
スとして受け今回読み出された前記シーケンス命令が前
記シーケンス命令処理用プロセッサにて実行するもので
あるか非実行のものであるかを判定する実行／非実行判
定回路と、シーケンス命令の非実行を表わすダミー命令
を格納するダミー命令レジスタと、前記実行／非実行判
定回路から実行信号が出力された場合は前記マイクロプ
ログラム・メモリからのマイクロ命令を選択し前記実行
／非実行判定回路から非実行信号が出力された場合は前
記ダミー命令レジスタの前記ダミー命令を選択して前記
シーケンス命令処理用プロセッサに与えるマルチプレク
サとを備えることを特徴とするプログラマブル・コント
ローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03187390A JP3074809B2 (ja) | 1991-07-26 | 1991-07-26 | プログラマブル・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03187390A JP3074809B2 (ja) | 1991-07-26 | 1991-07-26 | プログラマブル・コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535469A JPH0535469A (ja) | 1993-02-12 |
| JP3074809B2 true JP3074809B2 (ja) | 2000-08-07 |
Family
ID=16205190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03187390A Expired - Fee Related JP3074809B2 (ja) | 1991-07-26 | 1991-07-26 | プログラマブル・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074809B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272453B2 (en) | 2004-11-30 | 2007-09-18 | Air Products And Chemicals, Inc. | Method and apparatus for utilizing a sequence interpreter approach to control logic of a programmable logic controller |
-
1991
- 1991-07-26 JP JP03187390A patent/JP3074809B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535469A (ja) | 1993-02-12 |
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