JPH03150633A - 命令解読装置 - Google Patents
命令解読装置Info
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- JPH03150633A JPH03150633A JP29075689A JP29075689A JPH03150633A JP H03150633 A JPH03150633 A JP H03150633A JP 29075689 A JP29075689 A JP 29075689A JP 29075689 A JP29075689 A JP 29075689A JP H03150633 A JPH03150633 A JP H03150633A
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100066398 Caenorhabditis elegans fib-1 gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子計算機の機械命令を解読するために用
いられる命令解読装置に関するものである。
いられる命令解読装置に関するものである。
マイクロプロセッサなどでは、命令デコーダ・ユニット
などと称される命令解読装置が備えられており、所定の
形式で入力される機械命令を解読して、この命令に対応
した制御信号を生成するようにしている。この制御信号
はマイクロプロセッサ内部の実行ユニットに与えられ、
この実行ユニットは前記制御ｎ信号に基づいてたとえば
マイクロ命令を記憶したマイクロＲＯＭ （続出専用メ
モリ）にアクセスする。そして、実行ユニットによる加
減算器や乗算器などの制御によって入力された命令に対
応して演算処理が達成される。
などと称される命令解読装置が備えられており、所定の
形式で入力される機械命令を解読して、この命令に対応
した制御信号を生成するようにしている。この制御信号
はマイクロプロセッサ内部の実行ユニットに与えられ、
この実行ユニットは前記制御ｎ信号に基づいてたとえば
マイクロ命令を記憶したマイクロＲＯＭ （続出専用メ
モリ）にアクセスする。そして、実行ユニットによる加
減算器や乗算器などの制御によって入力された命令に対
応して演算処理が達成される。
第４図は従来から用いられている命令解読装置の基本的
な構成を示すブロック図である。ライン１からは第５図
に示すように操作コードＣとオペランドｏｐとを含む所
定の形式の命令Ｏが入力される。この命令０はライン２
を介するロード信号ｆｉｄに基づいて命令バッファ３に
読み込まれる。
な構成を示すブロック図である。ライン１からは第５図
に示すように操作コードＣとオペランドｏｐとを含む所
定の形式の命令Ｏが入力される。この命令０はライン２
を介するロード信号ｆｉｄに基づいて命令バッファ３に
読み込まれる。
この命令バッファ３からの前記操作コードＣが導出され
、この繰作コードＣは前記ロード信号ｆｄに基づいて命
令レジスタ４内に読み込まれる。この命令レジスタ４に
格納された操作コードＣは命令解読回路５に与えられ、
この命令解読回路５では与えられた操作コードＣに対応
した制御信号Ｓを生成する。この制御′ｎ信号Ｓは、た
とえば前記マイクロＲＯＭのアドレスなどである。すな
わち、次段の実行ユニットでは与えられたアドレスに基
づいてマイクロＲＯＭにアクセスすることになる第６図
は動作を説明するためのタイミングチャートである。第
６図（１）はロード信号Ｉｌｄを示し、第６図（２）ラ
インｌから入力される命令０を示し、第６図（３）は操
作コードＣを示し、第６図（４）は命令レジスタ４の出
力を示し、第６図（５）は命令解読回路５から出力され
る制御信号Ｓを示している。ロード信号１ｄはシステム
のクロックに同期しているものとし、また毎サイクルご
とに命令フェッチが行われる場合を想定する。
、この繰作コードＣは前記ロード信号ｆｄに基づいて命
令レジスタ４内に読み込まれる。この命令レジスタ４に
格納された操作コードＣは命令解読回路５に与えられ、
この命令解読回路５では与えられた操作コードＣに対応
した制御信号Ｓを生成する。この制御′ｎ信号Ｓは、た
とえば前記マイクロＲＯＭのアドレスなどである。すな
わち、次段の実行ユニットでは与えられたアドレスに基
づいてマイクロＲＯＭにアクセスすることになる第６図
は動作を説明するためのタイミングチャートである。第
６図（１）はロード信号Ｉｌｄを示し、第６図（２）ラ
インｌから入力される命令０を示し、第６図（３）は操
作コードＣを示し、第６図（４）は命令レジスタ４の出
力を示し、第６図（５）は命令解読回路５から出力され
る制御信号Ｓを示している。ロード信号１ｄはシステム
のクロックに同期しているものとし、また毎サイクルご
とに命令フェッチが行われる場合を想定する。
命令ｏ （ｎ）、 ｏ （ｎ＋１）１０（ｎ＋２）、
ｏ ＜ｎ＋３）、・−−−がライン１から時系列に従っ
て入力され、この命令ｏ （ｎ）、 ｏ （ｎ＋１）、
ｏ （ｒ＋＋２）、 ｏ （ｎ＋３）、・・・・がロ
ード信号ｆｄに基づいて命令バッファ３に読み込まれる
結果、この命令バッファ３からは対応する操作コードｃ
（ｎ）、 ｃ （ｎ＋１＞＋ ｃ （ｎ＋２）、 ｃ
（ｎ＋３＞＊−・・−が順に出力されることになる。
ｏ ＜ｎ＋３）、・−−−がライン１から時系列に従っ
て入力され、この命令ｏ （ｎ）、 ｏ （ｎ＋１）、
ｏ （ｒ＋＋２）、 ｏ （ｎ＋３）、・・・・がロ
ード信号ｆｄに基づいて命令バッファ３に読み込まれる
結果、この命令バッファ３からは対応する操作コードｃ
（ｎ）、 ｃ （ｎ＋１＞＋ ｃ （ｎ＋２）、 ｃ
（ｎ＋３＞＊−・・−が順に出力されることになる。
従ワて命令レジスタ４の出力も同様となり、この結果、
命令解読回路５からは操作コードｃ （ｎ）、 ｃ （
ｎ＋１）、 ｃ （ｎ＋２）、 ｃ （ｎ＋３）。
命令解読回路５からは操作コードｃ （ｎ）、 ｃ （
ｎ＋１）、 ｃ （ｎ＋２）、 ｃ （ｎ＋３）。
・・・・にそれぞれ対応する制御信号ｓ （ｎ）＋ ｓ
（ｎ＋１）。
（ｎ＋１）。
ｓ （ｎ＋２）、 ｓ （ｎ＋３）、・・・・が順に出
力されることになる。すなわち命令ｏ （ｎ）＋ ｏ
（ｎ＋１）、 ｏ （ｎ＋２）、 ｏ （ｎ＋３）。
力されることになる。すなわち命令ｏ （ｎ）＋ ｏ
（ｎ＋１）、 ｏ （ｎ＋２）、 ｏ （ｎ＋３）。
・・・・は、命令フェッチ毎に解読され、各命令に対応
した制御信号ｓ （ｎ）、 ｓ （ｎす１）、 ｓ （
ｎ＋２）、 ｓ （ｎ＋３）。
した制御信号ｓ （ｎ）、 ｓ （ｎす１）、 ｓ （
ｎ＋２）、 ｓ （ｎ＋３）。
・・・・が生成される。
上述のような命令解読装置では、各部分は成る１種類の
命令セットにのみ対応した構成となっているため、複数
種類の命令セットには対応することができず、したがっ
て複数種類の命令セットが混在したプログラムには対応
することができなかった。
命令セットにのみ対応した構成となっているため、複数
種類の命令セットには対応することができず、したがっ
て複数種類の命令セットが混在したプログラムには対応
することができなかった。
この発明の目的は、上述の技術的課題を解決し、複数種
類の命令セットを含む命令の解読を行うことができるよ
うにした命令解読装置を提供することである。
類の命令セットを含む命令の解読を行うことができるよ
うにした命令解読装置を提供することである。
この発明の命令解読装置は、命令中にその命令が属する
命令セットを表すフラグを設け、複数の命令セットのそ
れぞれに対応して設けた複数の命令解読手段と、入力さ
れた命令中の前記フラグに基づいて前記命令解読手段を
選択して当該命令を与える選択手段とを備えたことを特
徴とする。
命令セットを表すフラグを設け、複数の命令セットのそ
れぞれに対応して設けた複数の命令解読手段と、入力さ
れた命令中の前記フラグに基づいて前記命令解読手段を
選択して当該命令を与える選択手段とを備えたことを特
徴とする。
この発明の構成によれば、命令中に設けたフラグにより
当該命令が属する命令セットを識別することができる０
選択手段は前記フラグに基づいて入力命令が属する命令
セットに対応した命令解読手段を選択して、前記入力命
令を与え、これにより複数の命令セットを含むプログラ
ムの解読が可能になる。
当該命令が属する命令セットを識別することができる０
選択手段は前記フラグに基づいて入力命令が属する命令
セットに対応した命令解読手段を選択して、前記入力命
令を与え、これにより複数の命令セットを含むプログラ
ムの解読が可能になる。
この結果、従来では複数の演算処理装置によって実現し
ている複数の命令セットを含むプログラムの実行を１つ
の演算処理装置で行わせることができるようになる。
ている複数の命令セットを含むプログラムの実行を１つ
の演算処理装置で行わせることができるようになる。
第１図はこの発明の一実施例の命令解読装置の基本的な
構成を示すブロック図である。この命令解読装置はライ
ン１１から与えられる命令０に対応した制御信号Ｓをラ
イン１２に導出して、図外の命令実行装置に与えるもの
で、ライン１１からは複数種１ｉｔ（この実施例では２
種類）の命令セットに属する機械命令が混在されて人力
される。このライン１１からの命令Ｏの形式は、第２図
に示されている。すなわちこの実施例では命令Ｏは、繰
作コードＣおよびオペランドＯＰとともに、当該命令が
何れの命令セットに属するものかを表すフラグＦを含ん
でいる。
構成を示すブロック図である。この命令解読装置はライ
ン１１から与えられる命令０に対応した制御信号Ｓをラ
イン１２に導出して、図外の命令実行装置に与えるもの
で、ライン１１からは複数種１ｉｔ（この実施例では２
種類）の命令セットに属する機械命令が混在されて人力
される。このライン１１からの命令Ｏの形式は、第２図
に示されている。すなわちこの実施例では命令Ｏは、繰
作コードＣおよびオペランドＯＰとともに、当該命令が
何れの命令セットに属するものかを表すフラグＦを含ん
でいる。
この、実施例では、ライン１１からは２種類の命令セッ
トの何れかに属する命令０が入力され、前記２種類の命
令セットのそれぞれに対応して、各命令セットの命令に
対応した制御信号を生成する第１の命令解読回路１３Ａ
と第２の命令解読回路１３Ｂとが設けられている。ライ
ン１１からの命令０はシステムのクロックに同期したロ
ード信号ＬＤに基づいて命令バッファ１４に読み込まれ
、その操作コードＣがライン１５から、またフラグＦが
ライン１６からそれぞれ選択手段１７に与えられる。こ
の選択手段１７は与えられた操作コードＣを、フラグＦ
に基づいて、第１または第２の命令解読回路１３Ａ、１
３Ｂの何れか一方を選択して入力する。第１および第２
の命令解読回路１３Ａ、１３Ｂからそれぞれ出力される
第１および第２の制御信号ＳＡ、ＳＢは、命令バッファ
１４からのフラグＦが与えられるデコーダ１日の出力に
より制御されるセレクタ１９から選択的にライン１２に
導出される。
トの何れかに属する命令０が入力され、前記２種類の命
令セットのそれぞれに対応して、各命令セットの命令に
対応した制御信号を生成する第１の命令解読回路１３Ａ
と第２の命令解読回路１３Ｂとが設けられている。ライ
ン１１からの命令０はシステムのクロックに同期したロ
ード信号ＬＤに基づいて命令バッファ１４に読み込まれ
、その操作コードＣがライン１５から、またフラグＦが
ライン１６からそれぞれ選択手段１７に与えられる。こ
の選択手段１７は与えられた操作コードＣを、フラグＦ
に基づいて、第１または第２の命令解読回路１３Ａ、１
３Ｂの何れか一方を選択して入力する。第１および第２
の命令解読回路１３Ａ、１３Ｂからそれぞれ出力される
第１および第２の制御信号ＳＡ、ＳＢは、命令バッファ
１４からのフラグＦが与えられるデコーダ１日の出力に
より制御されるセレクタ１９から選択的にライン１２に
導出される。
前記選択手段１７は、ライン１５に導出された操作コー
ドＣがそれぞれ入力される第１．第２の命令レジスタ２
０Ａ、２０Ｂと、ライン１６からのフラグＦをロード信
号ＬＤに基づいて読み込み、読み込んだフラグＦに対応
して前記第１．第２の命令レジスタ２０Ａ、２０Ｂの何
れか一方に前記操作コードＣを読み込ませる第１．第２
のロード信号ＬＤＡ、ＬＤＢを生成するデコーダ２１と
を備えている。
ドＣがそれぞれ入力される第１．第２の命令レジスタ２
０Ａ、２０Ｂと、ライン１６からのフラグＦをロード信
号ＬＤに基づいて読み込み、読み込んだフラグＦに対応
して前記第１．第２の命令レジスタ２０Ａ、２０Ｂの何
れか一方に前記操作コードＣを読み込ませる第１．第２
のロード信号ＬＤＡ、ＬＤＢを生成するデコーダ２１と
を備えている。
第３図は動作を説明するためのタイミングチャートであ
る。第３図（１）はロード信号ＬＤを示し、第３図（２
）はライン１１からの命令Ｏを示し、第３図（３）はラ
イン１５に導出される操作コードＣを示し、第３図（４
）はうイン１６に導出されるフラグＦを示し、第３図（
５）、 （６）はそれぞれ第１．第２のロード信号ＬＤ
Ａ、ＬＤＢを示し、第３図（７）、 （８）はそれぞれ
第１．第２の命令レジスタ２０Ａ、２０Ｂから導出され
る操作コードＣＡ、ＣＢを示し、第３図（９）、θωは
それぞれ第１．第２の制御信号ＳＡ。
る。第３図（１）はロード信号ＬＤを示し、第３図（２
）はライン１１からの命令Ｏを示し、第３図（３）はラ
イン１５に導出される操作コードＣを示し、第３図（４
）はうイン１６に導出されるフラグＦを示し、第３図（
５）、 （６）はそれぞれ第１．第２のロード信号ＬＤ
Ａ、ＬＤＢを示し、第３図（７）、 （８）はそれぞれ
第１．第２の命令レジスタ２０Ａ、２０Ｂから導出され
る操作コードＣＡ、ＣＢを示し、第３図（９）、θωは
それぞれ第１．第２の制御信号ＳＡ。
ＳＢを示し、第３図００はデコーダ１８からセレクタ１
９に与えられ、る制御信号選択信号Ｓｔ！ＬｌＩＣＴを
示し、第３図０のはライン１２に導出される制御信号Ｓ
を示している。
９に与えられ、る制御信号選択信号Ｓｔ！ＬｌＩＣＴを
示し、第３図０のはライン１２に導出される制御信号Ｓ
を示している。
命令Ｏは、２種類の命令セットの命令を含んでおり、第
１の種類の命令セットに属する命令ＯＡと第２の種類の
命令セットに属する命令ＯＢとが混在した命令０Ａ（ｎ
）、０Ｂ（ｎ＋１）、０Ａ（ｎ＋２）。
１の種類の命令セットに属する命令ＯＡと第２の種類の
命令セットに属する命令ＯＢとが混在した命令０Ａ（ｎ
）、０Ｂ（ｎ＋１）、０Ａ（ｎ＋２）。
ＯＢ （ｎ＋３）、・・・・がライン１１から時系列に
従って入力され、この命令がロード信号ＬＤに基づいて
命令バッファ１４に読み込まれる。そして、各命令に対
応した操作コードＣＡ （ｎ） ＋ ＣＢ （ｎ＋１）
＋ＣＡ（ｎ＋２）、ＣＢ（ｎ＋３）、−・−がライン
１５に導出され、フラグＦＡ（ｎ）、ＦＢ（ｎ＋１）、
ＦＡ（ｎ＋２）。
従って入力され、この命令がロード信号ＬＤに基づいて
命令バッファ１４に読み込まれる。そして、各命令に対
応した操作コードＣＡ （ｎ） ＋ ＣＢ （ｎ＋１）
＋ＣＡ（ｎ＋２）、ＣＢ（ｎ＋３）、−・−がライン
１５に導出され、フラグＦＡ（ｎ）、ＦＢ（ｎ＋１）、
ＦＡ（ｎ＋２）。
ＦＢ（ｎ＋３）、・・・・がライン１６に時系列に従っ
て導出される。たとえば入力された命令が第１の種類の
命令セットのものであることを示すフラグＦ Ａ （ｎ
） 。
て導出される。たとえば入力された命令が第１の種類の
命令セットのものであることを示すフラグＦ Ａ （ｎ
） 。
Ｆ Ａ （ｎ＋２）はハイレベルの信号であり、入力命
令が第２の種類であることを示すフラグＦ Ｂ （ｎ＋
１） ＋Ｆ Ｂ （ｎ＋３）はローレベルの信号である
。
令が第２の種類であることを示すフラグＦ Ｂ （ｎ＋
１） ＋Ｆ Ｂ （ｎ＋３）はローレベルの信号である
。
このようなフラグＦに基づいて、デコーダ２１はロード
信号ＬＤに同期して第１．第２のロード信号ＬＤＡ、Ｌ
ＤＢを生成し、この結果第１の種類の命令０Ａ（ｎ）、
０Ａ（ｎ＋２）が入力される期間ＴＡ（ｎ）、ＴＡ（ｎ
＋２）には第１の命令レジスタ２０Ａに参照符号ｌＡＩ
、ｆｆ１Ａ２で示すロード信号が与えられ、また第２の
種類の命令セットの命令０Ｂ（ｎ＋１） 、 ０Ｂ（ｎ
＋３）が入力される期間Ｔ Ｂ （ｎ＋１） 、 Ｔ
Ｂ （ｎ＋３）には第２の命令レジスタ２０Ｂに参照符
号ｆｉＢ１．ｆｆ１Ｂ２で示すロード信号が与えられる
。
信号ＬＤに同期して第１．第２のロード信号ＬＤＡ、Ｌ
ＤＢを生成し、この結果第１の種類の命令０Ａ（ｎ）、
０Ａ（ｎ＋２）が入力される期間ＴＡ（ｎ）、ＴＡ（ｎ
＋２）には第１の命令レジスタ２０Ａに参照符号ｌＡＩ
、ｆｆ１Ａ２で示すロード信号が与えられ、また第２の
種類の命令セットの命令０Ｂ（ｎ＋１） 、 ０Ｂ（ｎ
＋３）が入力される期間Ｔ Ｂ （ｎ＋１） 、 Ｔ
Ｂ （ｎ＋３）には第２の命令レジスタ２０Ｂに参照符
号ｆｉＢ１．ｆｆ１Ｂ２で示すロード信号が与えられる
。
これによって、第１の命令レジスタ２０Ａには第１の種
類の命令セットの命令のみが格納され、また第２の命令
レジスタ２０Ｂには第２の種類の命令セットの命令のみ
が格納されることになり、各出力は第３図（７）、 （
８）にそれぞれ示す状態となる。
類の命令セットの命令のみが格納され、また第２の命令
レジスタ２０Ｂには第２の種類の命令セットの命令のみ
が格納されることになり、各出力は第３図（７）、 （
８）にそれぞれ示す状態となる。
すなわち第１の命令レジスタ２０Ａは、期間Ｔ Ａ （
ｎ） 。
ｎ） 。
Ｔ Ｂ （ｎ＋１）には１作コードＣＡ （ｎ）を出力
し、期間Ｔ Ａ （ｎ＋２） 、 Ｔ Ｂ （ｎ＋３）
には操作コードＣＡ （ｎ＋２）を出力する。そして第
２の命令レジスタ２０Ｂは、期間Ｔ Ｂ（ｎ＋１） 、
ＴＡ（ｒ＋＋２）には操作コードＣＢ （ｎ＋１）を
出力し、期間Ｔ Ｂ （ｎ＋３）には操作コードＣＢ
（ｒ＋＋３）を出力する。
し、期間Ｔ Ａ （ｎ＋２） 、 Ｔ Ｂ （ｎ＋３）
には操作コードＣＡ （ｎ＋２）を出力する。そして第
２の命令レジスタ２０Ｂは、期間Ｔ Ｂ（ｎ＋１） 、
ＴＡ（ｒ＋＋２）には操作コードＣＢ （ｎ＋１）を
出力し、期間Ｔ Ｂ （ｎ＋３）には操作コードＣＢ
（ｒ＋＋３）を出力する。
第１．第２の命令解読回路１３Ａ、１３Ｂにはそれぞれ
第１．第２の命令レジスタ２０Ａ、２０Ｂからの操作コ
ードＣＡ、ＣＢが与えられるので、この第１の命令解読
回路１３Ａからは、操作コードＣＡ（ｎ）、ＣＡ（ｎ＋
２）にそれぞれ対応した制御信号５Ａ（ｎ）、５Ａ（ｎ
＋２）がそれぞれ期間Ｔ Ａ （ｎ） 。
第１．第２の命令レジスタ２０Ａ、２０Ｂからの操作コ
ードＣＡ、ＣＢが与えられるので、この第１の命令解読
回路１３Ａからは、操作コードＣＡ（ｎ）、ＣＡ（ｎ＋
２）にそれぞれ対応した制御信号５Ａ（ｎ）、５Ａ（ｎ
＋２）がそれぞれ期間Ｔ Ａ （ｎ） 。
ＴＢ（ｎ＋１） ； ＴＡ（ｎ＋２） 、 ＴＢ（ｎ
＋３）に導出される、第２の命令解読回路１３Ｂについ
ても同様であり、操作コードＣＢ（ｎ＋１） 、 Ｃ
Ｂ（ｎ＋３）に対応した制御信号Ｓ Ｂ （ｎ＋１）
、 Ｓ Ｂ （ｎ＋３）が出力される。
＋３）に導出される、第２の命令解読回路１３Ｂについ
ても同様であり、操作コードＣＢ（ｎ＋１） 、 Ｃ
Ｂ（ｎ＋３）に対応した制御信号Ｓ Ｂ （ｎ＋１）
、 Ｓ Ｂ （ｎ＋３）が出力される。
セレクタ１９に制御信号選択信号５ＥＬＥＣＴを与える
デコーダ１８は、フラグＦに対応して各期間に制御信号
ＳＡ、ＳＢをそれぞれ選択させる制御信号選択信号５Ｅ
ＬＥＣＴ−Ａ、 ＳＦ！ＬＥＣＴ−８を導出し、これに
よりライン１２には入力命令０Ａ（ｎ）、０Ｂ（ｎ＋１
）。
デコーダ１８は、フラグＦに対応して各期間に制御信号
ＳＡ、ＳＢをそれぞれ選択させる制御信号選択信号５Ｅ
ＬＥＣＴ−Ａ、 ＳＦ！ＬＥＣＴ−８を導出し、これに
よりライン１２には入力命令０Ａ（ｎ）、０Ｂ（ｎ＋１
）。
０Ａ（ｎ＋２）、０Ｂ（ｎ＋３）、・・・・に対応した
制御信号Ｓ Ａ （ｎ） ＋ Ｓ Ｂ （ｎ＋１）、
Ｓ Ａ （ｎ＋２）、Ｓ Ｂ （ｎ＋３）、 ＋・＋＋
が時系列に従って導出されることになる。
制御信号Ｓ Ａ （ｎ） ＋ Ｓ Ｂ （ｎ＋１）、
Ｓ Ａ （ｎ＋２）、Ｓ Ｂ （ｎ＋３）、 ＋・＋＋
が時系列に従って導出されることになる。
このようにしてこの実施例においては、２種類の命令セ
ットに属する命令が混在する命令Ｏに関して、この命令
０が含むフラグＦにより各命令が何れの命令セットに属
するかを識別し、各命令セット毎に対応して設けた命令
解読回路１３Ａ、 １３Ｂに命令を分類して与えて命令
の解読を行わせるようにしている。このようにして、２
種類の命令セットの命令が混在する命令Ｏの解読が可能
になる。
ットに属する命令が混在する命令Ｏに関して、この命令
０が含むフラグＦにより各命令が何れの命令セットに属
するかを識別し、各命令セット毎に対応して設けた命令
解読回路１３Ａ、 １３Ｂに命令を分類して与えて命令
の解読を行わせるようにしている。このようにして、２
種類の命令セットの命令が混在する命令Ｏの解読が可能
になる。
前述の実施例では、入力命令中に２種類の命令セットに
属する命令が混在する場合を例に採ったが、３種類以上
の命令セットの命令が混在している場合に関しても、こ
の発明は容易に応用することができ、各命令セットを識
別するために必要なビット数のフラグを命令中に含ませ
るようにすればよい。
属する命令が混在する場合を例に採ったが、３種類以上
の命令セットの命令が混在している場合に関しても、こ
の発明は容易に応用することができ、各命令セットを識
別するために必要なビット数のフラグを命令中に含ませ
るようにすればよい。
このように複数種類の異なる命令セットの命令を含む命
令の解読が可能になると、たとえば転送命令においては
複数の異なる命令セットに対応してそれぞれ異なる機械
命令を有する転送命令となるのであるが、この場合にも
それぞれの命令セットに応じて命令解読を行わせて同一
系統の制ｍ信号を発生させることができるようになる。
令の解読が可能になると、たとえば転送命令においては
複数の異なる命令セットに対応してそれぞれ異なる機械
命令を有する転送命令となるのであるが、この場合にも
それぞれの命令セットに応じて命令解読を行わせて同一
系統の制ｍ信号を発生させることができるようになる。
このため、命令解読装置の後段の命令実行装置などは従
来の装置をそのまま用いることができる。このようにし
て、従来ではハードウェア構成の異なる複数のマイクロ
プロセッサが必要であった複数の命令セットの命令を含
むプログラムの実行を、１つのマイクロプロセッサで実
現することができるようになる。
来の装置をそのまま用いることができる。このようにし
て、従来ではハードウェア構成の異なる複数のマイクロ
プロセッサが必要であった複数の命令セットの命令を含
むプログラムの実行を、１つのマイクロプロセッサで実
現することができるようになる。
以上のようにこの発明の命令解読装置によれば、複数の
命令セットに属する命令が混在するプログラムの命令解
読が可能となり、これによって従来では複数の演算処理
装置を必要としたプログラムの実行を、１つの演算処理
装置で達成できるようになる。
命令セットに属する命令が混在するプログラムの命令解
読が可能となり、これによって従来では複数の演算処理
装置を必要としたプログラムの実行を、１つの演算処理
装置で達成できるようになる。
第１図はこの発明の一実施例の命令解読装置の基本的な
構成を示すブロック図、第２図は入力命令Ｏの構成を示
す説明図、第３図は動作を示すタイミングチャート、第
４図は従来の命令解読装置の基本的な構成を示すブロッ
ク図、第５図は命令０の構成を示す説明図、第６図は第
４図に示された構成の動作を示すタイミングチャートで
ある。 １３Ａ・・・第１の命令解読回路、１３Ｂ・・・第２の
命令解読回路、１７・・・選択手段
構成を示すブロック図、第２図は入力命令Ｏの構成を示
す説明図、第３図は動作を示すタイミングチャート、第
４図は従来の命令解読装置の基本的な構成を示すブロッ
ク図、第５図は命令０の構成を示す説明図、第６図は第
４図に示された構成の動作を示すタイミングチャートで
ある。 １３Ａ・・・第１の命令解読回路、１３Ｂ・・・第２の
命令解読回路、１７・・・選択手段
Claims (1)
- 【特許請求の範囲】 命令中にその命令が属する命令セットを表すフラグを設
け、 複数の命令セットのそれぞれに対応して設けた複数の命
令解読手段と、入力された命令中の前記フラグに基づい
て前記命令解読手段を選択して当該命令を与える選択手
段とを備えたことを特徴とする命令解読装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29075689A JPH03150633A (ja) | 1989-11-07 | 1989-11-07 | 命令解読装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29075689A JPH03150633A (ja) | 1989-11-07 | 1989-11-07 | 命令解読装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03150633A true JPH03150633A (ja) | 1991-06-27 |
Family
ID=17760127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29075689A Pending JPH03150633A (ja) | 1989-11-07 | 1989-11-07 | 命令解読装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03150633A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001142691A (ja) * | 1999-11-11 | 2001-05-25 | Fujitsu Ltd | 処理装置 |
| JP2006178653A (ja) * | 2004-12-21 | 2006-07-06 | Ip Flex Kk | データ処理システムおよびその制御方法 |
| US7194602B2 (en) | 1998-03-11 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Data processor |
| JP2011515750A (ja) * | 2008-03-17 | 2011-05-19 | 中国科学院▲計▼算技▲術▼研究所 | Ｘ８６の仮想機をサポートするｒｉｓｃプロセッサ装置及び方法 |
| USRE43248E1 (en) | 1994-06-10 | 2012-03-13 | Arm Limited | Interoperability with multiple instruction sets |
-
1989
- 1989-11-07 JP JP29075689A patent/JPH03150633A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE43248E1 (en) | 1994-06-10 | 2012-03-13 | Arm Limited | Interoperability with multiple instruction sets |
| US7194602B2 (en) | 1998-03-11 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Data processor |
| US7664934B2 (en) | 1998-03-11 | 2010-02-16 | Panasonic Corporation | Data processor decoding instruction formats using operand data |
| US7979676B2 (en) | 1998-03-11 | 2011-07-12 | Panasonic Corporation | Method for instructing a data processor to process data |
| US8443173B2 (en) | 1998-03-11 | 2013-05-14 | Panasonic Corporation | Method for instructing a data processor to process data |
| US8650386B2 (en) | 1998-03-11 | 2014-02-11 | Panasonic Corporation | Data processor including an operation unit to execute operations in parallel |
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| JP2006178653A (ja) * | 2004-12-21 | 2006-07-06 | Ip Flex Kk | データ処理システムおよびその制御方法 |
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