JPS5927351A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5927351A JPS5927351A JP13627582A JP13627582A JPS5927351A JP S5927351 A JPS5927351 A JP S5927351A JP 13627582 A JP13627582 A JP 13627582A JP 13627582 A JP13627582 A JP 13627582A JP S5927351 A JPS5927351 A JP S5927351A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- circuit
- microinstruction
- cycle
- microinstructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、マイクロプログラム制御方式のデータ処理装
置に係り、特に命令実行時間の短縮をはかるのに好適な
マイクロ命令読み出し方式に関するものである。
置に係り、特に命令実行時間の短縮をはかるのに好適な
マイクロ命令読み出し方式に関するものである。
従来技術
従来のマイクロプログラム制御方式のデータ処理装置で
は、マイクロ命令は全て、制御記憶と呼ばれる一種のメ
モリに格納されていた。制御記憶用のメモリ素子として
は、Ｒ’ ＯＡｆ （りｍ個われることもある。
は、マイクロ命令は全て、制御記憶と呼ばれる一種のメ
モリに格納されていた。制御記憶用のメモリ素子として
は、Ｒ’ ＯＡｆ （りｍ個われることもある。
従来方式の問題点は、いずれのメモリ素子を使うにして
も、メモリ素子は一般的にゲートの遅延時間に較べ大き
な遅延時間を有しているため、このメモリ・アクセスが
データ処理装置の命令実行時間を決めるためのクリティ
カル・パスとなり、命令実行時間短縮九対する阻害要因
となって層ることである。この問題点を解決する方式と
して知られているのは、マイクロ命令の先取りを行う方
式である。つまり、マイクロ命令の読み出しを、マイク
ロ命令の実行と並行して行うようにし、マイクロ命令の
読み出し時間がマイクロ命令の実行時間に隠れるように
する方式である。しかしながら、この方式にも問題があ
る。すなわち、機械命令フーツチ時の様に、並行して実
行すべきマイクロ命令がまだ読み出されていない場合に
は、制御記憶からマイクロ命令を読み出す時間が、その
まま命令実行時間に含まれてしまうことである。多段の
先行制御方式をとることにより、ある程度この問題を解
決することができるが、多段の先行制御方式は大幅なコ
スト増加を招くこと、更に条件付分岐命令や割込み時に
より機械命令の流れが変わると先行制御を多段化しても
効果がない場合が残る等の問題があった。
も、メモリ素子は一般的にゲートの遅延時間に較べ大き
な遅延時間を有しているため、このメモリ・アクセスが
データ処理装置の命令実行時間を決めるためのクリティ
カル・パスとなり、命令実行時間短縮九対する阻害要因
となって層ることである。この問題点を解決する方式と
して知られているのは、マイクロ命令の先取りを行う方
式である。つまり、マイクロ命令の読み出しを、マイク
ロ命令の実行と並行して行うようにし、マイクロ命令の
読み出し時間がマイクロ命令の実行時間に隠れるように
する方式である。しかしながら、この方式にも問題があ
る。すなわち、機械命令フーツチ時の様に、並行して実
行すべきマイクロ命令がまだ読み出されていない場合に
は、制御記憶からマイクロ命令を読み出す時間が、その
まま命令実行時間に含まれてしまうことである。多段の
先行制御方式をとることにより、ある程度この問題を解
決することができるが、多段の先行制御方式は大幅なコ
スト増加を招くこと、更に条件付分岐命令や割込み時に
より機械命令の流れが変わると先行制御を多段化しても
効果がない場合が残る等の問題があった。
またワイアード・ロジック方式をとり全て論理ゲートの
組合せ回路のみで構成゛する方式もあるが、ワイアード
・ロジック方式は柔軟性に欠けるため、小規模なデータ
処理装置にしか適用でき１ｊ：いとい５問題がある。
組合せ回路のみで構成゛する方式もあるが、ワイアード
・ロジック方式は柔軟性に欠けるため、小規模なデータ
処理装置にしか適用でき１ｊ：いとい５問題がある。
発明の目的
本発明の目的は、マイクロプログラム制御方式のデータ
処理装置において、命令実行時間を短縮する手段を提供
することＫある３、本発明の特徴とするところは、論理
ゲートの組合せｊ（より高速にマイクロ命令の少くとも
一部を生成する回路を具備し、機械命令を構成する一連
のマイクロプログラム実行に際し、該生成回路が生成す
るマイクロ命令と制御記憶中に格納されているマイクロ
命令のいずれかを選択的に使用するデータ処理装置であ
る。たとえば機械命令の解読に続く最初のマイクロ命令
読出しのように、マイクロ命令の読出しに要する時間が
クリティカルな期間は該生成回路が生成するマイクロ命
令を使用し、該゛時間がクリティカルでない期間は制御
記憶中に格納されているマイクロ命令を読出すようにし
、ワイアード・ロジック方式の高速性とマイクロプログ
ラム制御方式の柔軟性を兼ね備えたデータ処理装置を特
徴とする。
処理装置において、命令実行時間を短縮する手段を提供
することＫある３、本発明の特徴とするところは、論理
ゲートの組合せｊ（より高速にマイクロ命令の少くとも
一部を生成する回路を具備し、機械命令を構成する一連
のマイクロプログラム実行に際し、該生成回路が生成す
るマイクロ命令と制御記憶中に格納されているマイクロ
命令のいずれかを選択的に使用するデータ処理装置であ
る。たとえば機械命令の解読に続く最初のマイクロ命令
読出しのように、マイクロ命令の読出しに要する時間が
クリティカルな期間は該生成回路が生成するマイクロ命
令を使用し、該゛時間がクリティカルでない期間は制御
記憶中に格納されているマイクロ命令を読出すようにし
、ワイアード・ロジック方式の高速性とマイクロプログ
ラム制御方式の柔軟性を兼ね備えたデータ処理装置を特
徴とする。
発明の実施例
以下、本発明の一実施例を説明する。本実施例のデータ
処理装置は１機械命令を構成する一連のマイクロプログ
ラム中命令フェゾチおよび命令デコードサイクルでは制
御記憶から読み出したマイクロ命令を実行し、実行サイ
クルにはいって第１番目のサイクルでは論理ゲートの組
合せ回路から成るマイクロ命令生成回路で生成したマイ
クロ命令を実行し、第２番目以降のサイクルでは制御記
憶から読み出したマイクロ命令を実行するように構成さ
れている。
処理装置は１機械命令を構成する一連のマイクロプログ
ラム中命令フェゾチおよび命令デコードサイクルでは制
御記憶から読み出したマイクロ命令を実行し、実行サイ
クルにはいって第１番目のサイクルでは論理ゲートの組
合せ回路から成るマイクロ命令生成回路で生成したマイ
クロ命令を実行し、第２番目以降のサイクルでは制御記
憶から読み出したマイクロ命令を実行するように構成さ
れている。
第１図は本実施例のデータ処理装置のブロック図である
。１は主記憶（ＭＳ）であり、機械命令および処理すべ
きデータが格納されている。
。１は主記憶（ＭＳ）であり、機械命令および処理すべ
きデータが格納されている。
２は命令レジスタ（ＯＰＲ）であり、主記憶１から読み
出された機械命令がセットされる。、３は命令解読回路
であり、ＯＰＲ２にセットされている機械命令の解読を
行う。４は制御記憶であり、マイクロ命令が格納されて
いる。５はマイクロ命令生成回路であり、後述するよう
に各機械命令のマイクロプログラム中において実行サイ
クル中の第１番目のサイクルで実行されるマイクロ命令
を生成する。６は制御記憶アドレスレジスタ（Ｃ５ＡＲ
）であり、アクセスしようとする該制御記憶４中のマイ
クロ命令のアドレスがセットされる。７は制御記憶デー
タレジスタ（Ｃ５Ｉ）Ｒ）であり、制御記憶４から読み
出されたマイクロ命令をセットする。８はセレクタであ
り、（、’ Ｓ Ｄ Ｒ７の出力とマイクロ命令生成回
路５の出力のうち一方をマイクロ命令順序化回路９の指
示により選択する。９はマイクロ命令順序化回路であり
、マイクロ命令の実行順序を制御する。実行順序を制御
するため、Ｃ゛５ＡＲ６にセットするマイクロ命令のア
ドレスを生成するとともに、セレクタ８へ選択信号な送
出する。１０はマイクロ命令実行制御回路であり、各マ
イクロ命令に応じた論理、演算、制御動作を行う。マイ
クロ命令生成回路５をさらに詳しく説明するため、その
構成例を第２図に示す。この例では入力をＯＰ ７＜
２にセラ）・された命令コードとし、出力をマイクロ命
令とするｌクロ命令（００１Ｆ８８４２）１６が生成さ
れ出力される。このマイクロ命令は、分岐命令のマイク
ロ・プログラム・シーケンス中、実行サイクルで最初に
実行されるマイクロ命令そのものでおる。この組合せ回
路を論理ゲー）Ｋより構成することは、当技術分野で通
常の知識を有する者には容易に実現可能なので詳細な説
明を省略する。
出された機械命令がセットされる。、３は命令解読回路
であり、ＯＰＲ２にセットされている機械命令の解読を
行う。４は制御記憶であり、マイクロ命令が格納されて
いる。５はマイクロ命令生成回路であり、後述するよう
に各機械命令のマイクロプログラム中において実行サイ
クル中の第１番目のサイクルで実行されるマイクロ命令
を生成する。６は制御記憶アドレスレジスタ（Ｃ５ＡＲ
）であり、アクセスしようとする該制御記憶４中のマイ
クロ命令のアドレスがセットされる。７は制御記憶デー
タレジスタ（Ｃ５Ｉ）Ｒ）であり、制御記憶４から読み
出されたマイクロ命令をセットする。８はセレクタであ
り、（、’ Ｓ Ｄ Ｒ７の出力とマイクロ命令生成回
路５の出力のうち一方をマイクロ命令順序化回路９の指
示により選択する。９はマイクロ命令順序化回路であり
、マイクロ命令の実行順序を制御する。実行順序を制御
するため、Ｃ゛５ＡＲ６にセットするマイクロ命令のア
ドレスを生成するとともに、セレクタ８へ選択信号な送
出する。１０はマイクロ命令実行制御回路であり、各マ
イクロ命令に応じた論理、演算、制御動作を行う。マイ
クロ命令生成回路５をさらに詳しく説明するため、その
構成例を第２図に示す。この例では入力をＯＰ ７＜
２にセラ）・された命令コードとし、出力をマイクロ命
令とするｌクロ命令（００１Ｆ８８４２）１６が生成さ
れ出力される。このマイクロ命令は、分岐命令のマイク
ロ・プログラム・シーケンス中、実行サイクルで最初に
実行されるマイクロ命令そのものでおる。この組合せ回
路を論理ゲー）Ｋより構成することは、当技術分野で通
常の知識を有する者には容易に実現可能なので詳細な説
明を省略する。
次に第６図に示すマイクロプログラム・シーケンスから
成る機械命令を実行す、ろ場合を例にとって笑施例の動
作を説明する。第４図は８８５図に示すマイクｏ ７’
ａグラム・シーケンス実行に関するタイムチャートであ
る。
成る機械命令を実行す、ろ場合を例にとって笑施例の動
作を説明する。第４図は８８５図に示すマイクｏ ７’
ａグラム・シーケンス実行に関するタイムチャートであ
る。
第５図は第４図に和尚する従来方式のタイムチャートを
比較対照のために示す。
比較対照のために示す。
まず実行さ、１１ろ機械命令がＡ１５１から読み出され
、０ ／’ Ｒ２にセットされる。この動作は命令フェ
ッチ（ＩＦ）サイクルで行われるが、このサイクルを制
御するマイクロ命令は既に前の命令実行時に制御記憶４
から読み出され、Ｃ５ＤＲ７にセットされている。ＩＦ
ザイクルではマイクロ命令Ｆｆ序化回路９の指示により
、セレクタ８はＣ’ Ｓ Ｄ Ｒ７の出力を選択し、マ
イクロ命令実行制御回路１０ ＰＣ送出し、命令読み出
しのための制御を行う。これと並行して命令デコード（
ＩＤ）サイクルで実行されるマイクロ命令を制御記憶４
から読み出す。該マイクロ命令の読み出しには、６“５
ＡＲ６にセットされているアドレスを用いる。ＩＤサイ
クルに実行されるマイクロ命令のアドレスは第６図から
れかるように２０番地でおる。このアドレスは、マイク
ロ命令順序化回路９によりＩＦザイクルにはいる前に生
成されている。すなわち（’、’ 、’５ Ａ Ｒ６の
更新は各サイクルの終りのタイミングで行なわれる。な
お次のＩＤサイクルでは制御記憶４からマイクロ命令を
読み出さないためＩＦプサイルにおけるＣ５ΔＲ６０更
新は不要である。またＭＳｌのアクセスタイムによって
は、ＩＦプサイルが１つのマシンサイクルでは終了せず
、複数のサイクルが必要とされることがある。
、０ ／’ Ｒ２にセットされる。この動作は命令フェ
ッチ（ＩＦ）サイクルで行われるが、このサイクルを制
御するマイクロ命令は既に前の命令実行時に制御記憶４
から読み出され、Ｃ５ＤＲ７にセットされている。ＩＦ
ザイクルではマイクロ命令Ｆｆ序化回路９の指示により
、セレクタ８はＣ’ Ｓ Ｄ Ｒ７の出力を選択し、マ
イクロ命令実行制御回路１０ ＰＣ送出し、命令読み出
しのための制御を行う。これと並行して命令デコード（
ＩＤ）サイクルで実行されるマイクロ命令を制御記憶４
から読み出す。該マイクロ命令の読み出しには、６“５
ＡＲ６にセットされているアドレスを用いる。ＩＤサイ
クルに実行されるマイクロ命令のアドレスは第６図から
れかるように２０番地でおる。このアドレスは、マイク
ロ命令順序化回路９によりＩＦザイクルにはいる前に生
成されている。すなわち（’、’ 、’５ Ａ Ｒ６の
更新は各サイクルの終りのタイミングで行なわれる。な
お次のＩＤサイクルでは制御記憶４からマイクロ命令を
読み出さないためＩＦプサイルにおけるＣ５ΔＲ６０更
新は不要である。またＭＳｌのアクセスタイムによって
は、ＩＦプサイルが１つのマシンサイクルでは終了せず
、複数のサイクルが必要とされることがある。
ＩＦプサイルが終了すると、次はＩＤサイクルに移る。
ＩＤサイクルの制御は、ＩＦザイクル中に読ゐ出されＣ
３ＤＲ７にセットされているマイクロ命令により行われ
る。まず０ＰＲ２にセットされた命令コードが命令解読
回路３およびマイクロ命令生成回路５１１７：入力され
る。すると命令解読回路６は該命令を解読し、マイクロ
命令順序化回路９を条件付ける。一方マイクロ命令生成
回路５は該命令のマイクロプログラム・シーケンス中、
第１番目の実行サイクル、すなわちＥＸ１サイクルのマ
イクロ命令（ＦｃＤ ２１１０４ ）１６を生成する。
３ＤＲ７にセットされているマイクロ命令により行われ
る。まず０ＰＲ２にセットされた命令コードが命令解読
回路３およびマイクロ命令生成回路５１１７：入力され
る。すると命令解読回路６は該命令を解読し、マイクロ
命令順序化回路９を条件付ける。一方マイクロ命令生成
回路５は該命令のマイクロプログラム・シーケンス中、
第１番目の実行サイクル、すなわちＥＸ１サイクルのマ
イクロ命令（ＦｃＤ ２１１０４ ）１６を生成する。
またこれと並行して。
Ｃ５ＡＲ６にはＥＸ２サイクルのマイクロ命令の格納ア
ドレス（１０２番地）がマイクロ命令順序化回路９によ
り生成されセットされる。
ドレス（１０２番地）がマイクロ命令順序化回路９によ
り生成されセットされる。
次にＥＸｉサイクルに移ると、ＩＤサイクル中にマイク
ロ命令生成回路５で生成されたマイクロ命令が、セレク
タ８により選択されて、マイクロ命令順序化回路９およ
びマイクａ命令実行制御回路１ＤＫ与えられる。セレク
タ８への選択指示は、マイクロ命令順序化回路９により
行われる。
ロ命令生成回路５で生成されたマイクロ命令が、セレク
タ８により選択されて、マイクロ命令順序化回路９およ
びマイクａ命令実行制御回路１ＤＫ与えられる。セレク
タ８への選択指示は、マイクロ命令順序化回路９により
行われる。
この様に、ＥＸｔサイクルではマイクロ命令を制御記憶
４から読み出さずにマイクロ命令生成回路で生成する。
４から読み出さずにマイクロ命令生成回路で生成する。
本発明の特徴はここにあって％第５図に示す従来方式の
よ５に、マイクロ命令読み出しを全て制御記憶４から行
うとすると、命令解読に続ぎマイクロ命令の読み出しア
ドレス生成、さらにマイクロ命令読み出しと、ＯＰＲ中
の命令コードから論理ゲートによりマイクロ命令を直接
生成するのに較べ余分の時間を要する。すなわち第５図
に示すマイクロ命令フーツテ（ＭＩＦ）サイクル分だけ
多くの時間がかかる。
よ５に、マイクロ命令読み出しを全て制御記憶４から行
うとすると、命令解読に続ぎマイクロ命令の読み出しア
ドレス生成、さらにマイクロ命令読み出しと、ＯＰＲ中
の命令コードから論理ゲートによりマイクロ命令を直接
生成するのに較べ余分の時間を要する。すなわち第５図
に示すマイクロ命令フーツテ（ＭＩＦ）サイクル分だけ
多くの時間がかかる。
本実施例の動作の説明に戻ると、ＥＸ１サイクルでは該
マイクロ命令の指示により、ＥＸ２サイクルで実行され
るマイクロ命令の読み出しを行い、Ｃ３ＤＲ７にセット
する。さらにマイクロ命令順序化回路９はＥＸ５サイク
ルで実行するマイクロ命令の読み出しアドレス（１０５
番地）を生成し、Ｃ’ ＳＡ Ｒ６にセットする。
マイクロ命令の指示により、ＥＸ２サイクルで実行され
るマイクロ命令の読み出しを行い、Ｃ３ＤＲ７にセット
する。さらにマイクロ命令順序化回路９はＥＸ５サイク
ルで実行するマイクロ命令の読み出しアドレス（１０５
番地）を生成し、Ｃ’ ＳＡ Ｒ６にセットする。
ＥＸ２サイクルに移ると、こんどは制御記憶４から読み
出したマイクロ命令を選択するよう、マイクロ命令順序
化回路９はセレクタ８に指示し、ＥＸ１サイクル中に読
み出されたマイクロ、命令が実行される。該マイクロ命
令の実行、次のマイクロ命令の読み出し、Ｃ３ＡＲ６の
更新等は、ＥＸ１サイクルと同様である。
出したマイクロ命令を選択するよう、マイクロ命令順序
化回路９はセレクタ８に指示し、ＥＸ１サイクル中に読
み出されたマイクロ、命令が実行される。該マイクロ命
令の実行、次のマイクロ命令の読み出し、Ｃ３ＡＲ６の
更新等は、ＥＸ１サイクルと同様である。
ＥＸ３サイクル、ＥＸ４ザイクルもＥＸ２と同様である
。ただしＥＸ４サイクルでは、ＥＸ４サイクルが該機械
命令の最後のマイクロ命令であるので、次命令の先頭で
実行されるＩＦザイクルのマイクロ命令が制御記憶４か
ら読み出される。
。ただしＥＸ４サイクルでは、ＥＸ４サイクルが該機械
命令の最後のマイクロ命令であるので、次命令の先頭で
実行されるＩＦザイクルのマイクロ命令が制御記憶４か
ら読み出される。
本実施例では、マイクロ命令生成回路５によってＥＸ１
サイクルのマイクロ命令の全体を生成しているが、一般
にあるサイクルのマイクロ命令パターンの一部分、例え
ば動作の種類を指定するフィールドのみをマイクロ命令
生成回路５によって生成し、それ以外の部分は制御記憶
４から読み出すような制御方式にしてもよい。
サイクルのマイクロ命令の全体を生成しているが、一般
にあるサイクルのマイクロ命令パターンの一部分、例え
ば動作の種類を指定するフィールドのみをマイクロ命令
生成回路５によって生成し、それ以外の部分は制御記憶
４から読み出すような制御方式にしてもよい。
多段の先行制御を行う場合は、通常（ＡｉｌＦ）サイク
ルが命令実行時間に現われないようになるが、それでも
分岐９割込み等によっては、先行動作が無効になること
があり、その時には本発明が有効になる。
ルが命令実行時間に現われないようになるが、それでも
分岐９割込み等によっては、先行動作が無効になること
があり、その時には本発明が有効になる。
発明の詳細
な説明したように、本発明によればマイクロ・プログラ
ム制御方式のデータ処理装置のマイクロ命令フェッチ如
要する時間を短縮するととが可能となり、もって該デー
タ処理装置の命令実行時間を短縮することができる。
ム制御方式のデータ処理装置のマイクロ命令フェッチ如
要する時間を短縮するととが可能となり、もって該デー
タ処理装置の命令実行時間を短縮することができる。
第１図は、本発明の実施例のブロック図、第２図はマイ
クロ命令生成回路５の概念図、第３図は一命令を構成す
るマイクロプログラム・シーケンスの一例、第４図は第
５図に示すマイクロプログラム・シーケンス実行のタイ
ムチャート、第５図は第４図のタイムチャートに相当す
る従来方式のタイムチャートである。 １・・・主記憶（ＵＳ ）、２・・、命令レジスタ（Ｏ
ＰＲ）、６・・・命令解読回路、４・・・制御記憶（Ｃ
Ｓ）、５・・・マイクロ命令生成回路、６・・・制御記
憶アドレスレジスタ（Ｃ５ＡＲ）、７・・・制御記憶デ
ータレジスタ（Ｃ５ＤＲ）、８・・・セレクタ、９・・
・マイクロ命令順序化回路、１０・・・マイクロ命令実
行制御回路。 オ １１２１ 第２凶 オ ４ 区 オＳの ノエフフ−
クロ命令生成回路５の概念図、第３図は一命令を構成す
るマイクロプログラム・シーケンスの一例、第４図は第
５図に示すマイクロプログラム・シーケンス実行のタイ
ムチャート、第５図は第４図のタイムチャートに相当す
る従来方式のタイムチャートである。 １・・・主記憶（ＵＳ ）、２・・、命令レジスタ（Ｏ
ＰＲ）、６・・・命令解読回路、４・・・制御記憶（Ｃ
Ｓ）、５・・・マイクロ命令生成回路、６・・・制御記
憶アドレスレジスタ（Ｃ５ＡＲ）、７・・・制御記憶デ
ータレジスタ（Ｃ５ＤＲ）、８・・・セレクタ、９・・
・マイクロ命令順序化回路、１０・・・マイクロ命令実
行制御回路。 オ １１２１ 第２凶 オ ４ 区 オＳの ノエフフ−
Claims (1)
- 【特許請求の範囲】 １、 制御記憶中に格納されているマイクロ命令によっ
て制御されるマイクロプログラム制御方式のデータ処理
装置において、論理ゲートの組合せにより高速に前記マ
イクロ命令の少くとも一部を生成する回路を具備し、機
械命令を構成する一連のマイクロプログラム実行に際し
、前記生成回路が生成する前記マイクロ命令と前記制御
記憶中に格納されているマイクロ命令のいずれかを選択
的に使用することを特徴とするデータ処理装置。 ２、 前記機械命令を構成する一連のマイクロプログラ
ム実行において、該機械命令の解読に続く最初のマイク
ロ命令読出しに関し前記生成回路が生成するマイクロ命
令が使用され、上記以外の動作に関しては前記制御記憶
中に格納されているマイクロ命令が使用されることを特
徴とする特許請求の範囲第１項記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13627582A JPS5927351A (ja) | 1982-08-06 | 1982-08-06 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13627582A JPS5927351A (ja) | 1982-08-06 | 1982-08-06 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927351A true JPS5927351A (ja) | 1984-02-13 |
Family
ID=15171380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13627582A Pending JPS5927351A (ja) | 1982-08-06 | 1982-08-06 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02173823A (ja) * | 1988-12-26 | 1990-07-05 | Mitsubishi Electric Corp | データ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49127540A (ja) * | 1973-04-05 | 1974-12-06 | ||
| JPS5160426A (ja) * | 1974-09-25 | 1976-05-26 | Data General Corp | |
| JPS51144142A (en) * | 1975-06-06 | 1976-12-10 | Hitachi Ltd | Information processing |
-
1982
- 1982-08-06 JP JP13627582A patent/JPS5927351A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49127540A (ja) * | 1973-04-05 | 1974-12-06 | ||
| JPS5160426A (ja) * | 1974-09-25 | 1976-05-26 | Data General Corp | |
| JPS51144142A (en) * | 1975-06-06 | 1976-12-10 | Hitachi Ltd | Information processing |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02173823A (ja) * | 1988-12-26 | 1990-07-05 | Mitsubishi Electric Corp | データ処理装置 |
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