JP2002297376A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JP2002297376A JP2002297376A JP2001094657A JP2001094657A JP2002297376A JP 2002297376 A JP2002297376 A JP 2002297376A JP 2001094657 A JP2001094657 A JP 2001094657A JP 2001094657 A JP2001094657 A JP 2001094657A JP 2002297376 A JP2002297376 A JP 2002297376A
- Authority
- JP
- Japan
- Prior art keywords
- microcode
- instruction
- circuit
- operation code
- programmable controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 ラダーシーケンス演算を実行するプログラマ
ブルコントローラにおいて、命令のデコードはマッピン
グメモリ素子やロジック素子を使用して行うため、デコ
ード回路／素子および周辺回路の回路量や部品量が増
す。 【解決手段】 マイクロコードエントリアドレスを命令
のオペコードに埋め込み、オペコードレジスタＯＰＣか
らマイクロコードカウンタへ直接にロードする。さら
に、各回路の制御線を命令のオペコードに直接に埋め込
む。
ブルコントローラにおいて、命令のデコードはマッピン
グメモリ素子やロジック素子を使用して行うため、デコ
ード回路／素子および周辺回路の回路量や部品量が増
す。 【解決手段】 マイクロコードエントリアドレスを命令
のオペコードに埋め込み、オペコードレジスタＯＰＣか
らマイクロコードカウンタへ直接にロードする。さら
に、各回路の制御線を命令のオペコードに直接に埋め込
む。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラマブルコ
ントローラに係り、特にラダーシーケンス演算方式に関
する。
ントローラに係り、特にラダーシーケンス演算方式に関
する。
【０００２】
【従来の技術】プログラマブルコントローラは、プログ
ラムメモリ上に格納されたユーザプログラム命令の羅列
を、順次読み出し、解析し、その結果に基づき高速に演
算を実行することができる。特に、ラダーシーケンス演
算は、高速性が要求される。一方、プログラマブルコン
トローラは、低コスト化、小型化（物理サイズ）が求め
らており、演算の高速性とは相反する要求となってい
る。
ラムメモリ上に格納されたユーザプログラム命令の羅列
を、順次読み出し、解析し、その結果に基づき高速に演
算を実行することができる。特に、ラダーシーケンス演
算は、高速性が要求される。一方、プログラマブルコン
トローラは、低コスト化、小型化（物理サイズ）が求め
らており、演算の高速性とは相反する要求となってい
る。
【０００３】一般的に、ラダーシーケンス演算を担当す
るのは、専用の演算ＬＳＩもしくは演算回路である。こ
の演算ＬＳＩ／回路は、自らラダープログラムを逐次読
み出し、その内容に従い演算を行う。図２には接点命令
だけのラダープログラム例を示し、その処理内容例を以
下の表に示す。
るのは、専用の演算ＬＳＩもしくは演算回路である。こ
の演算ＬＳＩ／回路は、自らラダープログラムを逐次読
み出し、その内容に従い演算を行う。図２には接点命令
だけのラダープログラム例を示し、その処理内容例を以
下の表に示す。
【０００４】
【表１】
【０００５】図３は、演算ＬＳＩ／回路のブロック構成
を示し、マイクロコード制御方式によるものである。同
図において、外部のプログラムメモリＰＭからプログラ
ムカウンタＰＣで指示されたアドレスのラダー命令を読
み出し、オペコードレジスタＯＰＣ／オペランドレジス
タＯＰＲに格納する。
を示し、マイクロコード制御方式によるものである。同
図において、外部のプログラムメモリＰＭからプログラ
ムカウンタＰＣで指示されたアドレスのラダー命令を読
み出し、オペコードレジスタＯＰＣ／オペランドレジス
タＯＰＲに格納する。
【０００６】次に、デコーダＤＥＣは、オペコードレジ
スタＯＰＣの内容で命令をデコードしてマイクロコード
のＬＯＡＤ命令のエントリアドレスを出力し、マルチプ
レクサＭＵＸを介してマイクロコードカウンタμＰＣに
格納する。同じステージで、オペランドレジスタＯＰＲ
の内容はアドレスポインタＡＰに転送する。
スタＯＰＣの内容で命令をデコードしてマイクロコード
のＬＯＡＤ命令のエントリアドレスを出力し、マルチプ
レクサＭＵＸを介してマイクロコードカウンタμＰＣに
格納する。同じステージで、オペランドレジスタＯＰＲ
の内容はアドレスポインタＡＰに転送する。
【０００７】次のステージでは、外部のデータメモリＤ
Ｍに対してアドレスポインタＡＰの内容をアドレスとし
てデータを読み出し、オペランドレジスタＯＰＲＲＥＧ
に格納する。一方、μＰＣにラッチされたＬＯＡＤ命令
のマイクロコードは、パイプラインレジスタＰＬにラッ
チされる。そして、次のステージでは最初の命令の実行
が行われる。
Ｍに対してアドレスポインタＡＰの内容をアドレスとし
てデータを読み出し、オペランドレジスタＯＰＲＲＥＧ
に格納する。一方、μＰＣにラッチされたＬＯＡＤ命令
のマイクロコードは、パイプラインレジスタＰＬにラッ
チされる。そして、次のステージでは最初の命令の実行
が行われる。
【０００８】実際には、これらのステージは、１つの命
令ごとに完結させるのではなく、多重にパイプライン処
理する。この様子を、図４の実行シーケンスに示す。
令ごとに完結させるのではなく、多重にパイプライン処
理する。この様子を、図４の実行シーケンスに示す。
【０００９】図５は図３のデコーダＤＥＣ部分の詳細を
示す。デコーダのデコード用メモリの入力データはオペ
コードであり、マイクロコードメモリの各命令のエント
リアドレスが格納されていてオペコードに対応して出力
される。この値が現在実行中の命令の次の命令のために
マイクロコードカウンタにロードされ、マイクロコード
メモリの読み出し、パイプラインレジスタへのラッチ、
各回路の制御とつながる。
示す。デコーダのデコード用メモリの入力データはオペ
コードであり、マイクロコードメモリの各命令のエント
リアドレスが格納されていてオペコードに対応して出力
される。この値が現在実行中の命令の次の命令のために
マイクロコードカウンタにロードされ、マイクロコード
メモリの読み出し、パイプラインレジスタへのラッチ、
各回路の制御とつながる。
【００１０】
【発明が解決しようとする課題】図３に示した演算ＬＳ
Ｉ／回路のブロック構成において、命令のデコードはデ
コーダＤＥＣによって行う。しかし、このデコーダは通
常マッピングメモリと呼ばれるメモリ素子を使用する。
そして、この容量は、オペコードのビット幅により決ま
るが、サイズが大きくなる傾向にあり、ハードウェアの
コンパクト化を妨げる問題があった。
Ｉ／回路のブロック構成において、命令のデコードはデ
コーダＤＥＣによって行う。しかし、このデコーダは通
常マッピングメモリと呼ばれるメモリ素子を使用する。
そして、この容量は、オペコードのビット幅により決ま
るが、サイズが大きくなる傾向にあり、ハードウェアの
コンパクト化を妨げる問題があった。
【００１１】また、マッピングメモリに代えてロジック
素子で実現すると、命令の種類が追加されると、デコー
ドの遅延時間が変化していしまい、タイミングの再チェ
ックが必要となり、柔軟性に欠ける問題があった。
素子で実現すると、命令の種類が追加されると、デコー
ドの遅延時間が変化していしまい、タイミングの再チェ
ックが必要となり、柔軟性に欠ける問題があった。
【００１２】本発明の目的は、デコード回路／素子およ
びマイクロコード周辺回路の回路量や部品量を減じるこ
とができるプログラマブルコントローラを提供すること
にある。
びマイクロコード周辺回路の回路量や部品量を減じるこ
とができるプログラマブルコントローラを提供すること
にある。
【００１３】
【課題を解決するための手段】本発明は、前記課題を解
決するため、マイクロコード制御方式において、マイク
ロコードエントリアドレスを命令のオペコードに直接埋
め込み、さらにハードウェア制御方式において各回路へ
の制御線をオペコードに埋め込むようにしたものであ
り、以下の方式を特徴とする。
決するため、マイクロコード制御方式において、マイク
ロコードエントリアドレスを命令のオペコードに直接埋
め込み、さらにハードウェア制御方式において各回路へ
の制御線をオペコードに埋め込むようにしたものであ
り、以下の方式を特徴とする。
【００１４】（１）マイクロコード制御方式によりラダ
ーシーケンス演算を実行するプログラマブルコントロー
ラにおいて、マイクロコードエントリアドレスを命令の
オペコードに埋め込み、オペコードレジスタからマイク
ロコードカウンタへ直接にロードすることを特徴とす
る。
ーシーケンス演算を実行するプログラマブルコントロー
ラにおいて、マイクロコードエントリアドレスを命令の
オペコードに埋め込み、オペコードレジスタからマイク
ロコードカウンタへ直接にロードすることを特徴とす
る。
【００１５】（２）ハードウェア制御方式によりラダー
シーケンス演算を実行するプログラマブルコントローラ
において、マイクロコードエントリアドレスおよび各回
路の制御線を命令のオペコードに埋め込み、オペコード
レジスタからマイクロコードカウンタへ直接にロードす
ることを特徴とする。
シーケンス演算を実行するプログラマブルコントローラ
において、マイクロコードエントリアドレスおよび各回
路の制御線を命令のオペコードに埋め込み、オペコード
レジスタからマイクロコードカウンタへ直接にロードす
ることを特徴とする。
【００１６】
【発明の実施の形態】（第１の実施形態）本実施形態
は、オペコードとしてマイクロコードの命令エントリ
を、オペコードとして直接に命令に埋め込む。このオペ
コードの例を下記の表に示す。
は、オペコードとしてマイクロコードの命令エントリ
を、オペコードとして直接に命令に埋め込む。このオペ
コードの例を下記の表に示す。
【００１７】
【表２】
【００１８】このような構成により、図５におけるデコ
ード用メモリを省略し、オペコードレジスタＯＰＣに埋
め込まれたマイクロコードをマイクロコードカウンタμ
ＰＣに直接にロードすることで済み、デコード回路／素
子を省略して回路量／部品量を減じることができる。
ード用メモリを省略し、オペコードレジスタＯＰＣに埋
め込まれたマイクロコードをマイクロコードカウンタμ
ＰＣに直接にロードすることで済み、デコード回路／素
子を省略して回路量／部品量を減じることができる。
【００１９】（第２の実施形態）本実施形態は、ハード
ウェア制御方式において、マイクロコードエントリアド
レスを命令のオペコードに埋め込むと共に、各回路の制
御線を、直接にオペコードとして命令に埋め込む。この
場合のオペコードビットアサインとオペコードの例を下
記の表に示す。
ウェア制御方式において、マイクロコードエントリアド
レスを命令のオペコードに埋め込むと共に、各回路の制
御線を、直接にオペコードとして命令に埋め込む。この
場合のオペコードビットアサインとオペコードの例を下
記の表に示す。
【００２０】
【表３】
【００２１】
【表４】
【００２２】このような構成により、図３におけるオペ
コードレジスタＯＰＣから各回路へ制御線を接続し、デ
コード用メモリとマイクロコードメモリおよびマイクロ
コード制御部を省略する。
コードレジスタＯＰＣから各回路へ制御線を接続し、デ
コード用メモリとマイクロコードメモリおよびマイクロ
コード制御部を省略する。
【００２３】したがって、本実施形態による演算ＬＳＩ
／回路のブロック構成は、図１に示すようになり、図３
に比べて、デコード回路／素子およびその周辺回路を省
略して回路量／部品量を減じることができる。
／回路のブロック構成は、図１に示すようになり、図３
に比べて、デコード回路／素子およびその周辺回路を省
略して回路量／部品量を減じることができる。
【００２４】
【発明の効果】以上のとおり、本発明によれば、マイク
ロコードエントリアドレスや各回路への制御線をオペコ
ードに直接に埋め込むようにしたため、デコード回路／
素子およびマイクロコード周辺回路の回路量や部品量を
減じることができる。
ロコードエントリアドレスや各回路への制御線をオペコ
ードに直接に埋め込むようにしたため、デコード回路／
素子およびマイクロコード周辺回路の回路量や部品量を
減じることができる。
【図１】本発明の実施形態を示す演算ＬＳＩ／回路のブ
ロック構成図。
ロック構成図。
【図２】ラダープログラムの例。
【図３】従来の演算ＬＳＩ／回路のブロック構成図。
【図４】ラダープログラムの実行シーケンス例。
【図５】演算ＬＳＩ／回路におけるデコーダ部分の詳細
図。
図。
ＰＭ…プログラムメモリ ＤＭ…データメモリ ＯＰＣ…オペコードレジスタ ＯＰＲ…オペランドレジスタ ＤＥＣ…デコーダ μＰＣ…マイクロコードカウンタ ＰＬ…パイプラインレジスタ
Claims (2)
- 【請求項１】 マイクロコード制御方式によりラダーシ
ーケンス演算を実行するプログラマブルコントローラに
おいて、 マイクロコードエントリアドレスを命令のオペコードに
埋め込み、オペコードレジスタからマイクロコードカウ
ンタへ直接にロードすることを特徴とするプログラマブ
ルコントローラ。 - 【請求項２】 ハードウェア制御方式によりラダーシー
ケンス演算を実行するプログラマブルコントローラにお
いて、 マイクロコードエントリアドレスおよび各回路の制御線
を命令のオペコードに埋め込み、オペコードレジスタか
らマイクロコードカウンタへ直接にロードすることを特
徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094657A JP2002297376A (ja) | 2001-03-29 | 2001-03-29 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094657A JP2002297376A (ja) | 2001-03-29 | 2001-03-29 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002297376A true JP2002297376A (ja) | 2002-10-11 |
Family
ID=18948820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001094657A Pending JP2002297376A (ja) | 2001-03-29 | 2001-03-29 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002297376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176177A (ja) * | 2008-01-28 | 2009-08-06 | Meidensha Corp | プログラマブルコントローラ |
-
2001
- 2001-03-29 JP JP2001094657A patent/JP2002297376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176177A (ja) * | 2008-01-28 | 2009-08-06 | Meidensha Corp | プログラマブルコントローラ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050726 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051122 |