JPH06149563A

JPH06149563A - データ処理装置

Info

Publication number: JPH06149563A
Application number: JP4296002A
Authority: JP
Inventors: Motoaki Koyama; 元昭児山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-11-05
Filing date: 1992-11-05
Publication date: 1994-05-27

Abstract

(57)【要約】【目的】従来のプログラム内蔵型のデータ処理装置より
処理能力が高く、開発期間が短く、フレキシビリティに
富み、汎用性を有し、開発コストを下げたデータ処理装
置を提供することを目的とする。【構成】インストラクションデコーダにおけるデコード
方法を決定するための少なくとも１つのデコード用デー
タを保持する記憶回路を設けることによって、前記イン
ストラクションデコーダはインストラクションレジスタ
から入力される命令をデコードする際に、前記記憶回路
から前記データを取り込み、その少なくとも１つのデコ
ード用データに基づいてまたはその少なくとも１つのデ
コード用データと前記入力した命令に含まれるオペコー
ドとに基づいてデコード方法を決定する。前記記憶装置
の内容は、デコード用データの変更命令によって書き替
えるか、本システムの外部から書き替えるか、あるいは
予め固定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置に貯えられた
命令に従って動作するデータ処理装置に関する。

【０００２】

【従来の技術】一般に、データ処理装置は布線論理で処
理を行う布線論理型装置と、予め処理内容すなわちプロ
グラムを記憶装置に貯えておき、そのプログラムに従っ
て処理を行うプログラム内蔵型装置の２つに大きく分け
られる。

【０００３】布線論理型のデータ処理装置の中で集積回
路に関しては、製品毎に全て作り直すフルカスタムＩＣ
と、ＩＣ製造工程の一部を標準品として用意することで
開発期間を前者より短くしたセミカスタムＩＣがある。
これらのＩＣは所望の処理に適した回路構成で並列処理
を行えるため高速処理性能が得られる。さらに、ある処
理を一定時間で実行すればよいときは、クロックを遅く
して消費電力を小さくできる。しかし、その半面、処理
内容を固定しているために異なった処理を実行させるこ
とはできず、その際は新たな開発つまり配線、タイミン
グ設計のし直しおよびＩＣの製造が必要となる。

【０００４】一方、プログラム内蔵型のデータ処理装置
の中で集積回路に関しては、ＭＣＵ（Ｍicro Ｃontrol
ler Ｕnit ）や近年ディジタル信号処理の分野などで頻
繁に用いられてきているＤＳＰ（Ｄigital Ｓignal Ｐ
rocessor）などがある。ＭＣＵまたはＤＳＰなどは、プ
ログラムを書き替えるだけで所望の処理を実行できるの
が大きな利点である。また、汎用性を有する量産品であ
るために低コストである。しかしそのように汎用性があ
る半面、処理において無駄な動作が発生しており、その
分処理速度が低下するのは避けられない。ここで、前記
各種集積回路の特質を前記各項目について表１に示す。
矢印の方向が望ましい方向を示す。

【０００５】表１のように各特質の間にはトレードオフ
の関係が存在し、従って、アプリケーションの開発にお
いて前記各種集積回路のうちのいずれを採用するかを決
定するときに、それぞれの開発期間、フレキシビリテ
ィ、演算処理能力、コストについて総合的に評価するこ
とが重要である。

【０００６】

【表１】

【０００７】しかし、その際あまり選択の余地がないこ
とも少なくない。例えば、単位時間内に大量の演算が必
要な場合はカスタムＩＣを採用せざるを得えない。従っ
て、この場合には高いコストが不可避となる。また、フ
レキシビリティあるいは低コストを必要とする場合はＭ
ＰＵなどを採用することになり、演算処理能力がある程
度犠牲とならざるを得ない。すなわち、短期間かつ低コ
ストで、フレキシビリティに富み、複雑で大量の演算量
を必要としたアプリケーションを開発するのは困難であ
った。従って、前記評価点のいずれの観点からも十分に
要求を満たすＩＣを開発、提供することは非常に重要な
ことである。

【０００８】表１のいずれの項目においても中程度に位
置するＤＳＰは、そのような視点から、用途あるいは分
野をある程度特定化した上で、フレキシビリティと比較
的高い処理能力との両方を同時に確保することを特徴と
したものである。

【０００９】従来のＤＳＰの中にはマイクロプログラム
方式を取るものがある。ユーザインターフェースとして
のプログラムコードは単一でもそれを複数マシンサイク
ルとして展開するマイクロプログラムＲＯＭを用意する
ことで、ユーザプログラムコードの互換性を保ち、かつ
複合命令を単一コードで表わせることでユーザによるプ
ログラムの保守性を保てるという利点や、命令体系を変
更する場合、マイクロコードを変更するだけで良いとい
う利点がある。しかし、この方式のものではマシンサイ
クル数が増加するために高速処理は困難であった。

【００１０】また、水平プログラム型と呼ばれるタイプ
のＤＳＰがある。この型のものは、内部にデータバスと
プログラムバスを有し、メモリの内容の積和演算を並列
処理して、高速処理が行えるようになっている。しか
し、命令セットは有限の命令群に分けられ、ハードウェ
アの制御線をデコードし易いように各命令にはプログラ
ムメモリデータビット幅の中の所定のビットフィールド
が固定的に割り付けられており、所望の並列動作機能が
当該ＤＳＰに含まれない場合は実際に存在する適当な命
令を逐次処理で実行して対処せざるを得ないので途端に
性能の低下が生じてしまう。さらに、所定の性能の確保
が必要な場合に、望まれる並列動作機能を含むように当
該ＤＳＰの仕様を若干変更して所望のＤＳＰの開発を行
おうとしても、前記固定的に割り付けられたビットフィ
ールドの再設計の必要性のためにその開発は容易ではな
かった。

【００１１】また、単一マシンサイクルでの全ハードウ
ェアの並列動作を可能にして性能を向上させることが考
えられるが、実際には常に全ハードウェア性能を並列動
作させることは少ないため、全命令ビット中で有効に使
われているビットは少なく、ハードウェアの無駄が大き
い。従って、このことを考慮し、ハードウェア的に並列
可能な全機能を一命令中に納めることをやめ、頻繁に用
いられる機能を適宜組み合わせて有限語長に納めること
が多い。この場合は積和演算以外の処理にとっては必ず
しも最適化がなされた構造ではなく、十分に性能が引き
出せていたとは言えない。

【００１２】このように、ＤＳＰにおいても、開発期
間、フレキシビリティ、演算処理能力、コストのどの点
からもともに要求を満たすＩＣを十分に提供していると
は言えないのが現状である。

【００１３】

【発明が解決しようとする課題】この発明は、上記問題
を考慮してなされたもので、従来のプログラム内蔵型の
データ処理装置より処理能力が高く、開発期間が短く、
フレキシビリティに富み、汎用性を有し、開発コストを
下げたデータ処理装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、ＤＳＰにおい
ては同一のオペレーションコードを有する命令が連続し
て実行される傾向にあることに着目してなされたもので
ある。

【００１５】本発明における課題解決のための第１の手
段は、命令列を格納するための第１の記憶手段と、次に
実行すべき命令が格納されている前記第１の記憶手段の
アドレスを示すためのアドレス指示手段と、前記アドレ
ス指示手段により前記第１の記憶手段から与えられる前
記命令を保持するための第２の記憶手段と、前記第２の
記憶手段に保持されている命令の復号方法に関連する復
号用コードを保持するための第３の記憶手段と、命令の
復号方法が固定されていない復号手段であって、前記第
３の記憶手段から復号用コードを入力し、その復号用コ
ードに基づいて復号方法を決定し、前記第２の記憶手段
から命令を入力し、前記命令を復号し、前記命令に関連
する制御信号を出力するための復号手段とを有すること
を特徴とする。

【００１６】本発明における課題解決のための第２の手
段は、命令列を格納するための第１の記憶手段と、次に
実行すべき命令が格納されている前記第１の記憶手段の
アドレスを示すためのアドレス指示手段と、前記アドレ
ス指示手段により前記第１の記憶手段から与えられる前
記命令を保持するための第２の記憶手段と、前記第２の
記憶手段に保持されている命令の復号方法に関連する復
号用コードを保持するための第３の記憶手段と、命令の
復号方法が固定されていない復号手段であって、前記第
３の記憶手段から復号用コードを入力しおよび前記第２
の記憶手段から命令を入力し、その復号用コードと命令
自体とに基づいて復号方法を決定し、前記命令を復号
し、前記命令に関連する制御信号を出力するための復号
手段とを有することを特徴とする。

【００１７】本発明における課題解決のための第３の手
段は、命令列を格納するための第１の記憶手段と、次に
実行すべき命令が格納されている前記第１の記憶手段の
アドレスを示すためのアドレス指示手段と、前記アドレ
ス指示手段により前記第１の記憶手段から与えられる前
記命令を保持するための第２の記憶手段と、前記第２の
記憶手段に保持されている命令の復号方法に関連する第
１および第２の復号用コードを保持するための第３の記
憶手段と、命令の復号方法が固定されていない復号手段
であって、前記第３の記憶手段から第１および第２の復
号用コードを入力し、それらの復号用コードに基づいて
復号方法を決定し、前記第２の記憶手段から命令を入力
し、前記命令を復号し、前記命令に関連する制御信号を
出力するための復号手段とを有することを特徴とするデ
ータ処理装置。

【００１８】

【作用】本発明においては、インストラクションデコー
ダにおけるデコード方法を決定するための少なくとも１
つのデコード用データを保持する記憶回路を設けること
によって、前記インストラクションデコーダはインスト
ラクションレジスタから入力される命令をデコードする
際に、前記記憶回路から少なくとも１つのデコード用デ
ータを取り込み、その少なくとも１つのデコード用デー
タに基づいてまたはその少なくとも１つのデコード用デ
ータと前記入力した命令に含まれるオペコードとに基づ
いてデコード方法を変更する。

【００１９】前記記憶装置の内容を変えることで、各ビ
ットフィールドとハードウェアの制御線を自由に組み替
えることにより、単一命令中に並列制御できる機能ブロ
ック種の組み合わせを自由に変えることができる。従っ
て、従来よりも大きな汎用性、フレキシビリティー、高
速性、さらに設計変更の容易性を与える。前記記憶装置
の内容は、デコード用データの変更命令によって書き替
えるか、本システムの外部から書き替えるか、あるいは
予め固定される。

【００２０】命令をオペランドのみにより構成し、オペ
コードを前記記憶装置に保持させ、オペコードが変わる
ときのみオペコード変更命令を実行させるように構成す
ると、従来のオペコードとオペランドとからなる命令を
用いた構成に比べて、メモリの容量を小さくでき、コス
トダウンおよびチップサイズの小形化による高速化が可
能となる。

【００２１】また、予め複数の命令セットを用意してお
き、その命令セットの番号に前記デコード用データのう
ちの１つのデータを対応させ、そのデータを設定するこ
とにより、前記複数の命令セットのうちいずれかの命令
セットを用いるかを適宜設定するように構成すれば、ア
プリケーションにより適宜命令セットを選択できる。

【００２２】

【実施例】以下本発明における実施例を図面を参照しな
がら説明する。なお、説明の簡潔化のためにそれぞれ同
一部分については同一符号を付して説明を省略する。ま
た、以下の説明においては、命令という語句はいわゆる
実行の単位であるインストラクションを示し、前記命令
中に含まれ並列処理される個々の命令のことは制御とい
う。

【００２３】図１は本発明に係るデータ処理装置の第１
の実施例の構成を示すブロック図である。インストラク
ションメモリ（以下ＩＭＥＭという）４には、命令の列
からなるプログラムが記憶されている。

【００２４】まず、このＩＭＥＭ４に格納される命令の
構成を説明する。従来の命令は図２の命令７０のように
命令の種類を判別するためのオペコードとそのオペコー
ドで示された操作を施す対象を指定するオペランドとか
ら構成されるが、ＤＳＰでのプログラムの実行において
は同じオペコードの命令が連続して実行される傾向にあ
り、その連続する同一オペコードの情報としての冗長性
に着目し、本発明の第１の実施例では、命令を図２の命
令７２のようにオペランドのみより構成し、分離された
オペコードは、図１の記憶装置２０に格納し、次に実行
すべき命令のオペコードが変わるときのみ、その情報を
与え、前記記憶装置２０のデータを更新する構成を導入
した。

【００２５】図３に本実施例における３つ命令例を示
す。図３の命令中のオペランドは各被制御部に対する制
御を指定する。Ａ体系の命令７４は即値ＩＤをメモリに
転送する制御（ＤＳＴ）であり、Ｂ体系の命令７６はＡ
ＬＵ（Ａrithmetic Ｌogic

【００２６】Ｕnit ）動作制御、ＡＡＵ（データメモリ
アドレッシング）動作制御、ＤＰＲ（Ｄata Ｐipeline
Ｒegister ）０、ＤＰＲ１へのデータ転送制御ＤＴ１、
ＡＣＣからＤＴ２フィールドで指定されるレジスタメモ
リへのデータ転送ＤＴ２を同時に指定する命令であり、
Ｃ体系の命令７８はシーケンス制御（サブルーチンコー
ル等）ＳＱＭ、前記ＡＡＵ、汎用バス転送ＤＴ２を同時
に指定する命令である。

【００２７】なお、この他のフィールドの組み合わせも
可能である。また、上記Ａ，Ｂ，Ｃの３通りより多い命
令体系でも少ない命令体系でも差し支えない。さらに、
シーケンス制御（リターン等）ＲＴＭ、パラレル入出力
制御ＰＩＯ（Ｐarallel Ｉnputand Ｏutput ）などの他
の制御を適宜組み込んでもよいし、命令ビットに空きが
あっても差し支えない。また、命令長はまったく任意で
ある。

【００２８】さらに、オペコードを分離し記憶装置２０
に格納する構造を用いるために、前記命令セットに加え
て以下のようなオペコード変更命令を導入した。オペコ
ード変更命令は前記記憶装置２０にセットされているデ
ータすなわちオペコードをある体系に対応するデータか
ら他の体系に対応するデータに変更するための命令であ
る。例えば、図４に示すインストラクションメモリマッ
プ２４ａのように、Ａ体系の命令６０ａがいくつか連続
して実行され、次にＢ体系の命令６０ｂがいくつか連続
して実行され、最後にＣ体系の命令６０ｃがいくつか連
続して実行されるとする。Ａ体系の命令に対応するオペ
コードは最初のＡ体系の命令の実行直前に前記記憶装置
２０にセットされ以後保持される。オペコード変更命令
Ｘ５６ａは、前記記憶装置２０にセットされているデー
タすなわちオペコードをＢ体系の命令に対応するデ−タ
に書き替えるために、前記連続するＡ体系の最後の命令
と連続するＢ体系の最初の命令との間に挿入される。オ
ペコード変更命令Ｙ５６ｂも同様に、前記記憶装置２０
にセットされているデータすなわちオペコードをＣ体系
の命令に対応するデ−タに書き替える。なお、プログラ
ムにおいて一番始めに実行される命令に対するオペコー
ドの設定に関しては、前記記憶装置２０の初期値を固定
してもよいし、初期値設定用の命令をさらに導入しても
よいし、また前記オペコード変更命令を共用してもよ
い。

【００２９】次に、図１の構成および動作について説明
する。アドレスレジスタ２は、前記ＩＭＥＭ４に記憶さ
れているプログラムに関し、次に実行すべき命令が格納
されているアドレスを指し示す。インストラクションレ
ジスタ（以下ＩＲＥＧという）６は、アドレスレジスタ
２によってアドレスを指定されるＩＭＥＭ４の出力デー
タつまり次に実行すべき（前述のようなオペランドのみ
の）命令あるいは前記オペコード変更命令のいずれかを
貯える。インストラクションデコーダ（以下ＩＤＥＣと
いう）８ａは、前記ＩＲＥＧ６よりデコードすべき前記
命令を入力し、所定のデコード方法で前記命令をデコー
ドする。ここで、前記ＩＤＥＣ８ａ自体には、命令のデ
コード方法が固定されておらず、前述した記憶装置２０
に保持されているデコード用データつまりオペコード２
２を入力し、そのデータに基づいてデコード方法を決定
する。例えば、命令を構成するビットの所定の位置（つ
まりオペランド）と、ハードウェアの制御線との割り付
けの対応を前記デコード用データにより所定のパターン
に切替えらる交換装置を用いて行う構成を取ってもよ
い。そして、前記決定したデコード方法で前記入力した
命令をデコードし、その命令に関連する被制御部１０へ
の制御信号１２を出力する。例えば、記憶装置２０から
与えられたデータが、当該オペランドはＣ体系の命令で
あることを示しているときは、前記ＳＱＭ、ＡＡＵ、Ｄ
Ｔ２の３つの制御に対する各被制御部にそれぞれ制御信
号を出力する。

【００３０】ここで、前記ＩＤＥＣ８ａが前記入力され
た命令はオペコード変更命令であることを前記命令のフ
ラグなどにより検出した場合、前記ＩＤＥＣ８ａは書き
込み装置２３に対する制御線に制御信号１４を出力し、
前記書き込み装置２３を動作させ、前記記憶装置２０に
記憶されているデータつまりオペコードを書き替えさせ
る。例えば、前記オペコード変更命令が図４のペコード
変更命令Ｘ５６ａであるとき、前記記憶装置２０に記憶
されているデータつまりオペコードをＢ体系の命令に対
応するデータに変更する。以後、ＩＤＥＣ８ａに入力さ
れる命令はＢ体系の命令であると認識されてデコードさ
れる。

【００３１】このように構成すると、従来の図２の命令
７０を用いた構成に比べて、同じ命令体系で図３の命令
７２のような構成をとった場合、ＩＭＥＭのビット幅が
従来のオペコードのビット幅分だけ少なくてすむ。以上
のような実施例のデータ処理装置では、ＩＭＥＭのビッ
ト幅を小さくしたためメモリ総ビット数を減らすことが
できる。従来の命令においてオペコードのビットの占め
る割合が高いほど、また、ＩＭＥＭ４に格納する命令数
が多いほど、メモリ削減の効果は大きい。まず、メモリ
の容量を小さくできると、コストダウンが可能となる。
次に、それによってチップサイズが小さくなるので、ク
ロックを早くすることができ、処理の高速化が可能とな
る。また、メモリの容量が同じである場合には、従来の
オペコードに割り当てられていたビットフィールドに新
たに他のオペランドを追加できるので、従来よりも並列
実行できる命令の数が増し、設計の自由度の向上および
高機能を与える。

【００３２】また、従来のようにハードウェアの制御線
をデコードし易いように各命令のデータビットの中の所
定のビットフィールドに固定的に割り付けるのではな
く、前記記憶装置２０の内容を変えることで、各ビット
フィールドとハードウェアの制御線を自由に組み替える
ことができるので、単一命令中に並列制御できる機能ブ
ロック種の組み合わせを自由に変えることができ、従来
よりも大きなフレキシビリティーを与える。

【００３３】また、従来は、並列処理できる命令のすべ
ての組み合わせを実行できる命令を用意することは難し
く、従って、並列処理させたいすべての命令を含む命令
が用意されていないことも多く、例えば、ＡとＣの機能
を実現させたいとき、ＡとＢを並列処理できる命令と、
ＡとＣを並列処理できる命令との２つしか予め用意され
ていない場合に前記２つの命令の順次処理が必要であっ
たことと比較すると、同じ命令ビット長で並列処理可能
で且つ並列処理させたい機能を同一命令令中で行えるの
で高速処理が行える。特にループ処理中で同一命令を繰
り返し用いる場合、回数が大きいほど効果が大きい。

【００３４】さらに、システムを開発する際に、効率的
な命令ビット構成を持つ命令を容易に選択／追加するこ
とができ、加えてあるアプリケーションでは並列処理を
行わせる必要のない機能の組み合わせを持つ命令構成を
除くことで、無駄な命令セットを除去でき、また、必要
な命令種が少ないアプリケーション用にはＩＭＥＭの容
量を小さくすることが可能である。当然、システムのマ
イナーチェンジも容易である。次に、本発明における第
２の実施例について説明する。図５は本発明の第２の実
施例の構成を示すブロック図である。

【００３５】構成図は図１と同様であり、ＩＤＥＣ８ｂ
以外のブロックの動作も図１と同様であるので、同一部
分については同一符号を付して説明を簡略化し、ＩＤＥ
Ｃ８ｂに関する動作および命令構成のみ説明する。

【００３６】図６は本発明の第２の実施例における命令
のビット構成例である。ここでは、記憶装置２０に保持
されるデータをＯＰＲＥＧとする。図６で示される命令
構成ではＯＰＲＥＧの値によって命令系が３つに分かれ
る。もちろん、２つでも、３つ以上でも差し支えない。
ＯＰＲＥＧ＝１および２のときの命令８２ａおよび命令
８２ｂは図３と同様にオペコードのないオペランドのみ
の構成であり、前記ＯＰＲＥＧの値がオペコードを与え
る。一方、ＯＰＲＥＧ＝０のときはオペコード１〜オペ
コード４の４種類のオペコードを持つ命令８０ａ、命令
８０ｂ、命令８０ｃおよび命令８０ｄからなる従来と同
様の命令体系となる。つまり、前記ＯＰＲＥＧの値に
は、命令がオペランドのみからなるか、オペコードおよ
びオペランドからなるかを示す情報が含まれており、Ｏ
ＰＲＥＧ＝１および２のときは、さらにデコード方法を
示す情報が含まれている。

【００３７】このような命令を用いて、例えば、図７に
示すインストラクションメモリマップ２４ｂのようなプ
ログラムが組まれる。ここで、Ｄ体系の命令６２ａが連
続して実行され、次にＦ体系の命令６２ｂが連続して実
行され、最後にＥ体系の命令６２ｃが連続して実行され
るとする。Ｄ体系の命令に対応するオペコードは最初の
Ｄ体系の命令の実行直前に前記記憶装置２０にセットさ
れ、以後Ｄ体系の命令が連続する間保持される。オペコ
ード変更命令Ｕ５８ａは、前記記憶装置２０にセットさ
れているデータすなわちオペコードをＦ体系の命令に対
応するデ−タに書き替えるために、前記連続するＤ体系
の最後の命令と連続するＦ体系の最初の命令との間に挿
入される。オペコード変更命令Ｖ５８ｂも同様に、前記
記憶装置２０にセットされているデータすなわちオペコ
ードをＥ体系の命令に対応するデ−タに書き替える。

【００３８】つぎに、ＩＤＥＣ８ｂを以下のように動作
させる。ＩＤＥＣ８ｂは、ＩＲＥＧ６よりデコードすべ
き命令を入力し、所定のデコード方法で前記命令をデコ
ードする。ここで、前記ＩＤＥＣ８ａは、前述した記憶
装置２０に保持されているデコード用データ２２を入力
し、そのデータすなわちＯＰＲＥＧの値に基づいてデコ
ード方法を決定する。ＯＰＲＥＧ＝１の場合は、そのＯ
ＰＲＥＧの値“１“に対応するデコード方法でつまりＤ
体系の命令としてデコードする。オペコード変更命令Ｕ
によりＯＰＲＥＧ＝０となった場合は、以後オペコード
が変更されるまで前記入力した命令はオペコードを有す
ることを示しており、その命令に含まれるオペコード例
えば命令８０ａではオペコード１によりデコードする。
オペコード変更命令ＵによりＯＰＲＥＧ＝２となった場
合は、同様にＥ体系の命令としてデコードする。そし
て、関連する制御信号を出力する。

【００３９】上記構成をとると次のような利点がある。
すべてオペランドのみの命令で構成した場合に同一オペ
コードが連続せずに入れ替わるときはかえってオペコー
ド変更命令の実行分むだが生ずることになるので、その
ような入れ替わることが避けられない場合は、連続実行
する確率の高い命令には、命令８２ａあるいは命令８２
ｂのようにオペランドのみよりなる命令を割り当て、オ
ペコード分の余分ビットのない構成を取り、また、連続
実行する確率が低く頻繁にオペコードが入れ替わる確率
の高い命令には、命令８０ａ〜８０ｄのようにオペコー
ドおよびオペランドからなる命令を割り当てることによ
り、それ自身が持つオペコードによってデコードする。
これによって、むだなオペコード変更命令の発生を回避
することができ、さらなる高速化ができる。

【００４０】もちろん、ＯＰＲＥＧの割り当てを０と１
の他に００と１１等、異なる符号化方法で符号化しても
よい。また、オペコードの数も上記は４種類であるが、
それ以上でもそれ以下でも差し支えない。オペコード１
として１ビット０を、オペコード２に対して３ビット１
１０を、オペコード３に対して２ビット１０を、オペコ
ード４に対して３ビット１１１のようにハフマン符号な
どの可変長のコードを付与してもよいし、同じ４種類に
対して００、０１、１０、１１の様に等しく２ビットの
バイナリコードを与えてもよい。また、並列同時制御す
る組み合わせ、命令のビット長も適宜選択可能である。

【００４１】図８は、本発明の第３の実施例の構成を示
すブロック図である。アドレスレジスタ２、ＩＭＥＭ
４、ＩＲＥＧ６については図１および５と同様であり、
同一符号を付して説明を簡略化する。

【００４２】本実施例では、ＩＤＥＣ８ｃのデコード方
法を決定するデータ２２をプログラムでは変更できなく
し、記憶装置３０に固定する。データの固定方法１５と
しては、ＲＯＭによる書き込みやジャンパ線、ディップ
スイッチによる固定、半導体集積回路のアルミ配線、Ｐ
ＬＤ等いずれの方法でも可能である。

【００４３】まず、予め図９に示すような、図６と同様
にオペコードを有する４つの命令群８０ａ〜ｄおよび全
並列可能機能ブロック制御フィールドをそなえた命令８
４を構成しておく。

【００４４】つぎに、ＩＤＥＣ８ｃを以下のように動作
させる。ＩＤＥＣ８ｃは、ＩＲＥＧ６よりデコードすべ
き命令を入力し、所定のデコード方法で前記命令をデコ
ードする。ここで、前記ＩＤＥＣ８ｃは、前述した記憶
装置３０に保持されているデコード用データ２２を入力
し、そのデータすなわちＯＰＲＥＧの値に基づいてデコ
ード方法を決定する。ＯＰＲＥＧ＝０である場合は、前
記入力した命令はオペコードを有することを示してお
り、そのオペコード例えば命令８０ａではオペコード１
によりデコードする。ＯＰＲＥＧ＝１の場合は、そのＯ
ＰＲＥＧの値“１“に対応するデコード方法でデコード
する。そして、関連する制御信号を出力する。

【００４５】上記構成を取ると、使用する際にＯＰＲＥ
Ｇの値を固定することによって、従来と同様のすべての
命令がオペコードを有するシステムあるいは全並列可能
機能ブロック制御フィールドをそなえた命令のシステム
のいずれかとして使用することができる。

【００４６】前記記憶装置２０のデータつまりＯＰＲＥ
Ｇは、使用者の都合に応じて適宜設定、変更できるよう
にしてもよい。例えば、ＩＭＥＭアドレス空間が許容容
量の範囲内に収まる場合は命令８４を用いることがで
き、データ処理能力は大きくなるので有効である。ま
た、メーカーの方が出荷前に設定してもよい。この場
合、１種のＩＣを複数種類の製品として販売することが
できるので、コストなどの面から有利である。

【００４７】また、データ処理装置の中でＩＭＥＭの語
長と、記憶装置の内容を変えるだけで、所望の並列可能
フィールドの組み合わせと、命令体系の組み合わせを作
れるため、異なったアプリケーションに適した同時並列
処理可能フィールドの組み合わせのデータ処理装置を短
い開発期間で製造できるという利点がある。

【００４８】上記記憶装置２０の実現方法としては、Ｒ
ＯＭ（Ｒead Ｏnly Ｍemory ）、Ｅ² ＰＲＯＭ（Ｅlect
rical Ｅrasable Ｐrogrammable ＲＯＭ）、ＰＬＤ（Ｐ
rogrammable Ｌogic Ｄevice ）、半導体集積回路にお
けるアルミ配線によるデータ記述等で実現可能である。

【００４９】本発明のおける第４の実施例は、ＩＤＥＣ
と記憶装置以外の部分は第１または第２の実施例と同一
構成、同一動作であり説明を省略する。本実施例におい
ては前記ＩＤＥＣのデコード用データを保持する記憶装
置に第１のデータおよび第２のデータを持たせる。ここ
では、前記ＩＤＥＣは前記記憶装置の第１のデータおよ
び第２のデータを基にデコード方法を決定する。そし
て、そのデコード方法によってＩＲＥＧより入力した命
令をデコードし、関連する制御信号を出力する。前記第
１のデータは前述したいずれかの実施例のようにデコー
ド方法を決定するためのデータとして用いる。さらに、
それに対応する命令セットを複数用意し、前記第２のデ
ータが複数用意された命令セットのうちどの命令セット
を用いるかを指定するように構成してもよい。前記記憶
装置の第２のデータは、アプリケーションに応じて使用
者がダイナミックに用いてもよいし、適宜設定、変更で
きるようにしてもよい。また、メーカーの方が出荷前に
設定してもよい。この場合、１種のＩＣを複数種類の製
品として販売することができるので、コストなどの面か
ら有利である。

【００５０】また、データ処理装置の中でＩＭＥＭの語
長と、記憶装置の内容を変えるだけで、所望の並列可能
フィールドの組み合わせと、命令体系の組み合わせを作
れるため、異なったアプリケーションに適した同時並列
処理可能フィールドの組み合わせのデータ処理装置を短
い開発期間で製造できるという利点がある。

【００５１】上記記憶装置の第２のデータを予め固定す
る場合は、ＲＯＭ（Ｒead Ｏnly Ｍemory ）、Ｅ² ＰＲ
ＯＭ（Ｅlectrical Ｅrasable Ｐrogrammable ＲＯ
Ｍ）、ＰＬＤ（Ｐrogrammable Ｌogic Ｄerice ）、半
導体集積回路におけるアルミ配線によるデータ記述等で
実現可能である。図１０は、本発明の第５の実施例の構
成を示すブロック図である。図１と同一部分については
同一符号を付し説明を省略する。

【００５２】この装置においては、ＩＭＥＭ４のインス
トラクションメモリマップは、例えば図１２のインスト
ラクションメモリマップ２４ｃのように構成する。つま
り、アドレスレジスタ２のビット構成６８ａの上位２ビ
ットによって命令の体系が識別されるように、ジャンプ
命令を用いて各命令が配置される。図１２では前記アド
レスの上位ビットが００のエリアがＧ体系の命令６４ａ
に対応し、上位ビットが０１、１０、１１のエリアがそ
れぞれＨ、Ｉ、Ｊ体系の命令６４ａ、ｂ、ｃに対応す
る。

【００５３】記憶装置２１はアドレスレジスタの上位ビ
ットをアドレスとするメモリ空間を有しており、前記ア
ドレスレジスタの上位ビットにより示された記憶装置２
１のアドレスに記憶されているデコード用データがＩＤ
ＥＣ８ｄに与えられる。前記ＩＤＥＣ８ｄはそのデコー
ド用データによってデコード方法を決定し、ＩＲＥＧ６
より入力した命令をデコードし、関連する制御信号を出
力する。

【００５４】このような構成とすると前記４種の命令体
系をＯＰＣＯＤＥ変換命令を使う代わりに、ページ間の
ジャンプ命令で代用できるという利点がある。なお、記
憶装置へのビット割り当てを命令系により可変長にし
て、各命令系へのメモリマップ割り当てを均等ではなく
適宜容量を設定してもよい。

【００５５】図１１は、本発明の第６の実施例の構成を
示すブロック図である。図１０と同一部分については同
一符号を付し説明を省略する。この装置においても、Ｉ
ＭＥＭ４のインストラクションメモリマップは図１２の
インストラクションメモリマップ２４ｃのような構成に
する。つまり、ＩＭＥＭ４のアドレス６８ｂの上位２ビ
ットによって命令の体系が識別されるように、ジャンプ
命令を用いて各命令が配置される。図１２では前記アド
レスの上位ビットが００のエリアがＧ体系の命令６４ａ
に対応し、上位ビットが０１、１０、１１のエリアがそ
れぞれＨ、Ｉ、Ｊ体系の命令６４ａ、ｂ、ｃに対応す
る。

【００５６】ここで、アドレスレジスタはＩＤＥＣ８ｅ
のためのデコード用データの記憶装置としての部分を兼
ねた構成となっている。そして、アドレスレジスタの上
位ビットのデータが直接ＩＤＥＣ８ｄに与えられる。前
記ＩＤＥＣ８ｄはそのデコード用データによってデコー
ド方法を決定し、ＩＲＥＧ６より入力した命令をデコー
ドし、関連する制御信号を出力する。このような構成に
しても前記４種の命令体系をオペコード変換命令を使う
代わりに、ページ間のジャンプ命令で代用できるという
利点がある。なお、記憶装置へのビット割り当てを命令
系により可変長にして、各命令系へのメモリマップ割り
当てを均等ではなく適宜容量を設定してもよい。

【００５７】図１３に、本発明に係るインストラクショ
ンデコーダ（以下デコード回路という）の第１の実施例
の構成を示す。デコード回路１６は、復号すべき命令を
構成するオペランドを入力する端子と、各被制御部に対
する制御に関連する回路に連結する出力端子と、記憶装
置２０に保持されている復号用データおよび復号すべき
命令がオペコードを含むときはそのオペコードも用いて
決定されたパターンに従って各入力端子と各出力端子と
を連結する交換装置とを用いたビットフィールド位置交
換素子として構成してもよい。

【００５８】次に、前記デコード回路１６の動作を以下
に示す。まず、前記デコード回路１６は記憶装置２０か
ら復号用データを入力し、ＩＲＥＧ６に保持されている
命令がオペコードを含んでいるかいないかが分かる。前
記命令がオペコードを含んでいる場合はそのオペコード
１７により、含んでいない場合は前記復号用データ２２
により、前記入力端子の交換パターンを決定する。その
交換パターンにより各オペランドは次のように出力端子
に導かれる。すなわち、前記命令における第１のオペラ
ンド１８ａ〜ｄがそれぞれ第１〜第４被制御部に対する
制御に関連する場合、前記第１のオペランド１８ａは第
１の制御信号に関連する出力端子１９ａに、第２〜第４
のオペランド１８ｂ〜ｄはそれぞれ第２〜第４の制御信
号に関連する出力端子１９ｂ〜ｄに出力される。また、
そのときに使用されなかった４つの端子１９ｂ、ｃ、
ｇ、ｈには無印信号を出力させる。命令におけるフィー
ルドビットはそれぞれ等しい幅でなくてもよい。また、
フィールドビットがすべて等しい幅の構成の場合は回路
が簡単になる利点がある。さらに、信号線はそれぞれ１
本で示されているが、複数本の制御線群でも差し支えな
い。

【００５９】次に、図１４に本発明におけるデコード回
路の第２の実施例の構成を示す。これは、ｍ種の制御群
２８のうちからｎ種の制御群２６を選択してＩＭＥＭビ
ットフィールドに組み込みフィールドアロケーション回
路を用いて構成されたものである。ｎ種の入力ＩＮ
（１）〜ＩＮ（ｎ）２６は、それぞれの信号線と接点を
有する出力ＯＵＴ（１）〜ＯＵＴ（ｍ）２８のいずれか
の信号線に伝えられ、出力される。図１４では、ＩＮ
（ｘ），ＯＵＴ（ｙ）の信号線はそれぞれ１本で示され
ているが、複数本の制御線群でも差し支えない。図１４
の構成はＰＬＤ等で集積化してもよい。

【００６０】図１５は、本発明に係る装置をＩＣ化する
場合の構成例を示す図である。ＩＭＥＭ４、記憶装置２
０の内容を本データ処理装置の外から書き替えられる構
成となっている。それぞれの枠９４、９６、９８は、半
導体集積回路で同一チップに載せる場合を示す。枠９４
の範囲すなわちＩＲＥＪ６およびＩＤＥＣ８ｆを同一チ
ップに載せて、アプリケーションによってＩＭＥＭ４の
メモリ空間のみ変更してもよい。また、枠９６の範囲を
同一チップに載せて、アプリケーションによって記憶装
置をＲＯＭによる書き込みやジャンパ線、ディップスイ
ッチによる固定、半導体集積回路のアルミ配線、ＰＬＤ
等のいずれかの方法を選択してもよい。さらに、枠９８
の範囲を同一チップに載せて、アプリケーションによっ
て、ＩＭＥＭ４、記憶装置２０を命令セットで変更して
もよい。この場合、例えば浮動小数点体系の命令セット
と固定小数点体系の命令セットのように、互いに排他的
な命令セットでのアプリケーションでは、各々、不必要
なデコーダフィールドを命令中に持たせなくてもよく、
ＩＭＥＭのビットを有効に利用できる利点がある。な
お、本発明は上述した各実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。

【００６１】

【発明の効果】本発明においては、インストラクション
デコーダはインストラクションレジスタから入力される
命令をデコードする際に、記憶回路から少なくとも１つ
のデコード用データを取り込み、そのデコード用データ
によってデコード方法を決定する。前記記憶装置の内容
は、デコード用データの変更命令によって書き替える
か、本システムの外部から書き替えるか、あるいは予め
固定される。このように構成した場合次のような効果が
ある。

【００６２】まず、前記記憶装置の内容を変えること
で、各ビットフィールドとハードウェアの制御線を自由
に組み替えることにより、単一命令中に並列制御できる
機能ブロック種の組み合わせを自由に変えることができ
るので、従来よりも大きな汎用性、フレキシビリティ
ー、高速性、さらに設計変更の容易性を与える。

【００６３】次に、命令をオペランドのみにより構成
し、オペコードを前記記憶装置に保持させ、オペコード
が変わるときのみオペコード変更命令を実行させるよう
に構成すると従来のオペコードとオペランドとからなる
命令を用いた構成に比べて、メモリの容量を小さくで
き、コストダウンが可能となり、また、それによってチ
ップサイズが小さくなるので、クロックを早くすること
ができ、処理の高速化が可能となる。

【００６４】加えて、予め複数の命令セットを用意して
おき、その命令セットの番号に前記デコード用データの
うちの１つのデータを対応させ、そのデータを設定する
ことにより、前記複数の命令セットのうちいずれかの命
令セットを用いるかを適宜設定するように構成すれば、
アプリケーションにより使用者が命令セットを選択でき
る高機能なＩＣを提供することができ、メーカーが前記
データを出荷前に設定すれば、同一のＩＣを多種のＩＣ
として提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】２つの型の命令のビット構成を比較した図であ
る。

【図３】図１の装置における命令のビット構成例を示す
図である。

【図４】図１の装置におけるインストラクションメモリ
マップ例を示す図である。

【図５】本発明の第２の実施例の構成を示すブロック図
である。

【図６】図５の装置における命令のビット構成例を示す
図である。

【図７】図５の装置におけるインストラクションメモリ
マップ例を示す図である。

【図８】本発明の第３の実施例の構成を示すブロック図
である。

【図９】図８の装置における命令のビット構成例を示す
図である。

【図１０】本発明の第５の実施例の構成を示すブロック
図である。

【図１１】本発明の第６の実施例の構成を示すブロック
図である。

【図１２】図１０および図１１の装置におけるインスト
ラクションメモリマップ例を示す図である。

【図１３】本発明におけるデコード回路の第１の実施例
の構成を示す図である。

【図１４】本発明におけるデコード回路の第２の実施例
の構成を示す図である。

【図１５】本発明に係る装置をＩＣ化する場合の構成例
を示す図である。

【符号の説明】

２…アドレスレジスタ、４…インストラクションメモ
リ、６…インストラクションレジスタ、８ａ〜８ｆ…イ
ンストラクションデコーダ、１０…被制御部、１２…制
御信号群、１４…制御信号、１５…データ書き込み、１
６…デコード回路、１７…命令中のオペコード、１８ａ
〜ｈ…命令中の第１のオペランド〜オペランド４、１９
ａ〜ｈ…各被制御部への第１の制御信号〜第８の制御信
号、２０、２１…記憶装置、２２…デコード用データ、
２３…書き込み装置、２４ａ〜２４ｃ…インストラクシ
ョンメモリマップ、２６…入力ＩＮ（１）〜ＩＮ
（ｎ）、２８…出力ＯＵＴ（１）〜ＯＵＴ（ｍ）、３０
…記憶装置、５６ａ…オペコード変更命令Ｘ、５６ｂ…
オペコード変更命令Ｙ、５８ａ…オペコード変更命令
Ｕ、５８ｂ…オペコード変更命令Ｖ、６０ａ…Ａ体系の
命令の列、６０ｂ…Ｂ体系の命令の列、６０ｃ…Ｃ体系
の命令の列、６２ａ…Ｄ体系の命令の列、６２ｂ…Ｅ体
系の命令の列、６２ｃ…Ｆ体系の命令の列、６４ａ…Ｇ
体系の命令の列、６４ｂ…Ｈ体系の命令の列、６４ｃ…
Ｉ体系の命令の列、６４ｄ…Ｊ体系の命令の列、６８
ａ，６８ｂ…アドレスデータのビット構成、７０…第１
の型の命令のビット構成、７２…第２の型の命令のビッ
ト構成、７４…Ａ体系の命令のビット構成、７６…Ｂ体
系の命令のビット構成、７８…Ｃ体系の命令のビット構
成、８０ａ…Ｆ体系のうちの第１の命令のビット構成、
８０ｂ…Ｆ体系のうちの第２の命令のビット構成、８０
ｃ…Ｆ体系のうちの第３の命令のビット構成、８０ｄ…
Ｆ体系のうちの第４の命令のビット構成、８２ａ…Ｄ体
系の命令のビット構成、８２ｂ…Ｅ体系の命令のビット
構成、８４…第７の命令のビット構成、９４…第１の型
の同一構成範囲、９６…第２の型の同一構成範囲、９８
…第３の型の同一構成範囲。

Claims

【特許請求の範囲】

【請求項１】命令列を格納するための第１の記憶手段
と、次に実行すべき命令が格納されている前記第１の記憶手
段のアドレスを示すためのアドレス指示手段と、前記アドレス指示手段により前記第１の記憶手段から与
えられる前記命令を保持するための第２の記憶手段と、前記第２の記憶手段に保持されている命令の復号方法に
関連する復号用コードを保持するための第３の記憶手段
と、命令の復号方法が固定されていない復号手段であって、
前記第３の記憶手段から復号用コードを入力し、その復
号用コードに基づいて復号方法を決定し、前記第２の記
憶手段から命令を入力し、前記命令を復号し、前記命令
に関連する制御信号を出力するための復号手段とを有す
ることを特徴とするデータ処理装置。
【請求項２】命令列を格納するための第１の記憶手段
と、次に実行すべき命令が格納されている前記第１の記憶手
段のアドレスを示すためのアドレス指示手段と、前記アドレス指示手段により前記第１の記憶手段から与
えられる前記命令を保持するための第２の記憶手段と、前記第２の記憶手段に保持されている命令の復号方法に
関連する復号用コードを保持するための第３の記憶手段
と、命令の復号方法が固定されていない復号手段であって、
前記第３の記憶手段から復号用コードを入力しおよび前
記第２の記憶手段から命令を入力し、その復号用コード
と命令自体とに基づいて復号方法を決定し、前記命令を
復号し、前記命令に関連する制御信号を出力するための
復号手段とを有することを特徴とするデータ処理装置。
【請求項３】前記命令列は前記復号用コードを書き替え
るための書替命令を含み、前記装置は、前記書替命令に
応答して前記復号用コードを書き替えるための書替手段
をさらに有することを特徴とする請求項１または２に記
載の装置。
【請求項４】前記命令列の各命令はオペランドのみより
なり、前記復号用コードは前記オペランドのみよりなる
命令に関連する命令コードであり、前記命令列は前記復号用コードを書き替えるための書替
命令を含み、前記装置は、前記書替命令に応答して前記
命令コードを書き替えるための書替手段をさらに有する
ことを特徴とする請求項１に記載の装置。
【請求項５】前記命令列の各命令はそれぞれオペランド
のみよりなる命令または命令コードおよびオペランドよ
りなる命令のいずれかよりなり、前記命令列は前記復号用コードを書き替えるための書替
命令を含み、前記装置は、前記書替命令に応答して前記
復号用コードを書き替えるための書替手段をさらに有
し、前記復号用コードは、関連する命令がオペランドのみよ
りなる命令であるかまたはオペランドおよび命令コード
よりなる命令であるかを示す情報を含み、前記復号手段
は、前記命令がオペランドのみよりなる命令である場合
に前記復号用コードのみに基づいて復号方法を決定し、
前記命令がオペランドおよび命令コードよりなる命令で
ある場合に前記復号用コードと前記命令コードとに基づ
いて復号方法を決定することを特徴とする請求項２に記
載のデータ処理装置。
【請求項６】前記アドレス指示手段が保持するアドレス
データのうちの所定部分のデータに応答して前記命令コ
ードを逐次あるいは変更があるときのみ書き替えるため
の書替手段をさらに有することを特徴とする請求項１ま
たは２に記載の装置。
【請求項７】前記復号用コードは前記装置の外部から設
定されることを特徴とする請求項１または２に記載の装
置。
【請求項８】前記第３の記憶手段は読み出し専用の記憶
手段であって、前記復号用コードは予め選択されたデー
タに固定されることを特徴とする請求項２に記載の装
置。
【請求項９】前記第３の記憶手段は再書き込みが可能な
読み出し専用の記憶手段であって、前記復号用コードは
予め選択されたデータに固定され、さらに随時前記固定
された復号用コードは変更および再固定されることを特
徴とする請求項２に記載の装置。
【請求項１０】前記復号手段は前記第３の記憶手段から
前記復号用データを入力する代わりに、前記アドレスデ
ータのうちの所定部分のデータを復号用データとして入
力し、前記復号方法を決定することを特徴とする請求項
１または２に記載の装置。
【請求項１１】命令列を格納するための第１の記憶手段
と、次に実行すべき命令が格納されている前記第１の記憶手
段のアドレスを示すためのアドレス指示手段と、前記アドレス指示手段により前記第１の記憶手段から与
えられる前記命令を保持するための第２の記憶手段と、前記第２の記憶手段に保持されている命令の復号方法に
関連する第１および第２の復号用コードを保持するため
の第３の記憶手段と、命令の復号方法が固定されていない復号手段であって、
前記第３の記憶手段から第１および第２の復号用コード
を入力し、それらの復号用コードに基づいて復号方法を
決定し、前記第２の記憶手段から命令を入力し、前記命
令を復号し、前記命令に関連する制御信号を出力するた
めの復号手段とを有することを特徴とするデータ処理装
置。
【請求項１２】前記命令列は、前記第１の復号用コード
を書き替えるための書替命令を含み、前記装置は、前記
書替命令に応答して前記復号用コードを書き替えるため
の書替手段をさらに有することを特徴とする請求項１１
に記載の装置。
【請求項１３】前記第２の復号用コードは予め選択され
たデータに固定されることを特徴とする請求項１１また
は１２に記載の装置。
【請求項１４】前記第１の記憶手段はインストラクショ
ンメモリまたはプログラムカウンタであり、前記第２の
記憶手段はインストラクションレジスタであり、前記ア
ドレス指示手段はアドレスレジスタであり、前記復号手
段はインストラクションデコーダであることを特徴とす
る請求項１ないし１３のいずれか１項に記載の装置。