JPH0210452B2 - - Google Patents
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- JPH0210452B2 JPH0210452B2 JP63145987A JP14598788A JPH0210452B2 JP H0210452 B2 JPH0210452 B2 JP H0210452B2 JP 63145987 A JP63145987 A JP 63145987A JP 14598788 A JP14598788 A JP 14598788A JP H0210452 B2 JPH0210452 B2 JP H0210452B2
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Description
［産業上の利用分野］
本発明は、デイジタル・コンピユータ用の中央
処理装置に関する。 ［従来の技術］ 近年、仮想メモリ管理システム、32ビツト・デ
ータ・パス、データ・キヤツシユ、種々のデー
タ・タイプ及びアドレツシング・モードの使用能
力、可変長命令フオーマツト並びにその他の進歩
した特徴を備えた、多数のデイジタル・コンピユ
ータが開発されている。しかしながら、今日ま
で、そのような特徴を具備させた結果は、高価格
で物理的サイズの大きいコンピユータである。例
えば、上記した属性を具備するコンピユータの中
央処理装置は500立方インチもの回路板空間を占
めるといつても過言ではない。結果として、その
ようなコンピユータを多くの用途に用いるのは不
可能であり、実際的ではない。 ［発明の概要］ 本発明は、小型で経済的であるばかりか、32ビ
ツト・データ・パス、可変長命令、種々のアドレ
ツシング・モード及びその他の優れた特徴を備え
るデイジタル・コンピユータ用中央処理装置を提
示する。その中央処理装置は、パイプ・ライン及
びマイクロプログラムの設計を採用し、非常にコ
ンパクトなマイクロコードで強力な機能の実行を
許容するハードウエア上の多数の特徴を備えてい
る。 本発明の好ましい実施例では、中央処理装置
は、１個のサイズ・レジスタと、マクロ命令演算
コードの解読の間に動作する手段であつて、マク
ロ命令で特定されるデータ・サイズを示すコード
をサイズ・レジスタにロードするものとを含む。
マクロ命令の実行の間、サイズ・レジスタは、デ
ータ・パス中のエレメントの数を決定するため
に、種々の時点で利用される。 本発明のこれら及びその他の特徴は、添付図面
を参照する以下の説明から明らかとなるであろ
う。 ［実施例］ 第１図は、本発明の中央処理装置の好ましい実
施例を含むコンピユータ・システムを示す。この
コンピユータ・システムは、中央処理装置
（CPU）１０、システム・バス２０、メモリ・ア
レイ２２及びコンソール・ターミナル２４を具備
する。このコンピユータ・システムはまた、例え
ばデイスク制御装置やネツトワーク・インターフ
エースのような、システム・バス２０に連結する
種々の周辺装置（図示せず）を具備する。コンソ
ール・ターミナル２４は、もしも適当なインター
フエース、例えばローカル・エリア・ネツトワー
クへのインターフエースがシステム・バス２０上
に用意されるならば、除去してもよい。CPU１
０は、メモリ制御モジユール１２とデータ・パ
ス・モジユール１４からなる。プログラム命令の
実際の実行は、データ・パス・モジユール１４に
よつて制御され、メモリ制御モジユール１２は、
一般的には、データ・パス・モジユール１４とシ
ステム・バス２０との間のインターフエースとし
て作用する。メモリ制御モジユール１２及びデー
タ・パス・モジユール１４は、メモリ制御バス１
６及びメモリ・データ・バス１８を介して通信す
る。 メモリ制御モジユール１２は、データ・パス・
モジユール１４に関して非同期的に動作するマイ
クロプログラムされた装置である。メモリ制御モ
ジユール１２は、CPU１０とシステム・バス２
０との間のインターフエースを与えるだけでな
く、データ・パス・モジユール１４のためのアド
レス翻訳機能、命令プリフエツチ機能及びデー
タ・キヤツシユ機能を与える。アドレス翻訳は、
データ・パス・モジユール１４によつて特定され
る仮想アドレスの実際の物理アドレスへの翻訳又
は変換を云う。データ・キヤツシユの語は、
CPU内の高速メモリ・アレイで最近使われるよ
うになつた記憶装置をいう。 第２図において、メモリ制御モジユール１２
は、送受信器３０、バス３２，３４、翻訳バツフ
ア／キヤツシユ４０、物理アドレス・レジスタ４
２、システム・バス・インターフエース４４、マ
ージ／回転ユニツト４８、マイクロシーケンサ／
制御記憶装置５０、バス制御装置５２及び命令プ
リフエツチ・ユニツト５６を具備する。メモリ制
御ユニツトの機能については、データが特定の仮
想アドレスから読出されるべきことをデータ・パ
ス・モジユール１４が要求するときに生じる一連
の動作を概観することによつて説明する。デー
タ・パス・モジユール１４は、仮想アドレスをバ
ス・ラツチ６４に置き、その仮想アドレスはその
ポイントからメモリ・データ・バス１８を介して
メモリ制御モジユール１２に送出される。そのア
ドレスは、送受信器３０を通つてバス３２に至
る。バス３２上の仮想アドレスは翻訳バツフア／
キヤツシユ４０に現われ、もしも要求された翻訳
エントリが存在する（例えば、キヤツシユ・ヒツ
ト）ならば、対応する物理アドレスがバス３４上
に作り出される。バス３４から、物理アドレスは
物理アドレス・レジスタ４２にロードされ、そこ
からバス３２上にロードされる。バス３２上の物
理アドレスはそれで、翻訳バツフア／キヤツシユ
４０及びシステム・バス・インターフエース・ユ
ニツト４４に同時に提示される。もしも要求され
たデータがキヤツシユ中にある場合には、翻訳バ
ツフア／キヤツシユ４０は、次のマシーン・サイ
クルでバス３４上に要求されたデータを送出す
る。もしもキヤツシユ・ミスが生じたならば、要
求されたデータをメモリ・アレイ２２から取り出
すために、システム・バス・サイクルが実行され
る。データがメモリから受け取られると、それ
は、システム・バス・インターフエース４４から
バス３４上に至る。一旦、キヤツシユ又はメモリ
からデータがバス３４上に受信されると、そのデ
ータは、マージ／回転ユニツト４８を介してバス
３２にロードされる。要求されたデータは、送受
信器３０及びメモリ・データ・バス１８を介して
データ・パス・モジユール１４に至り、仮想読出
サイクルが完了する。メモリ制御動作の上記シー
ケンスは、マイクロシーケンサ／制御記憶装置５
０から出る制御信号によつて実行され、統御され
る。 マイクロシーケンサ／制御記憶装置５０によつ
て実行される特定のマイクロプログラムは、デー
タ・パス・モジユール１４によつてメモリ制御モ
ジユール１２にメモリ制御バス１６を介して送り
出されるメモリ制御コマンド２８により選択され
る。このコマンド２８は、仮想アドレスがメモ
リ・データ・バス１８上に置かれるのと同じ時点
に送出される。システム・バス２０の利用を必要
とする、メモリ制御モジユール１２のマイクロプ
ログラムのためには、マイクロプログラムは、バ
ス制御装置５２を経て動作する。 メモリ制御モジユール１２によつて実行される
付加的な機能は、データ・パス・モジユール１４
による実行のための命令のプリフエツチである。
プリフエツチされた命令は命令プリフエツチ・ユ
ニツト５６に収容され、必要とされる際に１度に
１バイトずつメモリ制御バス１６を介して、デー
タ・パス・モジユール１４に送られる。メモリ制
御バス１６はそれ故、２つの異なる機能、即ち、
メモリ制御モジユール１２からデータ・パス・モ
ジユール１４への命令の転送と、データ・パス・
モジユール１４からメモリ制御モジユール１２へ
のメモリ制御コマンドの転送とを果たす。 データ・パス・モジユール１４によつて実行さ
れる各マクロ命令は、一般に、演算コード（OP
コード）と、それに従う１又は２以上のオペラン
ド指定子（スペシフアイアー）とからなる。オペ
ランド指定子は、データ又はマクロ命令が作用す
べきデータの位置を指定する。前者の場合、オペ
ランド指定子に含まれるデータをリテラル
（literal）と呼ぶ。後者の場合、オペランド指定
子は、アドレツシング・モード及びレジスタの番
号（例えばアドレス）を示す。アドレツシング・
モードの例として、指定レジスタがデータを収容
している直接モード及び、指定レジスタがデータ
のアドレスを収容している間接モードがある。例
えば、レジスタ３及びレジスタ４の内容を加算す
るマクロ命令では、OPコードは加算を指定し、
２つのオペランド指定子は、レジスタ３直接及び
レジスタ４直接をそれぞれ指定する。ここで説明
する好ましい実施例では、各OPコード及びオペ
ランド指定子は、１バイト又は２バイト以上を含
み、そのマクロ命令のバイトは、データ・パス・
モジユール１４によつて受信され、一度に１バイ
トずつ処理される。 第２図のデータ・パス・モジユール１４を参照
する。マクロ命令の実行は、制御論理ユニツト６
０によつて実行されるマイクロ命令によつて遂行
される。制御論理ユニツト６０は、ALU、汎用
目的のレジスタ、２つのポインタ・レジスタ、マ
クロプログラム・カウンタ及び以下に説明するそ
の他の要素を具備する。各マクロ命令に対して、
制御論理ユニツト６０は、制御記憶装置６２に収
容された一連のマクロ命令を実行する。新しいマ
クロ命令のOPコードがメモリ制御バス１６から
命令レジスタ７０にロードされた時に、マクロ命
令のシーケンスが開始する。OPコードの値及び
現在のマイクロ命令の部分は、解読ROM７４で
の記憶場所をアドレスするために使用される。そ
れに応じて、解読ROM７４は、多数の出力、即
ち、マクロ命令のOPコードに対応する最初のマ
イクロ命令の制御記憶装置６２でのアドレスを指
定する次マイクロアドレスと、マクロ命令が作用
すべきデータのバイト長を示すSIZE信号と、以
下に説明する機能のCC CLASS（コンデイシヨ
ン・コード クラス）信号とを出力する。命令レ
ジスタ７０がオペランド指定子を含むとき、解読
ROM７４は、追加的に、アドレツシング・モー
ドが直接か否かを示す、REGISTER信号を出力
する。 解読ROM７４によつて出力される次のマイク
ロアドレスは、マイクロシーケンサ７６を介して
制御記憶アドレス・レジスタ７８に至る。制御記
憶アドレス・レジスタ７８に収容されたアドレス
は、制御記憶装置６２でアクセスされるマイクロ
命令を指定する。アクセスされたマイクロ命令の
部分は、多数の指定装置に発送される。或る部分
は、実行のために制御論理ユニツト６０へ行く。
第二の部分はマイクロシーケンサ７６へ行き、そ
こでは、次のマイクロ命令のアドレスを決定する
ために利用される。或る状況では、制御記憶装置
６２はまた、メモリ制御信号２８と、サイズ・レ
ジスタ８８及びCC論理ユニツト９０にロードさ
れるべき値を供給する。第１のマイクロ命令が実
行を開始した後、マイクロシーケンサ７６は、次
のマイクロ命令のアドレスを制御記憶アドレス・
レジスタ７８に置かせ、シーケンスは、マクロ命
令に対応する全てのマイクロ命令が実行されてし
まうまで続く。マイクロスタツク８０は、制御記
憶装置６２のマイクロプログラムでマイクロサブ
ルーチン及びマイクロトラツプの利用を可能にす
るために設けられる。マイクロスタツク８０の動
作は、以下に詳細に説明する。 データ・パス・モジユール１４に含まれる他の
エレメントは、バス・ラツチ６４、バス８２，８
４、ラツチ８６、サイズ・レジスタ８８、CC（コ
ンデイシヨン・コード）論理ユニツト９０、イン
デツクス・レジスタ９２、コンソール・インター
フエース９４、割込制御論理ユニツト９６及び命
令レジスタ・バツフア９８である。バス８２及び
同８４は、種々の前後関係でデータ・パス・モジ
ユール１４のエレメント間でデータを通すために
使われる。ラツチ８６は、バス８２とバス８４と
の間の隔離を与える。サイズ・レジスタ８８は、
制御論理ユニツト６０のための既定データ・パス
幅を示すコード（通常は、解読ROM７４又は制
御記憶装置６２からのSIZE信号から導出され
る。）を保持するために利用される。コンデイシ
ヨン・コード論理ユニツト９０は、制御論理ユニ
ツト６０の出力に基づくマクロレベルのコンデイ
シヨン・コードのセツテイングを制御するために
利用される。インデツクス・レジスタ９２は、次
マイクロアドレスを決定するためにマイクロシー
ケンサ７６によつて利用され得る４ビツト・レジ
スタである。コンソール・インターフエース９４
は、コンソール・ターミナル２４（第１図）とデ
ータ・パス・モジユール１４との間をインターフ
エースするために使われるシリアル・ポートであ
る。割込制御論理ユニツト９６は、割込を起こす
べきかどうかを決定するため、システム・バス２
０からの任意の割込をCPUの現在状態と比較す
る。命令レジスタ・バツフア９８は、バス８２を
介して命令レジスタ７０の内容を制御論理ユニツ
ト６０に送る手段を提供する。 マイクロシーケンサ７６の機能は、マイクロ命
令が制御論理ユニツト６０によつて実行されるシ
ーケンスを決定することである。所与のマイクロ
命令の実行の間に、次のマイクロ命令の制御記憶
装置６２でのアドレスを決定して、そのアドレス
を制御記憶アドレス・レジスタ７８に置くことに
よつて、マイクロシーケンサ７６は、これを達成
する。マイクロシーケンサ７６は、現在のマイク
ロ命令にコード化された情報並びに種々のステー
タス・ライン及び制御ライン上の信号に基づき、
次マイクロ命令のアドレスを決定する。 第３図は、マイクロシーケンサ７６をより詳細
に示す。次マイクロアドレスは、MUX（マルチ
プレクサ）２００の出力によつて決定される。
MUX２００への入力は、ページ・レジスタ２０
１、マイクロプログラム・カウンタ２０２及び
ORゲート２０４である。これらの入力の間の選
択は、JUMP MUX２０６及び後述の他の制御
信号によつて決定される。ページ・レジスタ２０
１は、現時マイクロ命令アドレスの高位ビツト
（複数）を保持する。マイクロプログラム・カウ
ンタ２０２は、現時マイクロ命令アドレスの低位
ビツト（複数）に１を加えたものを保持する。ペ
ージ・レジスタ２０１及びマイクロプログラム・
カウンタ２０２はそれ故、一緒になつて、次の連
続するマイクロ命令アドレスを指し示す。MUX
２００によるこれら入力の選択は、コンピユー
タ・システムが一連にマイクロ命令を実行する簡
単な場合を表わす。 ORゲート２０４は、OR MUX２０８の出力
とバス２１０上のアドレスとの間で論理OR演算
を行なう。バス２１０は、解読ROM７４、ジヤ
ンプ・レジスタ２１２又はマイクロスタツク８０
のいずれかによつて決定されたアドレスを収容す
る。マイクロ命令のOPコード又は１バイトのオ
ペランド指定子が解読される場合には、解読
ROM７４からバス２１０上のアドレスが導出さ
れる。この場合、解読ROM７４は、このマクロ
命令バイトによつて特定される機能を実行するた
めに必要とされる最初のマクロ命令のアドレスの
全部又は一部のいずれかを供給する。非連続的な
ジヤンプ又はブランチがマイクロ命令のシーケン
スで生じる場合には、一般に、ジヤンプ・レジス
タ２１２がバス２１０上のアドレスのソースであ
る。ブランチしようとするアドレスは、制御記憶
装置６２中の現時マイクロ命令の内容から導出さ
れ、ジヤンプ・レジスタ２１２に置かれる。最後
に、マイクロサブルーチン又はマイクロトラツプ
からの復帰（リターン）が生じる場合には、マイ
クロスタツク８０がバス２１０上のアドレスのソ
ースである。復帰アドレスは、元のサブルーチ
ン・コール又はトラツプが生じた時にマイクロス
タツク８０に収容される。復帰アドレスは、サブ
ルーチン・コールに対してページ・レジスタ２０
１の内容及びマイクロプログラム・カウンタ２０
２の内容によるか、又は、トラツプに対して、ペ
ージ・レジスタ２０１の内容及びマイクロプログ
ラム・カウンタ２０２の内容マイナス１（即ち、
現在のマイクロアドレス）によるかのどちらかで
決定される。後者の場合、条件付デクレメンタ２
１４が、マイクロプログラム・カウンタ２０２の
内容から１を減ずるために使われる。 制御記憶装置６２に収容される各マイクロ命令
は、データ・パス制御フイールド、コンデイシヨ
ン・コード／サイズ・フイールド及び次アドレス
制御フイールドの３個のフイールドを具備する。
データ・パス制御フイールドは、制御論理ユニツ
ト６０（第２図）によるマイクロ命令の実行を制
御するために使われる。コンデイシヨン・コー
ド／サイズ・フイールドは、後で説明する。次ア
ドレス制御フイールドは、次のマイクロ命令のア
ドレスを決定するためにマイクロシーケンサ７６
によつて使われる。次アドレス制御フイールド
は、概念的には、次のように４個のサブフイール
ドに分割できる。即ち、 タイプ ジヤンプ・コンデイシヨン オア ジヤンプ・アドレス サブフイールド「タイプ」は、表１に列記し以
下に詳細に説明するブランチ・タイプの１つを特
定する。サブフイールド「ジヤンプ・コンデイシ
ヨン」は、非連続的なブランチがマイクロ命令の
シーケンスで生じたか否かを決定するためにテス
トすべきコンデイシヨンを特定する。第３図を参
照すると、サブフイールド「ジヤンプ・コンデイ
シヨン」は部分的に、MUX２００の制御のため
にJUMP MUX２０６への入力のどれを選択す
べきかを決定する。選択され得る典型的なジヤン
プ・コンデイシヨンは、ALUコンデイシヨン・
コード、割込又はコンソール・ホールドが受信さ
れたか否か、OR MUX２０８の出力がゼロか否
か及び信号IR INVALIDが出されたか否か、で
ある。IR INVALID信号は、命令レジスタ７０
が有効な情報を含まないときには何時でも、命令
プリフエツチ・ユニツト５６から出力される。一
般に、選択されたコンデイシヨンが真であるなら
ば、MUX２００は、ORゲート２０４から供給
されるアドレスを選択し、ブランチが生じる。も
しもコンデイシヨンが偽ならば、MUX２００は
ページ・レジスタ２０１及びマイクロプログラ
ム・カウンタ２０２から供給される次の連続アド
レスを選択する。 ORゲート２０４によつて行なわれるオア演算
は、バス２１０上のアドレスの低位ビツトに作用
する。このコンピユータ・システムの好ましい実
施例では、OR MUX２０８の出力は４ビツト幅
であり、或るマイクロ命令のブランチ・タイプで
は、これらの４ビツトが、バス２１０上の下位４
ビツトと論理和をとられる。OR MUX２０８は
このように、多重指定ブランチ（即ち、ケーシン
グ）を行なうことができる。OR MUX２０８の
出力は、現時マイクロ命令のサブフイールド「オ
ア」によつて制御される。表２は、サブフイール
ド「オア」を３ビツト幅に拡げ、８セツトの４ビ
ツト入力までから選択し得るようにした、本発明
の好ましい実施例を示す。サブフイールド「オ
ア」の値０乃至７に対応する各選択に関し、表２
は、OR MUX２０８の出力ビツトORMUX3乃
至ORMUX0の各々に対する値を列配した。ゼロ
のサブフイールド値に対し、OR MUX２０８の
全出力ビツトはゼロである。値１では、もしも
IR INVALID信号が出ているならばORMUXO
が１にセツトされる。値２では、ORMUX1が１
にセツトされる。この値は、マイクロサブルーチ
ンからの多重復帰（リターン）を与えるために使
うと便利である。値３は、OR MUX２０８の出
力は、表に示した４本のメモリ制御ステータス・
ライン上の信号によつて決定される。MEM
ERRは、メモリ制御モジユール１２からの雑多
のエラー信号を云う。PAGE CROSSINGは、
512バイトのページ境界を越えるデータをアクセ
スする試みを示す。TB MISSは、要求された仮
想アドレスに対する翻訳エントリが翻訳バツフ
ア／キヤツシユ４０に発見されなかつたことを示
す。MODIFY REFUSEは、メモリ書込動作が、
その対応する翻訳バツフアのエントリにモデイフ
アイ・ビツトがセツトされていなかつたために行
なわれなかつたことを示す。コード値４ではOR
MUX２０８の出力は、IR INVALID信号及び
BR FALSE信号によつて決定される。BR
FALSE信号は、マクロレベルのブランチが起こ
るだろうか否かを示す。コード値５では、OR
MUX２０８の出力は、列記したスタータス信号
によつて決定される。OVERFLOWは、以下に
説明するPSL Ｖコードをいう。INTERRUPT
及びCONSOLE HALTは、それぞれ、割込制御
論理ユニツト９６及びコンソール・インターフエ
ース９４からの信号をいう。コード値６では、
OR MUX２０８の出力は、インデツクス・レジ
スタ９２（第２図）の内容に等しい。コード値７
では、OR MUX２０８の出力は、サイズ・レジ
スタ８８の内容によつて決定される。 表１は、マイクロシーケンサ７６が次のマイク
ロアドレスを選択する方法をまとめたものであ
る。現時マイクロ命令のサブフイールド「タイ
プ」は、表１の第１欄に列記したブランチ・タイ
プの一つを指定する。これらのタイプの動作は次
の段落で説明する。表１において、記号μPCは、
マイクロプログラム・カウンタ２０２を表わす。 ブランチ・タイプがジヤンプ又はサブルーチ
ン・ジヤンプであるときは、現時マイクロ命令の
サブフイールド「ジヤンプ・アドレス」は、ジヤ
ンプ・レジスタ２１３にロードされる。このアド
レスは、バス２１０上に置かれ、このポイントか
ら、それは変更なしにORゲート２０４及び
MUX２００を通過する。次マイクロアドレスは
それ故、現時マイクロ命令のサブフイールド「ジ
ヤンプ・アドレス」によつて完全に決定される。
ジヤンプ及びサブルーチン・ジヤンプのブラン
チ・タイプは、マイクロ命令のフローにおける無
条件（アンコンデイシヨンナル）ブランチを起こ
させるために利用される。サブルーチン・ジヤン
プが実行されると、ページ・レジスタ２０１及び
マイクロプログラム・カウンタ２０２の内容は、
マイクロスタツク８０にプツシユされる。 ブランチというブランチ・タイプは、現ページ
内でマイクロアドレスへの条件付ジヤンプを行な
うために使われる。表１に示すように、次マイク
ロアドレスの上位５ビツトは、ページ・レジスタ
によつて決定され、下位８ビツトはジヤンプ・コ
ンデイシヨンに基づいて決定される。もしもジヤ
ンプ・コンデイシヨンが真ならば、下位ビツト
は、現時マイクロ命令のサブフイールド「ジヤン
プ・アドレス」の下位からジヤンプ・レジスタ２
１２を介して導出される。もしもジヤンプ・コン
デイシヨンが偽ならば、ジヤンプは生じず、下位
ビツトはマイクロプログラム・カウンタ２０２か
ら導出される。ジヤンプ・コンデイシヨンは、現
時マイクロ命令のサブフイールド「ジヤンプ・コ
ンデイシヨン」に基づきJUMP MUX２０６に
よつて選択された信号に等しい。 ケース（Case）のブランチ・タイプは、ジヤ
ンプ・コンデイシヨンが真である場合に次マイク
ロアドレスの下位ビツトがOR MUX２０８の出
力との組合せでジヤンプ・レジスタ２１２によつ
て決定されることを除いて、ブランチに類似して
いる。特に、OR MUX２０８の４個の出力（表
２）は、ORゲート２０４によつてジヤンプ・レ
ジスタ２１２の下位４ビツトと論理和をとられ
る。 サブルーチン・ブランチ及びトラツプのブラン
チ・タイプは、ジヤンプ・コンデイシヨンが真で
ある場合に次マイクロアドレスの高位ビツトがゼ
ロに強制され、且つ次の連続するマイクロアドレ
ス（サブルーチン・ブランチの場合）又は現時マ
イクロアドレス（トラツプの場合）の何れかがマ
イクロスタツク８０にプツシユされることを除い
て、ケースに類似している。 リターンのブランチ・タイプは、マイクロスタ
ツク８０にプツシユされた任意のマイクロアドレ
スへ復帰するために使われる。リターンのブラン
チ・タイプは条件付であり、ジヤンプ・コンデイ
シヨンが真である場合には単に戻るだけである。
偽のジヤンプ・コンデイシヨンは、次の連続する
マイクロアドレスがマイクロシーケンサ７６によ
つて選択されるようにする。 表１はまた、命令レジスタ７０中のOPコード
又はオペランド指定子の解読を命令するマイクロ
命令を制御論理ユニツト６０が実行する時に、次
マイクロアドレスが決定される方法を示す。OP
コードの解読に対しても、もしも特定されたジヤ
ンプ・コンデイシヨンが偽ならば、次マイクロア
ドレスは、解読ROM７４から供給されるアドレ
スによつて決定される。この場合、次マイクロア
ドレスの高位ビツトは、ゼロにセツトされる。た
だし、もしも特記されたジヤンプ・コンデイシヨ
ンが真であるならば、次マイクロアドレスは、完
全に、OR MUX２０８の４ビツト出力によつて
決定され、現時マイクロアドレスは、マイクロス
タツク８０にプツシユされる。一般に、OPコー
ド解読のマイクロ命令で特記されるジヤンプ・コ
ンデイシヨンは、IR INVALID信号である。結
果として、データ・パス・モジユール１４が、命
令レジスタ７０で未だ有効でないOPコードを復
号又は解読しようとする場合、命令プリフエツ
チ・ユニツト５６が追いつくのを待つサブルーチ
ンの存在する低位マイクロアドレスにトラツプが
生じる。 オペランド指定子解読のマイクロ命令が実行さ
れると、次マイクロアドレスは、IR INVALID
信号及び解読ROM７４からのREGISTER信号と
いう２つの信号によつて決定され、REGISTER
信号は、オペランド指定子のアドレツシング・モ
ードが直接であるかどうかを示す。もしも命令レ
ジスタ（IR）が有効であり、且つモードが直接
であるならば、次の連続するマイクロアドレスが
選択される。もしも命令レジスタ（IR）が有効
であり、且つモードが間接であるならば、マイク
ロプログラムは、高位部分がジヤンプ・レジスタ
２１２の高位ビツトによつて決定され且つ低位部
分が解読ROM７４からのマイクロアドレスに等
しいアドレスにあるサブルーチンにジヤンプす
る。ジヤンプ・レジスタ２１２のアドレスは、現
時マイクロ命令のサブフイールド「ジヤンプ・ア
ドレス」から導出される。結局、IR INVALD信
号が出される場合には、マイクロプログラムは、
OR MUX２０８の出力（この場合には、１に等
しい値にセツトされる。）によつて指定されるア
ドレスのサブルーチンにトラツプする。 表１に示した最後の状況は、パワー・アツプ又
はパリテイー・エラーである。この場合、デー
タ・パス・モジユール１４はゼロ・アドレスのマ
イクロ命令を実行し始める。 第４図は、制御論理ユニツト６０をより詳細に
示す。制御論理ユニツト６０は、バス１００，１
０２、ALU１０４、結果レジスタ１０６，１０
７、バレル・シフタ１０８及び関連のシフト・カ
ウント・レジスタ１１０並びに結果レジスタ１１
２、ポインタ・レジスタ１２０，１２２、レジス
タ・フアイル１２４、プログラム・カウンタ１２
６、定数ROM１３０、レジスタ・セーブ・スタ
ツク１３２、Ｉ／Ｏポート１３４並びに制御記憶
レジスタ１４０を含む。 制御論理ユニツト６０によるマイクロ命令の実
行は、マイクロ命令のデータ・パス制御フイール
ドが制御記憶装置６２から制御記憶レジスタ１４
０にロードされた時に始まる。一般に、データ・
パス制御フイールドは、１個のマイクロOPコー
ドと、２個のマイクロ・オペランド指定子を含
む。マイクロOPコードが代数演算又は論理演算
（例えば、加算、論理積、マスク、比較）を指定
する場合、その演算はALU１０４によつて行な
われる。２つの必要なオペランドは、バス１００
及び同１０２を介して供給され、演算の結果は、
現時マイクロ命令に含まれるビツトに従い、結果
レジスタ１０６又は同１０７に置かれる。 バレル・シフタ１０８は、シフト演算のために
使われる。シフト・カウントは、シフト・カウン
ト・レジスタ１１０に収容してもよいし、マイク
ロ命令中のリテラルとして供給してもよい。シフ
ト演算の結果は、結果レジスタ１１２に収容す
る。 レジスタ・フアイル１２４は、マクロレベルの
プログラムにアクセス可能な多数の汎用レジスタ
と、汎用及び専用の両用のマイクロレベル・レジ
スタを持つ。汎用レジスタの語は、以下、レジス
タ・フアイル１２４におけるマクロレベルの汎用
レジスタ及びマイクロレベルの汎用レジスタの両
方をさすものとする。各レジスタは、バス１００
又は同１０２の何れからも読み出すことができる
が、バス１０２からのみ書き込むことができる。
レジスタ・フアイル１２４の各レジスタは、関連
する固有のレジスタ・アドレスを具備し、そのレ
ジスタ・アドレスは、以下に説明するように、マ
イクロ命令の実行の間レジスタを指定するために
使われる。 サイズ・レジスタ８８は、制御論理ユニツト６
０によつて利用されるデータ・パスの幅を制御す
るためと、表２に示すマイクロプログラムのブラ
ンチングを制御するために利用される。このコン
ピユータ・システムの好ましい実施例では、デー
タ・パスは32ビツト幅まで拡げることができる
が、特定のマクロ命令は、バイト（８ビツト）及
びワード（16ビツト）のようなより狭いデータ・
パスを指定できる。例えば、マクロ命令は、１バ
イトが特定の仮想メモリ・アドレスから取り出さ
れて汎用レジスタ３（即ち、レジスタ・フアイル
１２４中のこの汎用レジスタはレジスタ・アドレ
ス３を採つている。）にロードされることを指定
することができる。このマクロ命令は、汎用レジ
スタ３の下位８ビツトにのみ影響し、高位24ビツ
トをそのままに放置する。フル32ビツトのデー
タ・ブロツクは、ロングワードと呼ぶことにす
る。 サイズ・レジスタ８８には、マクロ命令のOP
コードが解読されるときに解読ROM７４から直
接２ビツト・コードがロードされる。好ましい実
施例では、コーデイング・スキームは、 ０……バイト １……ワード ２……不使用 ３……ロングワード である。即ち、OPコードによつて特定されるデ
ータ・パス幅は、マスキングのためのALU演算
の使用無しに、且つレジスタのどんな移動
（move）、回転又はリフレツシユ無しに、そのOP
コードに対する全実行シーケンスの間、制御論理
ユニツトに（信号SIZE0及びSIZE1として）有効
であるように作ることができる。 サイズ・レジスタ８８の内容は、オペランド指
定子の解読を行なうマイクロ命令を実行するとき
に、改められ得る。そのようなマイクロ命令が実
行されるとき、マイクロ命令のコンデイシヨン・
コード／サイズ・フイールドは、そのフイールド
の値がゼロ（バイト）、１（ワード）又は３（ロン
グワード）ならば、制御記憶装置６２からサイ
ズ・レジスタ８８にロードされる。もしも値が２
ならば、サイズ・レジスタ８８は影響を受けず、
先行するOPコードによつて特定されるサイズを
そのままにしておく。 解読のマイクロ命令の他に、サイズ・レジスタ
８８は、デステイネーシヨン・オペランドとして
サイズ・レジスタを明示的に指定する移動
（move）マイクロ命令によつてのみ修正されう
る。解読以外のマイクロ命令は、しかしながら、
それらのコンデイシヨン・コード／サイズ・フイ
ールドによつて実行の間にデータ・パス幅を制御
する。ALU及びシフトのマイクロ命令に対して
は、後でコンデイシヨン・コード／サイズのコー
デイングを説明する。他のマイクロ命令（即ち、
移動、メモリ要求）については、コンデイシヨ
ン・コード／サイズ・フイールドのコーデイング
は、 ０……バイト １……ワード ２……サイズ・レジスタを使用 ３……ロングワード である。即ち、与えられたマイクロ命令は、自身
のデータ・パス幅を指定できるか又は、サイズ・
レジスタを指定し、それ故、先行するOPコード
又はオペランド指定子によつて指定される幅を使
用できるかのどちらかである。その結果、サイ
ズ・レジスタ８８の利用によつて得られる効率
は、現在のコンピユータ・システムのマイクロプ
ログラミングでの柔軟性に何らの対応する損失も
もたらさない。 ポインタ・レジスタ１２０及び同１２２は、
各々２つの機能を奏し得る６ビツト・レジスタで
ある。即ち、ポインタ・レジスタ１２０，１２２
は、レジスタ・フアイル１２４の特定の汎用レジ
スタのアドレス（即ち、そのレジスタへのポイン
ト）を収容でき、又は、オペランド指定子から導
出されたリテラル値を収容できる。ポインタ・レ
ジスタ１２０，１２２は、バス１００，１１２か
ら読み取ることができ、バス１０２から書き込む
ことができる。２つのポインタ・レジスタ１０
０，１０２の利用は、多数のマクロ命令の実行ス
ピードに著しい利益を与える。例えば、汎用レジ
スタＲ１及びＲ２の内容を加算するマクロ命令
は、結果を汎用レジスタＲ２に置くとして、次の
ようにコード化できる。即ち、 OPコード ―加算（Add） オペランド指定子１ ―Ｒ１、直接モード オペランド指定子２ ―Ｒ２、直接モード ただし、各オペランド指定子は、アドレツシン
グモードを指定するモード・フイールドと、（上
記の如く）レジスタのアドレスを収容するレジス
タ・フイールド又はリテラルの何れかとを含む。
本発明のポインタ・レジスタを使用しなければ、
このマクロ命令に対するマイクロ命令のシーケン
スは、次のように７ステツプ必要とする。即ち、 １ OPコードを解読 ２ オペランド指定子１を解読 ３ Ｒ１をTEMP１に移動 ４ オペランド指定子２を解読 ５ Ｒ２をTEMP２に移動 ６ 加算TEMP3＝TEMP1＋TEMP2 ７ TEMP３をＲ２に移動 ここで、TEMP１、TEMP２及びTEMP３
は、マイクロレベルの汎用レジスタを意味する。
２つのポインタ・レジスタの利用は、必要なステ
ツプ数を５に減らす。即ち、 １ OPコードを解読 ２ オペランド指定子１を解読し、Ｒ１のアドレ
スをPTR１に置く ３ オペランド指定子２を解読し、Ｒ２のアドレ
スをPTR２に置く ４ 加算TEMP1＝＠PTR1＋＠PTR2 ５ TEMP１を＠PTR２に移動 ここで、記号＠Ｘは、アドレスがレジスタＸ中
にある記憶場所（即ち、レジスタ）を示し、
PTR１及びPTR２は、ポインタ・レジスタ１２
０及び同１２２を示す。上記ステツプ２及び３に
示したように、オペランド指定子の解読は、オペ
ランド指定子によつて指定されるレジスタの番号
をポインタ・レジスタ１２０又は１２２の一方に
ロードさせる。ポインタ・レジスタのこのロード
は、オペランド指定子によつて指定されるアドレ
ツシング・モードに関わりなく生じる。オペラン
ド指定子がリテラルを収容する場合、そのリテラ
ルは同様にポインタ・レジスタにロードされる。
全ての場合に、オペランド指定子の解読を実行す
るマイクロ命令の１ビツトは、どのポインタ・レ
ジスタ（１２０又は１２２）がロードされるかを
決定する。第２図に示すように、ポインタ・レジ
スタは、命令レジスタ７０から命令レジスタ・バ
ツフア９８、バス８２、ラツチ８６、Ｉ／Ｏポー
ト１３４及びバス１０２を通つてロードされる。 上記の第２の例のステツプ４及び５における加
算のマイクロ命令及び移動のマイクロ命令は、ポ
インタ・レジスタを使つてレジスタＲ１及び同Ｒ
２を間接的にアドレスする。そのようなアドレツ
シング方法を実施するため、２つのレジスタ・ア
ドレス、即ち直接アドレス及び間接アドレスがポ
インタ・レジスタの各々に割当てられる。ポイン
タ・レジスタの直接アドレスは、レジスタ・フア
イル１２４のレジスタのアドレスに全く類似して
おり、レジスタの内容を特定するために利用され
る。例えば、第１及び第２のマイクロ・オペラン
ド指定子がレジスタ・フアイル１２４中のアドレ
スが３及び４であるレジスタを指定するMove
３，４というようなマイクロ命令では、その結果
として、レジスタ３の内容がレジスタ４に移動す
る。ポインタ・レジスタ１２０及び同１２２は、
同じ結果を達成する相違した一般的により効率的
な方法を与える。各ポインタ・レジスタには、任
意のレジスタの直接アドレスとは異なる固有の間
接アドレスが割当てられる。間接アドレスがマイ
クロ・オベランド指定子によつて指定されると、
実際にアクセスされるレジスタは、間接的にアド
レスされたポインタ・レジスタの内容によつて決
定される。例えば、もしもポインタ・レジスタ１
２０及び１２２が、５４及び５５という間接アド
レスを割当てられ、且つ数値３及び４を収容して
いたとすると、マイクロ命令Move５４，５５
は、Move３，４と等価である。 プログラム・カウンタ１２６は、実行されるべ
き次のマクロ命令のアドレスを収容するレジスタ
である。ポインタ・レジスタ１２０，１２２及び
レジスタ・フアイル１２４中のレジスタと同様
に、プログラム・カウンタ１２６もバス１００又
は同１０２の何れかから読み出しでき、バス１０
２から書き込みできる。プログラム・カウンタ１
２６は、次のいずれかが生じる時に自動的に、
１，２又は４だけインクリメントされる。 (1) １個のOPコード解読マイクロ命令が実行さ
れる時、 (2) オペランド指定子解読マイクロ命令が実行さ
れる時、 (3) 現時マイクロ命令が、１つのマイクロ命令オ
ペランドの記憶場所として命令レジスタ７０を
指定する時、 (4) マクロ命令の命令ストリームからのデータの
再生を支持するマイクロ命令が実行される時、 ケース(1)及び(2)については既に説明した。プロ
グラム・カウンタ１２６は、プログラム・カウン
タ１２６中のアドレスが新しいマクロ命令のバイ
トの仮想アドレスに対応するように、新しいマク
ロ命令のバイトが命令レジスタ７０から計数され
たときには何時でも１だけインクリメントされ
る。ケース(3)の例としては、マクロ命令ストリー
ム中の１バイトがリテラル・データを含む場合で
ある。例えば、或るタイプのオペランド指定子
は、ベース・アドレスを収容するレジスタと、そ
のレジスタ中に発見されるベース・アドレスに加
算されるべき固定オフセツトとを指定することに
よつてオペランドのアドレスを特定する。この状
況ではオペランド指定子は２バイトからなり、第
１のバイトはレジスタ・アドレス（例えば、レジ
スタ２）及びアドレツシング・モードを指定し、
第２のバイトは、固定オフセツト（即ち、リテラ
ル）を収容する。そのようなオペランドをアクセ
スするマイクロ命令は、オペランド指定子の第１
バイトを解読して値２（レジスタ・アドレス）を
ポインタ・レジスタ１２０に置くことによつて始
まる。次のマイクロ命令は、命令レジスタ７０に
収容されたリテラルに、ポインタ・レジスタ１２
０によつて指定される値を加算する。このマイク
ロ命令は、命令レジスタ７０に割当てられた固有
のレジスタ・アドレスを指定することによつて命
令レジスタ７０を参照する。リテラルは、命令レ
ジスタ７０から命令レジスタ・バツフア９８、バ
ス８２、ラツチ８６、バス８４、Ｉ／Ｏポート１
３４及びバス１０２を通つて、ALU１０４に達
する。オペランドとして命令レジスタ７０のアド
レスを指定する加算マイクロ命令の実行は、プロ
グラム・カウンタ１２６を１だけインクリメント
させる。 上記のケース(4)は、命令ストリーム・メモリ要
求と呼ばれる。そのようなマイクロ命令が実行さ
れるとき、制御記憶装置６２からメモリ制御バス
１６を介してメモリ制御モジユール１２に制御信
号が送られる。同時に、プログラム・カウンタ１
２６のインクリメントされていない内容が、バス
１０２及びＩ／Ｏポート１３４を介してバス８４
上に送り出され、そこからメモリ・データ・バス
１８を介してメモリ制御モジユール１２に送り出
される。プログラム・カウンタ１２６はそれか
ら、命令ストリーム・メモリ要求のマイクロ命令
が１バイト、１ワード又は１ロングワードを指定
するかどうかに従い、１，２又は４だけインクリ
メントされる。メモリ制御モジユール１２（第２
図）上では、命令プリフエツチ・ユニツト５６
が、マクロ命令ストリームのバイトで満たされた
プリフエツチ・バツフアを維持する。命令ストリ
ーム・メモリ要求はまず、プリフエツチ・バツフ
アをクリアし、翻訳バツフア／キヤツシユ４０又
はメモリ・アレイ２２から１バイト、１ワード又
は１ロングワードを読み、結果データをメモリ・
データ・バス１８を介してデータ・パス・モジユ
ール１４に送る。命令プリフエツチ・ユニツト５
６は、データ・パス・モジユール１４に送られる
データに続くマクロ命令ストリーム中の次の及び
以降のバイトでプリフエツチ・バツフアを再充填
する。 レジスタ・セーブ・スタツク１３２は、指定レ
ジスタの内容を一時的に収容するために使われる
LIFOスタツクである。スタツク上の各エントリ
は、レジスタの内容と、そのレジスタのアドレス
（番号）とからなる。レジスタ・セーブ・スタツ
クの利用法の説明例としては、自動インクリメン
トのアドレツシング・モードを指定するオペラン
ドの解読がある。そのようなモードでは、指定レ
ジスタの内容はまず、オペランドにアクセスする
ためのアドレスとして利用され、そのレジスタ
は、それから自動的に１，２又は４だけインクリ
メントされる。オート・インクリメント・モード
のオペランド指定子が解読されるとき、レジスタ
のインクリメントされない内容は、自動的にレジ
スタ・スタツク１３２にプツシユされる。もしも
試みられたメモリ・アクセスがエラー状態に終わ
ると、そのレジスタは、スタツクをポツプするこ
とによつて先に存在した状態に戻される。プツシ
ユ動作は現時マイクロ命令によつて制御され、そ
のマイクロ命令は、プツシユを起こすべきか否か
を決定する１ビツトを含む。もしもプツシユが生
じるべきときには、マイクロ・オペランド指定子
の１つは、レジスタのアドレスを含む。 コンデイシヨン・コード論理ユニツト９０は、
２セツトのコンデイシヨン・コード、即ち、マイ
クロプログラム・レベル（ALU）のコンデイシ
ヨン・コード及びマクロプログラム・レベル
（PSL）のコンデイシヨン・コードを収容及び制
御するために使われる。４個のコンデイシヨンが
各レベルで与えられる。 Ｎ……ネガテイブ Ｚ……ゼロ Ｖ……オーバーフロー Ｃ……キヤリー ALUコンデイシヨン・コードは制御論理ユニ
ツト６０によつて実行された最後のマイクロ命令
の結果を反映し、それは、ALUコンデイシヨ
ン・コードがロードされるべきコンデイシヨン・
コード／サイズ・フイールドで特定する。ALU
コンデイシヨン・コードは、JUMP MUX２０
６（第３図）への４個の入力からなる。ALUコ
ンデイシヨン・コードはそれ故、表１に示したよ
うに、マイクロ命令によつてジヤンプ制御信号と
して利用され得る。PSLコンデイシヨン・コード
は、マクロプログラム・レベルに有効なコンデイ
シヨン・コードであり、マクロブランチを起こす
べきか否かを決定するためにマクロプログラムに
よつて利用される。 OPコードが解読ROM７４によつて解読される
とき、２ビツトのコンデイシヨン・コード・クラ
ス信号が作り出され、コンデイシヨン・コード論
理ユニツト９０中のコンデイシヨン・コード・ク
ラス・レジスタ（図示せず）に直接送り込まれ
る。コンデイシヨン・コード・クラス・レジスタ
の内容は、ALUコードが下記の如くPSLコード
にどのように転写されるかを決定する。 コンデイシヨン・ コード・クラス・ クラス レジスタ ０ 論 理 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ ALU ＶをPSL Ｖへ ALU ＣをPSL Ｃへ １ 代 数 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ ALU ＶをPSL Ｖへ ALU ＣをPSL Ｃへ ２ 比 較 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ PSL Ｖをクリア ALU ＣをPSL Ｃへ ３ 浮動小数点 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ ALU ＶをPSL Ｖへ PSL Ｃをクリア 与えられたマイクロ命令によるコンデイシヨ
ン・コードの実際のセツテイングは、そのマイク
ロ命令のコンデイシヨン・コード／サイズ・フイ
ールドによつて決定される。先に説明したよう
に、或るタイプのマイクロ命令（例えば、移動、
メモリ要求、解読）は、データ・パス幅を指定す
るためにコンデイシヨン・コード／サイズ・フイ
ールドを利用し、これらのマイクロ命令では、コ
ンデイシヨン・コードは決してセツトされない。
他のマイクロ命令（例えば、加算、論理積、シフ
ト）では、コンデイシヨン・コード／サイズ・フ
イールドは、データ・パス幅及びコンデイシヨ
ン・コードのセツテイングを次のように制御す
る。即ち、 コンデイシヨン・ コード／サイズ・ データ・パス幅 フイールド値 ０ ロングワード コンデイシヨン・コードは影
響なし １ ロングワード ALUをコンデイシヨン・コ
ードをセツト ２ ロングワード ALU及びPSLのコンデイシ
ヨン・コードをセツト ３ サイズ・レジスタ毎 ALU及びPSLのコン
デイシヨン・コードをセツト このようなマイクロ命令では、コンデイシヨ
ン・コード／サイズ・フイールドの内容は、制御
記憶装置６２からCC論理ユニツト９０に直接送
られる。
処理装置に関する。 ［従来の技術］ 近年、仮想メモリ管理システム、32ビツト・デ
ータ・パス、データ・キヤツシユ、種々のデー
タ・タイプ及びアドレツシング・モードの使用能
力、可変長命令フオーマツト並びにその他の進歩
した特徴を備えた、多数のデイジタル・コンピユ
ータが開発されている。しかしながら、今日ま
で、そのような特徴を具備させた結果は、高価格
で物理的サイズの大きいコンピユータである。例
えば、上記した属性を具備するコンピユータの中
央処理装置は500立方インチもの回路板空間を占
めるといつても過言ではない。結果として、その
ようなコンピユータを多くの用途に用いるのは不
可能であり、実際的ではない。 ［発明の概要］ 本発明は、小型で経済的であるばかりか、32ビ
ツト・データ・パス、可変長命令、種々のアドレ
ツシング・モード及びその他の優れた特徴を備え
るデイジタル・コンピユータ用中央処理装置を提
示する。その中央処理装置は、パイプ・ライン及
びマイクロプログラムの設計を採用し、非常にコ
ンパクトなマイクロコードで強力な機能の実行を
許容するハードウエア上の多数の特徴を備えてい
る。 本発明の好ましい実施例では、中央処理装置
は、１個のサイズ・レジスタと、マクロ命令演算
コードの解読の間に動作する手段であつて、マク
ロ命令で特定されるデータ・サイズを示すコード
をサイズ・レジスタにロードするものとを含む。
マクロ命令の実行の間、サイズ・レジスタは、デ
ータ・パス中のエレメントの数を決定するため
に、種々の時点で利用される。 本発明のこれら及びその他の特徴は、添付図面
を参照する以下の説明から明らかとなるであろ
う。 ［実施例］ 第１図は、本発明の中央処理装置の好ましい実
施例を含むコンピユータ・システムを示す。この
コンピユータ・システムは、中央処理装置
（CPU）１０、システム・バス２０、メモリ・ア
レイ２２及びコンソール・ターミナル２４を具備
する。このコンピユータ・システムはまた、例え
ばデイスク制御装置やネツトワーク・インターフ
エースのような、システム・バス２０に連結する
種々の周辺装置（図示せず）を具備する。コンソ
ール・ターミナル２４は、もしも適当なインター
フエース、例えばローカル・エリア・ネツトワー
クへのインターフエースがシステム・バス２０上
に用意されるならば、除去してもよい。CPU１
０は、メモリ制御モジユール１２とデータ・パ
ス・モジユール１４からなる。プログラム命令の
実際の実行は、データ・パス・モジユール１４に
よつて制御され、メモリ制御モジユール１２は、
一般的には、データ・パス・モジユール１４とシ
ステム・バス２０との間のインターフエースとし
て作用する。メモリ制御モジユール１２及びデー
タ・パス・モジユール１４は、メモリ制御バス１
６及びメモリ・データ・バス１８を介して通信す
る。 メモリ制御モジユール１２は、データ・パス・
モジユール１４に関して非同期的に動作するマイ
クロプログラムされた装置である。メモリ制御モ
ジユール１２は、CPU１０とシステム・バス２
０との間のインターフエースを与えるだけでな
く、データ・パス・モジユール１４のためのアド
レス翻訳機能、命令プリフエツチ機能及びデー
タ・キヤツシユ機能を与える。アドレス翻訳は、
データ・パス・モジユール１４によつて特定され
る仮想アドレスの実際の物理アドレスへの翻訳又
は変換を云う。データ・キヤツシユの語は、
CPU内の高速メモリ・アレイで最近使われるよ
うになつた記憶装置をいう。 第２図において、メモリ制御モジユール１２
は、送受信器３０、バス３２，３４、翻訳バツフ
ア／キヤツシユ４０、物理アドレス・レジスタ４
２、システム・バス・インターフエース４４、マ
ージ／回転ユニツト４８、マイクロシーケンサ／
制御記憶装置５０、バス制御装置５２及び命令プ
リフエツチ・ユニツト５６を具備する。メモリ制
御ユニツトの機能については、データが特定の仮
想アドレスから読出されるべきことをデータ・パ
ス・モジユール１４が要求するときに生じる一連
の動作を概観することによつて説明する。デー
タ・パス・モジユール１４は、仮想アドレスをバ
ス・ラツチ６４に置き、その仮想アドレスはその
ポイントからメモリ・データ・バス１８を介して
メモリ制御モジユール１２に送出される。そのア
ドレスは、送受信器３０を通つてバス３２に至
る。バス３２上の仮想アドレスは翻訳バツフア／
キヤツシユ４０に現われ、もしも要求された翻訳
エントリが存在する（例えば、キヤツシユ・ヒツ
ト）ならば、対応する物理アドレスがバス３４上
に作り出される。バス３４から、物理アドレスは
物理アドレス・レジスタ４２にロードされ、そこ
からバス３２上にロードされる。バス３２上の物
理アドレスはそれで、翻訳バツフア／キヤツシユ
４０及びシステム・バス・インターフエース・ユ
ニツト４４に同時に提示される。もしも要求され
たデータがキヤツシユ中にある場合には、翻訳バ
ツフア／キヤツシユ４０は、次のマシーン・サイ
クルでバス３４上に要求されたデータを送出す
る。もしもキヤツシユ・ミスが生じたならば、要
求されたデータをメモリ・アレイ２２から取り出
すために、システム・バス・サイクルが実行され
る。データがメモリから受け取られると、それ
は、システム・バス・インターフエース４４から
バス３４上に至る。一旦、キヤツシユ又はメモリ
からデータがバス３４上に受信されると、そのデ
ータは、マージ／回転ユニツト４８を介してバス
３２にロードされる。要求されたデータは、送受
信器３０及びメモリ・データ・バス１８を介して
データ・パス・モジユール１４に至り、仮想読出
サイクルが完了する。メモリ制御動作の上記シー
ケンスは、マイクロシーケンサ／制御記憶装置５
０から出る制御信号によつて実行され、統御され
る。 マイクロシーケンサ／制御記憶装置５０によつ
て実行される特定のマイクロプログラムは、デー
タ・パス・モジユール１４によつてメモリ制御モ
ジユール１２にメモリ制御バス１６を介して送り
出されるメモリ制御コマンド２８により選択され
る。このコマンド２８は、仮想アドレスがメモ
リ・データ・バス１８上に置かれるのと同じ時点
に送出される。システム・バス２０の利用を必要
とする、メモリ制御モジユール１２のマイクロプ
ログラムのためには、マイクロプログラムは、バ
ス制御装置５２を経て動作する。 メモリ制御モジユール１２によつて実行される
付加的な機能は、データ・パス・モジユール１４
による実行のための命令のプリフエツチである。
プリフエツチされた命令は命令プリフエツチ・ユ
ニツト５６に収容され、必要とされる際に１度に
１バイトずつメモリ制御バス１６を介して、デー
タ・パス・モジユール１４に送られる。メモリ制
御バス１６はそれ故、２つの異なる機能、即ち、
メモリ制御モジユール１２からデータ・パス・モ
ジユール１４への命令の転送と、データ・パス・
モジユール１４からメモリ制御モジユール１２へ
のメモリ制御コマンドの転送とを果たす。 データ・パス・モジユール１４によつて実行さ
れる各マクロ命令は、一般に、演算コード（OP
コード）と、それに従う１又は２以上のオペラン
ド指定子（スペシフアイアー）とからなる。オペ
ランド指定子は、データ又はマクロ命令が作用す
べきデータの位置を指定する。前者の場合、オペ
ランド指定子に含まれるデータをリテラル
（literal）と呼ぶ。後者の場合、オペランド指定
子は、アドレツシング・モード及びレジスタの番
号（例えばアドレス）を示す。アドレツシング・
モードの例として、指定レジスタがデータを収容
している直接モード及び、指定レジスタがデータ
のアドレスを収容している間接モードがある。例
えば、レジスタ３及びレジスタ４の内容を加算す
るマクロ命令では、OPコードは加算を指定し、
２つのオペランド指定子は、レジスタ３直接及び
レジスタ４直接をそれぞれ指定する。ここで説明
する好ましい実施例では、各OPコード及びオペ
ランド指定子は、１バイト又は２バイト以上を含
み、そのマクロ命令のバイトは、データ・パス・
モジユール１４によつて受信され、一度に１バイ
トずつ処理される。 第２図のデータ・パス・モジユール１４を参照
する。マクロ命令の実行は、制御論理ユニツト６
０によつて実行されるマイクロ命令によつて遂行
される。制御論理ユニツト６０は、ALU、汎用
目的のレジスタ、２つのポインタ・レジスタ、マ
クロプログラム・カウンタ及び以下に説明するそ
の他の要素を具備する。各マクロ命令に対して、
制御論理ユニツト６０は、制御記憶装置６２に収
容された一連のマクロ命令を実行する。新しいマ
クロ命令のOPコードがメモリ制御バス１６から
命令レジスタ７０にロードされた時に、マクロ命
令のシーケンスが開始する。OPコードの値及び
現在のマイクロ命令の部分は、解読ROM７４で
の記憶場所をアドレスするために使用される。そ
れに応じて、解読ROM７４は、多数の出力、即
ち、マクロ命令のOPコードに対応する最初のマ
イクロ命令の制御記憶装置６２でのアドレスを指
定する次マイクロアドレスと、マクロ命令が作用
すべきデータのバイト長を示すSIZE信号と、以
下に説明する機能のCC CLASS（コンデイシヨ
ン・コード クラス）信号とを出力する。命令レ
ジスタ７０がオペランド指定子を含むとき、解読
ROM７４は、追加的に、アドレツシング・モー
ドが直接か否かを示す、REGISTER信号を出力
する。 解読ROM７４によつて出力される次のマイク
ロアドレスは、マイクロシーケンサ７６を介して
制御記憶アドレス・レジスタ７８に至る。制御記
憶アドレス・レジスタ７８に収容されたアドレス
は、制御記憶装置６２でアクセスされるマイクロ
命令を指定する。アクセスされたマイクロ命令の
部分は、多数の指定装置に発送される。或る部分
は、実行のために制御論理ユニツト６０へ行く。
第二の部分はマイクロシーケンサ７６へ行き、そ
こでは、次のマイクロ命令のアドレスを決定する
ために利用される。或る状況では、制御記憶装置
６２はまた、メモリ制御信号２８と、サイズ・レ
ジスタ８８及びCC論理ユニツト９０にロードさ
れるべき値を供給する。第１のマイクロ命令が実
行を開始した後、マイクロシーケンサ７６は、次
のマイクロ命令のアドレスを制御記憶アドレス・
レジスタ７８に置かせ、シーケンスは、マクロ命
令に対応する全てのマイクロ命令が実行されてし
まうまで続く。マイクロスタツク８０は、制御記
憶装置６２のマイクロプログラムでマイクロサブ
ルーチン及びマイクロトラツプの利用を可能にす
るために設けられる。マイクロスタツク８０の動
作は、以下に詳細に説明する。 データ・パス・モジユール１４に含まれる他の
エレメントは、バス・ラツチ６４、バス８２，８
４、ラツチ８６、サイズ・レジスタ８８、CC（コ
ンデイシヨン・コード）論理ユニツト９０、イン
デツクス・レジスタ９２、コンソール・インター
フエース９４、割込制御論理ユニツト９６及び命
令レジスタ・バツフア９８である。バス８２及び
同８４は、種々の前後関係でデータ・パス・モジ
ユール１４のエレメント間でデータを通すために
使われる。ラツチ８６は、バス８２とバス８４と
の間の隔離を与える。サイズ・レジスタ８８は、
制御論理ユニツト６０のための既定データ・パス
幅を示すコード（通常は、解読ROM７４又は制
御記憶装置６２からのSIZE信号から導出され
る。）を保持するために利用される。コンデイシ
ヨン・コード論理ユニツト９０は、制御論理ユニ
ツト６０の出力に基づくマクロレベルのコンデイ
シヨン・コードのセツテイングを制御するために
利用される。インデツクス・レジスタ９２は、次
マイクロアドレスを決定するためにマイクロシー
ケンサ７６によつて利用され得る４ビツト・レジ
スタである。コンソール・インターフエース９４
は、コンソール・ターミナル２４（第１図）とデ
ータ・パス・モジユール１４との間をインターフ
エースするために使われるシリアル・ポートであ
る。割込制御論理ユニツト９６は、割込を起こす
べきかどうかを決定するため、システム・バス２
０からの任意の割込をCPUの現在状態と比較す
る。命令レジスタ・バツフア９８は、バス８２を
介して命令レジスタ７０の内容を制御論理ユニツ
ト６０に送る手段を提供する。 マイクロシーケンサ７６の機能は、マイクロ命
令が制御論理ユニツト６０によつて実行されるシ
ーケンスを決定することである。所与のマイクロ
命令の実行の間に、次のマイクロ命令の制御記憶
装置６２でのアドレスを決定して、そのアドレス
を制御記憶アドレス・レジスタ７８に置くことに
よつて、マイクロシーケンサ７６は、これを達成
する。マイクロシーケンサ７６は、現在のマイク
ロ命令にコード化された情報並びに種々のステー
タス・ライン及び制御ライン上の信号に基づき、
次マイクロ命令のアドレスを決定する。 第３図は、マイクロシーケンサ７６をより詳細
に示す。次マイクロアドレスは、MUX（マルチ
プレクサ）２００の出力によつて決定される。
MUX２００への入力は、ページ・レジスタ２０
１、マイクロプログラム・カウンタ２０２及び
ORゲート２０４である。これらの入力の間の選
択は、JUMP MUX２０６及び後述の他の制御
信号によつて決定される。ページ・レジスタ２０
１は、現時マイクロ命令アドレスの高位ビツト
（複数）を保持する。マイクロプログラム・カウ
ンタ２０２は、現時マイクロ命令アドレスの低位
ビツト（複数）に１を加えたものを保持する。ペ
ージ・レジスタ２０１及びマイクロプログラム・
カウンタ２０２はそれ故、一緒になつて、次の連
続するマイクロ命令アドレスを指し示す。MUX
２００によるこれら入力の選択は、コンピユー
タ・システムが一連にマイクロ命令を実行する簡
単な場合を表わす。 ORゲート２０４は、OR MUX２０８の出力
とバス２１０上のアドレスとの間で論理OR演算
を行なう。バス２１０は、解読ROM７４、ジヤ
ンプ・レジスタ２１２又はマイクロスタツク８０
のいずれかによつて決定されたアドレスを収容す
る。マイクロ命令のOPコード又は１バイトのオ
ペランド指定子が解読される場合には、解読
ROM７４からバス２１０上のアドレスが導出さ
れる。この場合、解読ROM７４は、このマクロ
命令バイトによつて特定される機能を実行するた
めに必要とされる最初のマクロ命令のアドレスの
全部又は一部のいずれかを供給する。非連続的な
ジヤンプ又はブランチがマイクロ命令のシーケン
スで生じる場合には、一般に、ジヤンプ・レジス
タ２１２がバス２１０上のアドレスのソースであ
る。ブランチしようとするアドレスは、制御記憶
装置６２中の現時マイクロ命令の内容から導出さ
れ、ジヤンプ・レジスタ２１２に置かれる。最後
に、マイクロサブルーチン又はマイクロトラツプ
からの復帰（リターン）が生じる場合には、マイ
クロスタツク８０がバス２１０上のアドレスのソ
ースである。復帰アドレスは、元のサブルーチ
ン・コール又はトラツプが生じた時にマイクロス
タツク８０に収容される。復帰アドレスは、サブ
ルーチン・コールに対してページ・レジスタ２０
１の内容及びマイクロプログラム・カウンタ２０
２の内容によるか、又は、トラツプに対して、ペ
ージ・レジスタ２０１の内容及びマイクロプログ
ラム・カウンタ２０２の内容マイナス１（即ち、
現在のマイクロアドレス）によるかのどちらかで
決定される。後者の場合、条件付デクレメンタ２
１４が、マイクロプログラム・カウンタ２０２の
内容から１を減ずるために使われる。 制御記憶装置６２に収容される各マイクロ命令
は、データ・パス制御フイールド、コンデイシヨ
ン・コード／サイズ・フイールド及び次アドレス
制御フイールドの３個のフイールドを具備する。
データ・パス制御フイールドは、制御論理ユニツ
ト６０（第２図）によるマイクロ命令の実行を制
御するために使われる。コンデイシヨン・コー
ド／サイズ・フイールドは、後で説明する。次ア
ドレス制御フイールドは、次のマイクロ命令のア
ドレスを決定するためにマイクロシーケンサ７６
によつて使われる。次アドレス制御フイールド
は、概念的には、次のように４個のサブフイール
ドに分割できる。即ち、 タイプ ジヤンプ・コンデイシヨン オア ジヤンプ・アドレス サブフイールド「タイプ」は、表１に列記し以
下に詳細に説明するブランチ・タイプの１つを特
定する。サブフイールド「ジヤンプ・コンデイシ
ヨン」は、非連続的なブランチがマイクロ命令の
シーケンスで生じたか否かを決定するためにテス
トすべきコンデイシヨンを特定する。第３図を参
照すると、サブフイールド「ジヤンプ・コンデイ
シヨン」は部分的に、MUX２００の制御のため
にJUMP MUX２０６への入力のどれを選択す
べきかを決定する。選択され得る典型的なジヤン
プ・コンデイシヨンは、ALUコンデイシヨン・
コード、割込又はコンソール・ホールドが受信さ
れたか否か、OR MUX２０８の出力がゼロか否
か及び信号IR INVALIDが出されたか否か、で
ある。IR INVALID信号は、命令レジスタ７０
が有効な情報を含まないときには何時でも、命令
プリフエツチ・ユニツト５６から出力される。一
般に、選択されたコンデイシヨンが真であるなら
ば、MUX２００は、ORゲート２０４から供給
されるアドレスを選択し、ブランチが生じる。も
しもコンデイシヨンが偽ならば、MUX２００は
ページ・レジスタ２０１及びマイクロプログラ
ム・カウンタ２０２から供給される次の連続アド
レスを選択する。 ORゲート２０４によつて行なわれるオア演算
は、バス２１０上のアドレスの低位ビツトに作用
する。このコンピユータ・システムの好ましい実
施例では、OR MUX２０８の出力は４ビツト幅
であり、或るマイクロ命令のブランチ・タイプで
は、これらの４ビツトが、バス２１０上の下位４
ビツトと論理和をとられる。OR MUX２０８は
このように、多重指定ブランチ（即ち、ケーシン
グ）を行なうことができる。OR MUX２０８の
出力は、現時マイクロ命令のサブフイールド「オ
ア」によつて制御される。表２は、サブフイール
ド「オア」を３ビツト幅に拡げ、８セツトの４ビ
ツト入力までから選択し得るようにした、本発明
の好ましい実施例を示す。サブフイールド「オ
ア」の値０乃至７に対応する各選択に関し、表２
は、OR MUX２０８の出力ビツトORMUX3乃
至ORMUX0の各々に対する値を列配した。ゼロ
のサブフイールド値に対し、OR MUX２０８の
全出力ビツトはゼロである。値１では、もしも
IR INVALID信号が出ているならばORMUXO
が１にセツトされる。値２では、ORMUX1が１
にセツトされる。この値は、マイクロサブルーチ
ンからの多重復帰（リターン）を与えるために使
うと便利である。値３は、OR MUX２０８の出
力は、表に示した４本のメモリ制御ステータス・
ライン上の信号によつて決定される。MEM
ERRは、メモリ制御モジユール１２からの雑多
のエラー信号を云う。PAGE CROSSINGは、
512バイトのページ境界を越えるデータをアクセ
スする試みを示す。TB MISSは、要求された仮
想アドレスに対する翻訳エントリが翻訳バツフ
ア／キヤツシユ４０に発見されなかつたことを示
す。MODIFY REFUSEは、メモリ書込動作が、
その対応する翻訳バツフアのエントリにモデイフ
アイ・ビツトがセツトされていなかつたために行
なわれなかつたことを示す。コード値４ではOR
MUX２０８の出力は、IR INVALID信号及び
BR FALSE信号によつて決定される。BR
FALSE信号は、マクロレベルのブランチが起こ
るだろうか否かを示す。コード値５では、OR
MUX２０８の出力は、列記したスタータス信号
によつて決定される。OVERFLOWは、以下に
説明するPSL Ｖコードをいう。INTERRUPT
及びCONSOLE HALTは、それぞれ、割込制御
論理ユニツト９６及びコンソール・インターフエ
ース９４からの信号をいう。コード値６では、
OR MUX２０８の出力は、インデツクス・レジ
スタ９２（第２図）の内容に等しい。コード値７
では、OR MUX２０８の出力は、サイズ・レジ
スタ８８の内容によつて決定される。 表１は、マイクロシーケンサ７６が次のマイク
ロアドレスを選択する方法をまとめたものであ
る。現時マイクロ命令のサブフイールド「タイ
プ」は、表１の第１欄に列記したブランチ・タイ
プの一つを指定する。これらのタイプの動作は次
の段落で説明する。表１において、記号μPCは、
マイクロプログラム・カウンタ２０２を表わす。 ブランチ・タイプがジヤンプ又はサブルーチ
ン・ジヤンプであるときは、現時マイクロ命令の
サブフイールド「ジヤンプ・アドレス」は、ジヤ
ンプ・レジスタ２１３にロードされる。このアド
レスは、バス２１０上に置かれ、このポイントか
ら、それは変更なしにORゲート２０４及び
MUX２００を通過する。次マイクロアドレスは
それ故、現時マイクロ命令のサブフイールド「ジ
ヤンプ・アドレス」によつて完全に決定される。
ジヤンプ及びサブルーチン・ジヤンプのブラン
チ・タイプは、マイクロ命令のフローにおける無
条件（アンコンデイシヨンナル）ブランチを起こ
させるために利用される。サブルーチン・ジヤン
プが実行されると、ページ・レジスタ２０１及び
マイクロプログラム・カウンタ２０２の内容は、
マイクロスタツク８０にプツシユされる。 ブランチというブランチ・タイプは、現ページ
内でマイクロアドレスへの条件付ジヤンプを行な
うために使われる。表１に示すように、次マイク
ロアドレスの上位５ビツトは、ページ・レジスタ
によつて決定され、下位８ビツトはジヤンプ・コ
ンデイシヨンに基づいて決定される。もしもジヤ
ンプ・コンデイシヨンが真ならば、下位ビツト
は、現時マイクロ命令のサブフイールド「ジヤン
プ・アドレス」の下位からジヤンプ・レジスタ２
１２を介して導出される。もしもジヤンプ・コン
デイシヨンが偽ならば、ジヤンプは生じず、下位
ビツトはマイクロプログラム・カウンタ２０２か
ら導出される。ジヤンプ・コンデイシヨンは、現
時マイクロ命令のサブフイールド「ジヤンプ・コ
ンデイシヨン」に基づきJUMP MUX２０６に
よつて選択された信号に等しい。 ケース（Case）のブランチ・タイプは、ジヤ
ンプ・コンデイシヨンが真である場合に次マイク
ロアドレスの下位ビツトがOR MUX２０８の出
力との組合せでジヤンプ・レジスタ２１２によつ
て決定されることを除いて、ブランチに類似して
いる。特に、OR MUX２０８の４個の出力（表
２）は、ORゲート２０４によつてジヤンプ・レ
ジスタ２１２の下位４ビツトと論理和をとられ
る。 サブルーチン・ブランチ及びトラツプのブラン
チ・タイプは、ジヤンプ・コンデイシヨンが真で
ある場合に次マイクロアドレスの高位ビツトがゼ
ロに強制され、且つ次の連続するマイクロアドレ
ス（サブルーチン・ブランチの場合）又は現時マ
イクロアドレス（トラツプの場合）の何れかがマ
イクロスタツク８０にプツシユされることを除い
て、ケースに類似している。 リターンのブランチ・タイプは、マイクロスタ
ツク８０にプツシユされた任意のマイクロアドレ
スへ復帰するために使われる。リターンのブラン
チ・タイプは条件付であり、ジヤンプ・コンデイ
シヨンが真である場合には単に戻るだけである。
偽のジヤンプ・コンデイシヨンは、次の連続する
マイクロアドレスがマイクロシーケンサ７６によ
つて選択されるようにする。 表１はまた、命令レジスタ７０中のOPコード
又はオペランド指定子の解読を命令するマイクロ
命令を制御論理ユニツト６０が実行する時に、次
マイクロアドレスが決定される方法を示す。OP
コードの解読に対しても、もしも特定されたジヤ
ンプ・コンデイシヨンが偽ならば、次マイクロア
ドレスは、解読ROM７４から供給されるアドレ
スによつて決定される。この場合、次マイクロア
ドレスの高位ビツトは、ゼロにセツトされる。た
だし、もしも特記されたジヤンプ・コンデイシヨ
ンが真であるならば、次マイクロアドレスは、完
全に、OR MUX２０８の４ビツト出力によつて
決定され、現時マイクロアドレスは、マイクロス
タツク８０にプツシユされる。一般に、OPコー
ド解読のマイクロ命令で特記されるジヤンプ・コ
ンデイシヨンは、IR INVALID信号である。結
果として、データ・パス・モジユール１４が、命
令レジスタ７０で未だ有効でないOPコードを復
号又は解読しようとする場合、命令プリフエツ
チ・ユニツト５６が追いつくのを待つサブルーチ
ンの存在する低位マイクロアドレスにトラツプが
生じる。 オペランド指定子解読のマイクロ命令が実行さ
れると、次マイクロアドレスは、IR INVALID
信号及び解読ROM７４からのREGISTER信号と
いう２つの信号によつて決定され、REGISTER
信号は、オペランド指定子のアドレツシング・モ
ードが直接であるかどうかを示す。もしも命令レ
ジスタ（IR）が有効であり、且つモードが直接
であるならば、次の連続するマイクロアドレスが
選択される。もしも命令レジスタ（IR）が有効
であり、且つモードが間接であるならば、マイク
ロプログラムは、高位部分がジヤンプ・レジスタ
２１２の高位ビツトによつて決定され且つ低位部
分が解読ROM７４からのマイクロアドレスに等
しいアドレスにあるサブルーチンにジヤンプす
る。ジヤンプ・レジスタ２１２のアドレスは、現
時マイクロ命令のサブフイールド「ジヤンプ・ア
ドレス」から導出される。結局、IR INVALD信
号が出される場合には、マイクロプログラムは、
OR MUX２０８の出力（この場合には、１に等
しい値にセツトされる。）によつて指定されるア
ドレスのサブルーチンにトラツプする。 表１に示した最後の状況は、パワー・アツプ又
はパリテイー・エラーである。この場合、デー
タ・パス・モジユール１４はゼロ・アドレスのマ
イクロ命令を実行し始める。 第４図は、制御論理ユニツト６０をより詳細に
示す。制御論理ユニツト６０は、バス１００，１
０２、ALU１０４、結果レジスタ１０６，１０
７、バレル・シフタ１０８及び関連のシフト・カ
ウント・レジスタ１１０並びに結果レジスタ１１
２、ポインタ・レジスタ１２０，１２２、レジス
タ・フアイル１２４、プログラム・カウンタ１２
６、定数ROM１３０、レジスタ・セーブ・スタ
ツク１３２、Ｉ／Ｏポート１３４並びに制御記憶
レジスタ１４０を含む。 制御論理ユニツト６０によるマイクロ命令の実
行は、マイクロ命令のデータ・パス制御フイール
ドが制御記憶装置６２から制御記憶レジスタ１４
０にロードされた時に始まる。一般に、データ・
パス制御フイールドは、１個のマイクロOPコー
ドと、２個のマイクロ・オペランド指定子を含
む。マイクロOPコードが代数演算又は論理演算
（例えば、加算、論理積、マスク、比較）を指定
する場合、その演算はALU１０４によつて行な
われる。２つの必要なオペランドは、バス１００
及び同１０２を介して供給され、演算の結果は、
現時マイクロ命令に含まれるビツトに従い、結果
レジスタ１０６又は同１０７に置かれる。 バレル・シフタ１０８は、シフト演算のために
使われる。シフト・カウントは、シフト・カウン
ト・レジスタ１１０に収容してもよいし、マイク
ロ命令中のリテラルとして供給してもよい。シフ
ト演算の結果は、結果レジスタ１１２に収容す
る。 レジスタ・フアイル１２４は、マクロレベルの
プログラムにアクセス可能な多数の汎用レジスタ
と、汎用及び専用の両用のマイクロレベル・レジ
スタを持つ。汎用レジスタの語は、以下、レジス
タ・フアイル１２４におけるマクロレベルの汎用
レジスタ及びマイクロレベルの汎用レジスタの両
方をさすものとする。各レジスタは、バス１００
又は同１０２の何れからも読み出すことができる
が、バス１０２からのみ書き込むことができる。
レジスタ・フアイル１２４の各レジスタは、関連
する固有のレジスタ・アドレスを具備し、そのレ
ジスタ・アドレスは、以下に説明するように、マ
イクロ命令の実行の間レジスタを指定するために
使われる。 サイズ・レジスタ８８は、制御論理ユニツト６
０によつて利用されるデータ・パスの幅を制御す
るためと、表２に示すマイクロプログラムのブラ
ンチングを制御するために利用される。このコン
ピユータ・システムの好ましい実施例では、デー
タ・パスは32ビツト幅まで拡げることができる
が、特定のマクロ命令は、バイト（８ビツト）及
びワード（16ビツト）のようなより狭いデータ・
パスを指定できる。例えば、マクロ命令は、１バ
イトが特定の仮想メモリ・アドレスから取り出さ
れて汎用レジスタ３（即ち、レジスタ・フアイル
１２４中のこの汎用レジスタはレジスタ・アドレ
ス３を採つている。）にロードされることを指定
することができる。このマクロ命令は、汎用レジ
スタ３の下位８ビツトにのみ影響し、高位24ビツ
トをそのままに放置する。フル32ビツトのデー
タ・ブロツクは、ロングワードと呼ぶことにす
る。 サイズ・レジスタ８８には、マクロ命令のOP
コードが解読されるときに解読ROM７４から直
接２ビツト・コードがロードされる。好ましい実
施例では、コーデイング・スキームは、 ０……バイト １……ワード ２……不使用 ３……ロングワード である。即ち、OPコードによつて特定されるデ
ータ・パス幅は、マスキングのためのALU演算
の使用無しに、且つレジスタのどんな移動
（move）、回転又はリフレツシユ無しに、そのOP
コードに対する全実行シーケンスの間、制御論理
ユニツトに（信号SIZE0及びSIZE1として）有効
であるように作ることができる。 サイズ・レジスタ８８の内容は、オペランド指
定子の解読を行なうマイクロ命令を実行するとき
に、改められ得る。そのようなマイクロ命令が実
行されるとき、マイクロ命令のコンデイシヨン・
コード／サイズ・フイールドは、そのフイールド
の値がゼロ（バイト）、１（ワード）又は３（ロン
グワード）ならば、制御記憶装置６２からサイ
ズ・レジスタ８８にロードされる。もしも値が２
ならば、サイズ・レジスタ８８は影響を受けず、
先行するOPコードによつて特定されるサイズを
そのままにしておく。 解読のマイクロ命令の他に、サイズ・レジスタ
８８は、デステイネーシヨン・オペランドとして
サイズ・レジスタを明示的に指定する移動
（move）マイクロ命令によつてのみ修正されう
る。解読以外のマイクロ命令は、しかしながら、
それらのコンデイシヨン・コード／サイズ・フイ
ールドによつて実行の間にデータ・パス幅を制御
する。ALU及びシフトのマイクロ命令に対して
は、後でコンデイシヨン・コード／サイズのコー
デイングを説明する。他のマイクロ命令（即ち、
移動、メモリ要求）については、コンデイシヨ
ン・コード／サイズ・フイールドのコーデイング
は、 ０……バイト １……ワード ２……サイズ・レジスタを使用 ３……ロングワード である。即ち、与えられたマイクロ命令は、自身
のデータ・パス幅を指定できるか又は、サイズ・
レジスタを指定し、それ故、先行するOPコード
又はオペランド指定子によつて指定される幅を使
用できるかのどちらかである。その結果、サイ
ズ・レジスタ８８の利用によつて得られる効率
は、現在のコンピユータ・システムのマイクロプ
ログラミングでの柔軟性に何らの対応する損失も
もたらさない。 ポインタ・レジスタ１２０及び同１２２は、
各々２つの機能を奏し得る６ビツト・レジスタで
ある。即ち、ポインタ・レジスタ１２０，１２２
は、レジスタ・フアイル１２４の特定の汎用レジ
スタのアドレス（即ち、そのレジスタへのポイン
ト）を収容でき、又は、オペランド指定子から導
出されたリテラル値を収容できる。ポインタ・レ
ジスタ１２０，１２２は、バス１００，１１２か
ら読み取ることができ、バス１０２から書き込む
ことができる。２つのポインタ・レジスタ１０
０，１０２の利用は、多数のマクロ命令の実行ス
ピードに著しい利益を与える。例えば、汎用レジ
スタＲ１及びＲ２の内容を加算するマクロ命令
は、結果を汎用レジスタＲ２に置くとして、次の
ようにコード化できる。即ち、 OPコード ―加算（Add） オペランド指定子１ ―Ｒ１、直接モード オペランド指定子２ ―Ｒ２、直接モード ただし、各オペランド指定子は、アドレツシン
グモードを指定するモード・フイールドと、（上
記の如く）レジスタのアドレスを収容するレジス
タ・フイールド又はリテラルの何れかとを含む。
本発明のポインタ・レジスタを使用しなければ、
このマクロ命令に対するマイクロ命令のシーケン
スは、次のように７ステツプ必要とする。即ち、 １ OPコードを解読 ２ オペランド指定子１を解読 ３ Ｒ１をTEMP１に移動 ４ オペランド指定子２を解読 ５ Ｒ２をTEMP２に移動 ６ 加算TEMP3＝TEMP1＋TEMP2 ７ TEMP３をＲ２に移動 ここで、TEMP１、TEMP２及びTEMP３
は、マイクロレベルの汎用レジスタを意味する。
２つのポインタ・レジスタの利用は、必要なステ
ツプ数を５に減らす。即ち、 １ OPコードを解読 ２ オペランド指定子１を解読し、Ｒ１のアドレ
スをPTR１に置く ３ オペランド指定子２を解読し、Ｒ２のアドレ
スをPTR２に置く ４ 加算TEMP1＝＠PTR1＋＠PTR2 ５ TEMP１を＠PTR２に移動 ここで、記号＠Ｘは、アドレスがレジスタＸ中
にある記憶場所（即ち、レジスタ）を示し、
PTR１及びPTR２は、ポインタ・レジスタ１２
０及び同１２２を示す。上記ステツプ２及び３に
示したように、オペランド指定子の解読は、オペ
ランド指定子によつて指定されるレジスタの番号
をポインタ・レジスタ１２０又は１２２の一方に
ロードさせる。ポインタ・レジスタのこのロード
は、オペランド指定子によつて指定されるアドレ
ツシング・モードに関わりなく生じる。オペラン
ド指定子がリテラルを収容する場合、そのリテラ
ルは同様にポインタ・レジスタにロードされる。
全ての場合に、オペランド指定子の解読を実行す
るマイクロ命令の１ビツトは、どのポインタ・レ
ジスタ（１２０又は１２２）がロードされるかを
決定する。第２図に示すように、ポインタ・レジ
スタは、命令レジスタ７０から命令レジスタ・バ
ツフア９８、バス８２、ラツチ８６、Ｉ／Ｏポー
ト１３４及びバス１０２を通つてロードされる。 上記の第２の例のステツプ４及び５における加
算のマイクロ命令及び移動のマイクロ命令は、ポ
インタ・レジスタを使つてレジスタＲ１及び同Ｒ
２を間接的にアドレスする。そのようなアドレツ
シング方法を実施するため、２つのレジスタ・ア
ドレス、即ち直接アドレス及び間接アドレスがポ
インタ・レジスタの各々に割当てられる。ポイン
タ・レジスタの直接アドレスは、レジスタ・フア
イル１２４のレジスタのアドレスに全く類似して
おり、レジスタの内容を特定するために利用され
る。例えば、第１及び第２のマイクロ・オペラン
ド指定子がレジスタ・フアイル１２４中のアドレ
スが３及び４であるレジスタを指定するMove
３，４というようなマイクロ命令では、その結果
として、レジスタ３の内容がレジスタ４に移動す
る。ポインタ・レジスタ１２０及び同１２２は、
同じ結果を達成する相違した一般的により効率的
な方法を与える。各ポインタ・レジスタには、任
意のレジスタの直接アドレスとは異なる固有の間
接アドレスが割当てられる。間接アドレスがマイ
クロ・オベランド指定子によつて指定されると、
実際にアクセスされるレジスタは、間接的にアド
レスされたポインタ・レジスタの内容によつて決
定される。例えば、もしもポインタ・レジスタ１
２０及び１２２が、５４及び５５という間接アド
レスを割当てられ、且つ数値３及び４を収容して
いたとすると、マイクロ命令Move５４，５５
は、Move３，４と等価である。 プログラム・カウンタ１２６は、実行されるべ
き次のマクロ命令のアドレスを収容するレジスタ
である。ポインタ・レジスタ１２０，１２２及び
レジスタ・フアイル１２４中のレジスタと同様
に、プログラム・カウンタ１２６もバス１００又
は同１０２の何れかから読み出しでき、バス１０
２から書き込みできる。プログラム・カウンタ１
２６は、次のいずれかが生じる時に自動的に、
１，２又は４だけインクリメントされる。 (1) １個のOPコード解読マイクロ命令が実行さ
れる時、 (2) オペランド指定子解読マイクロ命令が実行さ
れる時、 (3) 現時マイクロ命令が、１つのマイクロ命令オ
ペランドの記憶場所として命令レジスタ７０を
指定する時、 (4) マクロ命令の命令ストリームからのデータの
再生を支持するマイクロ命令が実行される時、 ケース(1)及び(2)については既に説明した。プロ
グラム・カウンタ１２６は、プログラム・カウン
タ１２６中のアドレスが新しいマクロ命令のバイ
トの仮想アドレスに対応するように、新しいマク
ロ命令のバイトが命令レジスタ７０から計数され
たときには何時でも１だけインクリメントされ
る。ケース(3)の例としては、マクロ命令ストリー
ム中の１バイトがリテラル・データを含む場合で
ある。例えば、或るタイプのオペランド指定子
は、ベース・アドレスを収容するレジスタと、そ
のレジスタ中に発見されるベース・アドレスに加
算されるべき固定オフセツトとを指定することに
よつてオペランドのアドレスを特定する。この状
況ではオペランド指定子は２バイトからなり、第
１のバイトはレジスタ・アドレス（例えば、レジ
スタ２）及びアドレツシング・モードを指定し、
第２のバイトは、固定オフセツト（即ち、リテラ
ル）を収容する。そのようなオペランドをアクセ
スするマイクロ命令は、オペランド指定子の第１
バイトを解読して値２（レジスタ・アドレス）を
ポインタ・レジスタ１２０に置くことによつて始
まる。次のマイクロ命令は、命令レジスタ７０に
収容されたリテラルに、ポインタ・レジスタ１２
０によつて指定される値を加算する。このマイク
ロ命令は、命令レジスタ７０に割当てられた固有
のレジスタ・アドレスを指定することによつて命
令レジスタ７０を参照する。リテラルは、命令レ
ジスタ７０から命令レジスタ・バツフア９８、バ
ス８２、ラツチ８６、バス８４、Ｉ／Ｏポート１
３４及びバス１０２を通つて、ALU１０４に達
する。オペランドとして命令レジスタ７０のアド
レスを指定する加算マイクロ命令の実行は、プロ
グラム・カウンタ１２６を１だけインクリメント
させる。 上記のケース(4)は、命令ストリーム・メモリ要
求と呼ばれる。そのようなマイクロ命令が実行さ
れるとき、制御記憶装置６２からメモリ制御バス
１６を介してメモリ制御モジユール１２に制御信
号が送られる。同時に、プログラム・カウンタ１
２６のインクリメントされていない内容が、バス
１０２及びＩ／Ｏポート１３４を介してバス８４
上に送り出され、そこからメモリ・データ・バス
１８を介してメモリ制御モジユール１２に送り出
される。プログラム・カウンタ１２６はそれか
ら、命令ストリーム・メモリ要求のマイクロ命令
が１バイト、１ワード又は１ロングワードを指定
するかどうかに従い、１，２又は４だけインクリ
メントされる。メモリ制御モジユール１２（第２
図）上では、命令プリフエツチ・ユニツト５６
が、マクロ命令ストリームのバイトで満たされた
プリフエツチ・バツフアを維持する。命令ストリ
ーム・メモリ要求はまず、プリフエツチ・バツフ
アをクリアし、翻訳バツフア／キヤツシユ４０又
はメモリ・アレイ２２から１バイト、１ワード又
は１ロングワードを読み、結果データをメモリ・
データ・バス１８を介してデータ・パス・モジユ
ール１４に送る。命令プリフエツチ・ユニツト５
６は、データ・パス・モジユール１４に送られる
データに続くマクロ命令ストリーム中の次の及び
以降のバイトでプリフエツチ・バツフアを再充填
する。 レジスタ・セーブ・スタツク１３２は、指定レ
ジスタの内容を一時的に収容するために使われる
LIFOスタツクである。スタツク上の各エントリ
は、レジスタの内容と、そのレジスタのアドレス
（番号）とからなる。レジスタ・セーブ・スタツ
クの利用法の説明例としては、自動インクリメン
トのアドレツシング・モードを指定するオペラン
ドの解読がある。そのようなモードでは、指定レ
ジスタの内容はまず、オペランドにアクセスする
ためのアドレスとして利用され、そのレジスタ
は、それから自動的に１，２又は４だけインクリ
メントされる。オート・インクリメント・モード
のオペランド指定子が解読されるとき、レジスタ
のインクリメントされない内容は、自動的にレジ
スタ・スタツク１３２にプツシユされる。もしも
試みられたメモリ・アクセスがエラー状態に終わ
ると、そのレジスタは、スタツクをポツプするこ
とによつて先に存在した状態に戻される。プツシ
ユ動作は現時マイクロ命令によつて制御され、そ
のマイクロ命令は、プツシユを起こすべきか否か
を決定する１ビツトを含む。もしもプツシユが生
じるべきときには、マイクロ・オペランド指定子
の１つは、レジスタのアドレスを含む。 コンデイシヨン・コード論理ユニツト９０は、
２セツトのコンデイシヨン・コード、即ち、マイ
クロプログラム・レベル（ALU）のコンデイシ
ヨン・コード及びマクロプログラム・レベル
（PSL）のコンデイシヨン・コードを収容及び制
御するために使われる。４個のコンデイシヨンが
各レベルで与えられる。 Ｎ……ネガテイブ Ｚ……ゼロ Ｖ……オーバーフロー Ｃ……キヤリー ALUコンデイシヨン・コードは制御論理ユニ
ツト６０によつて実行された最後のマイクロ命令
の結果を反映し、それは、ALUコンデイシヨ
ン・コードがロードされるべきコンデイシヨン・
コード／サイズ・フイールドで特定する。ALU
コンデイシヨン・コードは、JUMP MUX２０
６（第３図）への４個の入力からなる。ALUコ
ンデイシヨン・コードはそれ故、表１に示したよ
うに、マイクロ命令によつてジヤンプ制御信号と
して利用され得る。PSLコンデイシヨン・コード
は、マクロプログラム・レベルに有効なコンデイ
シヨン・コードであり、マクロブランチを起こす
べきか否かを決定するためにマクロプログラムに
よつて利用される。 OPコードが解読ROM７４によつて解読される
とき、２ビツトのコンデイシヨン・コード・クラ
ス信号が作り出され、コンデイシヨン・コード論
理ユニツト９０中のコンデイシヨン・コード・ク
ラス・レジスタ（図示せず）に直接送り込まれ
る。コンデイシヨン・コード・クラス・レジスタ
の内容は、ALUコードが下記の如くPSLコード
にどのように転写されるかを決定する。 コンデイシヨン・ コード・クラス・ クラス レジスタ ０ 論 理 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ ALU ＶをPSL Ｖへ ALU ＣをPSL Ｃへ １ 代 数 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ ALU ＶをPSL Ｖへ ALU ＣをPSL Ｃへ ２ 比 較 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ PSL Ｖをクリア ALU ＣをPSL Ｃへ ３ 浮動小数点 ALU ＮをPSL Ｎへ ALU ＺをPSL Ｚへ ALU ＶをPSL Ｖへ PSL Ｃをクリア 与えられたマイクロ命令によるコンデイシヨ
ン・コードの実際のセツテイングは、そのマイク
ロ命令のコンデイシヨン・コード／サイズ・フイ
ールドによつて決定される。先に説明したよう
に、或るタイプのマイクロ命令（例えば、移動、
メモリ要求、解読）は、データ・パス幅を指定す
るためにコンデイシヨン・コード／サイズ・フイ
ールドを利用し、これらのマイクロ命令では、コ
ンデイシヨン・コードは決してセツトされない。
他のマイクロ命令（例えば、加算、論理積、シフ
ト）では、コンデイシヨン・コード／サイズ・フ
イールドは、データ・パス幅及びコンデイシヨ
ン・コードのセツテイングを次のように制御す
る。即ち、 コンデイシヨン・ コード／サイズ・ データ・パス幅 フイールド値 ０ ロングワード コンデイシヨン・コードは影
響なし １ ロングワード ALUをコンデイシヨン・コ
ードをセツト ２ ロングワード ALU及びPSLのコンデイシ
ヨン・コードをセツト ３ サイズ・レジスタ毎 ALU及びPSLのコン
デイシヨン・コードをセツト このようなマイクロ命令では、コンデイシヨ
ン・コード／サイズ・フイールドの内容は、制御
記憶装置６２からCC論理ユニツト９０に直接送
られる。
【表】
【表】
第１図は、本発明の中央処理装置を組み込んだ
コンピユータ・システムのブロツク・ダイアグラ
ムである。第２図は、本発明の中央処理装置の一
実施例のブロツク・ダイアグラムである。第３図
は、本発明の中央処理装置と共に使用するマイク
ロシーケンサのブロツク・ダイアグラムである。
第４図は、本発明の中央処理装置の制御論理ユニ
ツトを詳細に示すブロツク・ダイアグラムであ
る。 １０…CPU、１２…メモリ制御モジユール、
１４…データ・パス・モジユール、１６…メモリ
制御バス、１８…メモリ・データ・バス、２０…
システム・バス、２２…メモリ・アレイ、２４…
コンソール・ターミナル、２８…メモリ制御コマ
ンド、３０…送受信器、３２…バス、３４…バ
ス、４０…翻訳バツフア／キヤツシユ、４２…物
理アドレス・レジスタ、４４…システム・バス・
インターフエース、４８…マージ／回転ユニツ
ト、５０…マイクロシーケンサ／制御記憶装置、
５２…バス制御装置、５６…命令プリフエツチ・
ユニツト、６０…制御論理ユニツト、６２…制御
記憶装置、６４…バス・ラツチ、７０…命令レジ
スタ、７４…解読ROM、７６…マイクロシーケ
ンサ、７８…制御記憶アドレス・レジスタ、８０
…マイクロスタツク、８２…バス、８４…バス、
８６…ラツチ、８８…サイズ・レジスタ、９０…
CC論理ユニツト、９２…インデツクス・レジス
タ、９４…コンソール・インターフエース、９６
…割込制御論理ユニツト、９８…命令レジスタ・
バツフア、１００…バス、１０２…バス、１０４
…ALU、１０６…結果レジスタ、１０７…結果
レジスタ、１０８…バレル・シフタ、１１０…シ
フト・カウント・レジスタ、１１２…結果レジス
タ、１２０…ポインタ・レジスタ、１２２…ポイ
ンタ・レジスタ、１２４…レジスタ、フアイル、
１２６…プログラム・カウンタ、１３０…定数
ROM、１３２…レジスタ・セーブ・スタツク、
１３４…Ｉ／Ｏポート、１４０…制御記憶レジス
タ、２００…マルチプレクサ（MUX）、２０１
…ページ・レジスタ、２０２…マイクロプログラ
ム・カウンタ、２０４…ORゲート、２０６…
JUMP MUX、２０８…OR MUX、２１０…バ
ス、２１２…ジヤンプ・レジスタ、２１４…条件
付デクレメンタ。
コンピユータ・システムのブロツク・ダイアグラ
ムである。第２図は、本発明の中央処理装置の一
実施例のブロツク・ダイアグラムである。第３図
は、本発明の中央処理装置と共に使用するマイク
ロシーケンサのブロツク・ダイアグラムである。
第４図は、本発明の中央処理装置の制御論理ユニ
ツトを詳細に示すブロツク・ダイアグラムであ
る。 １０…CPU、１２…メモリ制御モジユール、
１４…データ・パス・モジユール、１６…メモリ
制御バス、１８…メモリ・データ・バス、２０…
システム・バス、２２…メモリ・アレイ、２４…
コンソール・ターミナル、２８…メモリ制御コマ
ンド、３０…送受信器、３２…バス、３４…バ
ス、４０…翻訳バツフア／キヤツシユ、４２…物
理アドレス・レジスタ、４４…システム・バス・
インターフエース、４８…マージ／回転ユニツ
ト、５０…マイクロシーケンサ／制御記憶装置、
５２…バス制御装置、５６…命令プリフエツチ・
ユニツト、６０…制御論理ユニツト、６２…制御
記憶装置、６４…バス・ラツチ、７０…命令レジ
スタ、７４…解読ROM、７６…マイクロシーケ
ンサ、７８…制御記憶アドレス・レジスタ、８０
…マイクロスタツク、８２…バス、８４…バス、
８６…ラツチ、８８…サイズ・レジスタ、９０…
CC論理ユニツト、９２…インデツクス・レジス
タ、９４…コンソール・インターフエース、９６
…割込制御論理ユニツト、９８…命令レジスタ・
バツフア、１００…バス、１０２…バス、１０４
…ALU、１０６…結果レジスタ、１０７…結果
レジスタ、１０８…バレル・シフタ、１１０…シ
フト・カウント・レジスタ、１１２…結果レジス
タ、１２０…ポインタ・レジスタ、１２２…ポイ
ンタ・レジスタ、１２４…レジスタ、フアイル、
１２６…プログラム・カウンタ、１３０…定数
ROM、１３２…レジスタ・セーブ・スタツク、
１３４…Ｉ／Ｏポート、１４０…制御記憶レジス
タ、２００…マルチプレクサ（MUX）、２０１
…ページ・レジスタ、２０２…マイクロプログラ
ム・カウンタ、２０４…ORゲート、２０６…
JUMP MUX、２０８…OR MUX、２１０…バ
ス、２１２…ジヤンプ・レジスタ、２１４…条件
付デクレメンタ。
Claims (1)
- 【特許請求の範囲】 １ それぞれ演算コードを含む一連のマクロ命令
を解読・実行すべく動作するデイジタルコンピユ
ータ用中央処理装置であつて、 サイズ・レジスタと、 演算コードが解読されるときに動作する手段で
あつて、解読される演算コードによつて特定され
るデータのサイズを指定するサイズ・コードを前
記サイズ・レジスタにロードする手段を含むマク
ロ命令を解読する解読手段と、 (i) それぞれ二進信号を運び得る複数の並列デー
タ・パス・エレメント、及び (ii) 各マイクロ命令を実行するために使われるデ
ータ・パス・エレメントの数を選択するサイズ
選択手段であつて、所定のマイクロ命令の実行
の間に動作して、前記サイズ・レジスタ中のサ
イズ・コードに基づきデータ・パス・エレメン
トの数を選択する手段 を具備し、各マクロ命令の解読に応答して一連の
マイクロ命令を実行すべくなした制御論理ユニツ
トと、 からなることを特徴とするデイジタルコンピユー
タ用中央処理装置。 ２ 所定のマクロ命令が、マクロ命令が作用すべ
きデータを特定する１又は２以上のオペランド指
定子を含み、中央処理装置が、まず演算コードを
解読し、次に連続的に１又は２以上のオペランド
指定子を解読することによつて、該マクロ命令を
解読すべく動作し、中央処理装置が、オペランド
指定子が解読されるときに動作してサイズ・レジ
スタにサイズ・コードを選択的にロードする手段
を含むこと、とを特徴とする特許請求の範囲第１
項に記載のデイジタルコンピユータ用中央処理装
置。 ３ 各マイクロ命令がサイズ・フイールドを含
み、前記サイズ選択手段は、各マイクロ命令の実
行の間に動作して、前記サイズ・コード及び当該
サイズ・フイールドのいずれか一方に基づきデー
タ・パス・エレメントの数を選択し、その選択は
当該サイズ・フイールドの値に依存することを特
徴とする特許請求の範囲第２項に記載のデイジタ
ルコンピユータ用中央処理装置。 ４ それぞれ演算コードを含む一連のマクロ命令
を解読・実行すべく動作するデイジタルコンピユ
ータ用中央処理装置であつて、 マイクロ命令を収容する制御記憶装置と、 サイズ・レジスタと、 マクロ命令を解読する解読手段であつて、マク
ロ命令の演算コードに対応する第１のマイクロ命
令の制御記憶装置内にアドレスを提供する手段
と、 前記演算コードで特定されたデータのサイズを
示すサイズ・コードを前記サイズ・レジスタにロ
ードする手段と を含む解読手段と、 各マクロ命令の解読に応答して一連のマイクロ
命令を実行する制御論理ユニツトであつて、 (i) 並列デイジタル・データを運ぶ複数のデー
タ・パス・エレメントと、 (ii) 各マイクロ命令を実行するために使用するデ
ータ・パス・エレメントの数を前記サイズ・レ
ジスタ内のサイズ・コードに基づいて選択する
サイズ選択手段と を含む制御論理ユニツトと、 からなることを特徴とするデイジタルコンピユー
タ用中央処理装置。 ５ それぞれ演算コードを含む一連のマクロ命令
を解読・実行すべく動作するデイジタルコンピユ
ータ用中央処理装置であつて、 マクロ命令がオペランド指定子を含み、 オペランド指定子を解読するマイクロ命令を含
むマイクロ命令を収容する制御記憶装置と、 サイズ・レジスタと、 マクロ命令を解読する解読手段であつて、演算
コードに対応する第１のマクロ命令の制御記憶装
置内にアドレスを提供すべく前記演算コードを解
読する手段と、 前記演算コードで特定されたデータのサイズを
示すサイズ・コードを前記サイズ・レジスタにロ
ードする手段と を含む解読手段と、 各マイクロ命令の解読に応答して一連のマイク
ロ命令を実行する制御論理ユニツトであつて、 (i) 並列デイジタル・データを運ぶ複数のデー
タ・パス・エレメントと、 (ii) 各マイクロ命令を実行するために使用するデ
ータ・パス・エレメントの数を前記サイズ・レ
ジスタ内のサイズ・コードに基づいて選択する
サイズ選択手段と を含む制御論理ユニツトと、 からなることを特徴とするデイジタルコンピユー
タ用中央処理装置。 ６ 前記制御記憶装置内に収容されている各マイ
クロ命令がマイクロ命令サイズ・コードを含むフ
イールドを含んでおり、前記サイズ選択手段が前
記フイールド内にマイクロ命令・サイズ・コード
が含まれていないときには各マイクロ命令用のデ
ータ・パス・エレメントの数をサイズ・コードに
基づいて選択し、前記フイールド内にマイクロ命
令サイズ・コードが含まれているときにはマイク
ロ命令サイズ・コードに基づいて選択することを
特徴とする特許請求の範囲第５項に記載のデイジ
タルコンピユータ用中央処理装置。 ７ 前記サイズ選択手段が、前記フイールドの内
容に基づいてオペランド指定子を解読するため
に、マイクロ命令の実行中にサイズ・コードを修
正する手段を含んでいることを特徴とする特許請
求の範囲第６項に記載のデイジタルコンピユータ
用中央処理装置。 ８ 各マクロ命令が、該マクロ命令を作動させる
所与のサイズのデータを特定する演算コードを含
み、各マクロ命令が、各々が二進信号を運び得る
複数の並列データ・パス・エレメントを使用して
一連の所定のマイクロ命令を実行することで中央
論理装置によつて実行されるようにしてあるデイ
ジタルコンピユータ用中央処理装置内の一連のマ
クロ命令を解読・実行する方法であつて、 マクロ命令を解読する段階と、 対応する解読された演算コードで特定されたデ
ータのサイズを示すサイズ・コードをサイズ・レ
ジスタにロードする段階と、 各マイクロ命令を実行するために使用するデー
タ・パス・エレメントの数を前記サイズ・レジス
タにロードされた前記サイズ・コードに基づいて
選択する段階と、 前記選択されたデータ・パス・エレメントの数
を使用して前記マクロ命令に対応する一連のマイ
クロ命令を実行する段階と、 からなることを特徴とするデイジタルコンピユー
タ用中央処理装置を使用しての一連のマクロ命令
を解読・実行する方法。 ９ 前記マクロ命令の或るものがマクロ命令を作
動させる前記データを特定するオペランド指定子
を含み、前記マクロ命令の解読が、まず最初に対
応演算コードを解読し次に前記オペランド指定子
を逐次解読することで行なわれ、前記サイズ・レ
ジスタへのロードが、オペランド指定子が解読さ
れる毎にサイズ・コードを前記サイズ・レジスタ
へ選択的にロードすることを含んでいることを特
徴とする特許請求の範囲第８項に記載のデイジタ
ルコンピユータ用中央処理装置を使用しての一連
のマクロ命令を解読・実行する方法。 １０ 前記所定のマイクロ命令の各々がサイズ・
フイールドを含み、前記マイクロ命令の実行中に
使用されるデータ・パス・エレメントの数を、前
記サイズ・コードまたは前記サイズ・フイールド
のいずれかに基づいて選択し、該選択が前記サイ
ズ・フイールドの値に従うものであることを特徴
とする特許請求の範囲第９項に記載のデイジタル
コンピユータ用中央処理装置を使用しての一連の
マクロ命令を解読・実行する方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/538,373 US4586130A (en) | 1983-10-03 | 1983-10-03 | Central processing unit for a digital computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446135A JPS6446135A (en) | 1989-02-20 |
| JPH0210452B2 true JPH0210452B2 (ja) | 1990-03-08 |
Family
ID=24146659
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204201A Granted JPS60107138A (ja) | 1983-10-03 | 1984-10-01 | デイジタル・コンピユ−タ用中央処理装置 |
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