JP2577023B2

JP2577023B2 - 情報処理装置のアドレス拡張制御方式

Info

Publication number: JP2577023B2
Application number: JP62330239A
Authority: JP
Inventors: 真也渡部; 秀一安部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1997-01-29
Anticipated expiration: 2012-01-29
Also published as: DE3843638A1; US5038280A; JPH01173142A; DE3843638C2

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、アドレス拡張機能を有する情報処理装置に
係り、特に、そのアドレス拡張制御方式に関する。

〔従来の技術〕

データ処理システムで用いられる命令として、命令ア
ドレス、オペランドアドレス等、データ処理システムで
取り扱うアドレスのアドレス幅を例えば24ビツトと31ビ
ツトの２種類可能とし、このアドレス幅を切り替え、該
切り替えたアドレス幅で命令及びオペランドをアドレス
ルーチンにリンクする命令がある。以下、これをアドレ
スモード切替命令あるいは単にモード切替命令と云うこ
とにする。

第２図はモード切替命令の命令形式を示す。第２図に
示す如く、モード切替命令はBASSM命令とBSM命令の２種
類があり、これらはいずれも分岐タイプの命令である。
BASSM命令の動作は大略次の通りである。

（１）BASSM命令の汎用レジスタ番号指定部R₁で指定さ
れた汎用レジスタに、PSWの下位４バイト（ビツト０が
アドレスモード、ビツト１〜31が命令アドレス）をリン
ク情報として退避する。

（２）BASSM命令の汎用レジスタ番号指定部R₂で指定さ
れた汎用レジスタの４バイトの内、ビツト０を新たなア
ドレスモード、ビツト１〜31を新たな命令アドレスとし
て設定する。

これにより、装置は分岐先アドレスを含めて、新たに
設定されたアドレスモートに従う。BSM命令の動作は、
前記（１）でR₁により設定された汎用レジスタには、ビ
ツト０にアドレスモードのみが設定され、ビツト１〜31
は不変であることを除いてBASSM命令と同じである。

このようなアドレスモード設定を含む命令の処理を行
う情報処理装置に関する従来技術として、例えば、特開
昭60−142742号公報等に記載された技術が知られてい
る。以下、この種従来技術を図面により説明する。

第３図は従来技術による情報処理装置の構成例を示す
ブロツク図である。第３図において、１は命令レジス
タ、２は演算ユニツト、３は汎用レジスタ、４はアドレ
ス加算回路、５は命令先行読出しアドレスレジスタ、６
はインクリメンタ、7,8,9−2,11,14−1,14−2,17は選択
回路、10はPSWレジスタ、12は記憶装置、13は制御回
路、15は命令読出しアドレスモード・ラツチ、16はオペ
ランド再読出しアドレス・キユー、18はオペランド読出
しアドレス・レジスタである。

第３図に示す情報処理装置において、BASSM/BSM命令
が発行されたとき、命令レジスタ１には、そのオペレー
シヨンコード部OP及び汎用レジスタの番号指定部R₁,R₂
がセツトされる。汎用レジスタ３は、出力データのビツ
ト幅として０〜31の32ビツトを有し、アドレス加算回路
４は、分岐命令の分岐先アドレス、命令のオペランドア
ドレス等の計算に用いられる。このアドレス加算回路４
が分岐先アドレス等の命令アドレスを計算した場合、そ
の出力ビツト１〜31は、選択回路11を介して命令先行読
出し用アドレスレジスタ５に転送される。また、アドレ
ス加算回路４がオペランド・アドレスを計算した場合、
その出力ビツト１〜31は、選択回路17を介してオペラン
ド読出しアドレス・レジスタ18に転送格納されるととも
に、オペランド再読出しアドレス・キユー16の１つに格
納される。

メモリ・オペランドを指定する命令のデコードに同期
したオペランド読出し（以下、デコード同期リクエスト
という）の場合、前記アドレス加算回路４の出力ビツト
131は、選択回路17により選択され、オペランド読出し
アドレス・レジスタ18に格納される。このデコード同期
リクエストが記憶装置12で受付けられなかつた場合、制
御回路13は、再読出しリクエストを発行する。第３図に
示す例では、この再読出しリクエストは３サイクルおき
に、発行されるものとする。この再読出しリクエスト
時、オペランド再読出しアドレスは、オペランド再読出
しアドレス・キユー16より取出され、選択回路17を介し
てオペランド読出しアドレス・レジスタ18に転送され
る。

命令先行読出しアドレスレジスタ５は、その入力が選
択回路11を介して、アドレス加算回路４、PSWレジスタ1
0のビツト１〜31、インクリメンタ６の出力に接続され
ている。また、その出力は、ビツト１〜31がインクリメ
ンタ６に、ビツト１〜７が、選択回路７及び選択回路９
−２を介し、ビツト８〜31が選択回路９−２を介して記
憶装置12に接続されている。

インクリメンタ６は、命令先行読出しの単位に応じて
レジスタ５の内容をインクリメントする回路であり、例
えば命令先行読出し単位が８バイトの場合、レジスタ５
の内容を＋８する。

選択回路９−２は、命令読出し制御回路13の制御のも
とで、記憶装置12に送出する命令読出しアドレスとして
命令先行読出し用アドレスレジスタ５またはアドレス加
算器４のいずれか一方の出力であるアドレスを選択する
ように動作する。選択回路11は、制御回路13の制御のも
とで、初期設定時に、アドレス加算回路４またはPSWレ
ジスタ10のビツト１〜31のいずれか一方を選択し、更新
時に、インクリメンタ６を選択するように動作する。選
択回路14−２は、制御回路13の制御のもとで、命令レジ
スタ１のR₂部により選択された汎用レジスタ３の内容、
あるいは、演算ユニツト２の出力をその出力に読み出す
ように動作する。

PSWレジスタ10は、アドレスモード（図ではビツト
０）、次に実行すべき命令の命令アドレス（図ではビツ
ト１〜31）を保持する。制御回路13は命令のオペレーシ
ヨンコード部OPを入力として、命令先行読出し用アドレ
スレジスタ５、選択回路９−２、11等を制御する。

命令読出しアドレスモード・ラツチ15は、選択回路７
を介して命令読出し時のアドレスモード、すなわち、ア
ドレス幅の切り替えを制御する。また、オペランド読出
し時のアドレスモードは、PSWレジスタ10のアドレスモ
ードビツト、すなわち、汎用レージスタ３の出力または
演算ユニツト２の出力が選択回路14−１を介してセツト
されたビツト０の値によつて決まり、選択回路８によつ
て制御される。

前述したように、モード切替命令であるBASSM/BSM命
令は、分岐タイプの命令であるから、まず、BASSM/BSM
命令と同じ命令形式を有し、モード切替動作を含まない
普通の分岐命令の動作を、第３図を用いて説明する。

分岐命令が、命令レジスタ１にセツトされると、命令
のデコードステージが起動され、命令読出し制御回路13
は、送られてきた命令コードをデコードして、アドレス
加算器４、選択回路９−２、11に制御信号を送出する。
このとき、選択回路９−２に対する制御信号は、選択回
路制御部９−１を介して送出される。アドレス加算回路
４は、命令レジスタ１の汎用レジスタ番号指定部R₂によ
つて読出された汎用レジスタ３の内容より分岐先アドレ
スを計算する。選択回路11は、アドレス加算回路４から
のパスを選択し、該加算回路４が計算した分岐先アドレ
スを記憶装置12に転送する。制御回路13は、記憶装置12
に対し命令読出し要求信号を送出し、分岐先の命令の読
出しを起動する。後続の命令は、制御回路13の制御のも
とで、命令先行読出し用アドレスレジスタ５、インクリ
メンタ６を用いて、次々と更新されるアドレスを用い
て、記憶装置12より読出される。この動作は、次に分岐
命令又はPSWの命令アドレス部を変更する命令が命令レ
ジスタ１にセツトされてデコードされるか、割り込み等
でPSWの命令レジスタが変更されるまで続けられる。

前述の動作は、分岐命令のデコードステージに同期し
て起動されるものである。

一方、PSWレジスタ10は、命令の実行ステージに同期
して、次に実行すべき命令アドレスに更新される。分岐
命令の場合、実行ステージに同期して、命令のR₂部で指
定された汎用レジスタの内容（換言すれば分岐先のアド
レス）が、演算ユニツト２、選択回路14−２を介してPS
Wレジスタ10のビツト１〜31にセツトされる。

以上が、モード切替動作を含まない分岐命令の動作で
ある。ここで、アドレスモードビツトを考えると、これ
は、命令の実行ステージに同期して更新されるべきもの
である。何故なら、アドレスモードビツトは、モード切
替命令の直前の命令の実行が完了するまで変更されては
ならないからである。

次にモード切替命令であるBASSM/BSM命令の動作を説
明する。

これらのモード切替命令は、分岐タイプの命令であ
り、ぜ術の分岐命令と異なるのは、モード切替命令の場
合は、その分岐先アドレスを含めて、後続の命令アドレ
ス、オペランドアドレス等が新しいアドレスモードの制
御をうける点にある。従つて、モード切替命令を実行す
る場合、分岐先の命令読出しを含めて、新しいルーチン
の命令先行読出しは、モード切替命令で指定された新し
いアドレス・モードに従わなければならない。

従来技術による情報処理装置は、アドレスモードビツ
ト・ラツチを、モード切替命令の実行ステージに同期し
て更新されるものとは別に、モード切替命令のデコード
に同期して更新される命令読出しラツチ15を設け、この
命令読出しモードラツチ15により命令読出しアドレスを
制御することにより、モード切替命令に対する分岐先命
令の読出しを高速化できるものである。

以下、このモード切替命令の動作を第３図を参照して
説明する。

モード切替命令が、命令レジスタ１にセツトされる
と、命令のデコードステージが起動され、制御回路13
は、送られて来た命令コードをデコードして、すでに述
べた通常の分岐命令のデコードステージの動作と共に、
命令読出し用アドレスモードラツチ15に対し、命令レジ
スタ１のR₂部を用いて汎用レジスタ３から読出された新
たなアドレスモードビツトをセツトするための制御信号
を送出する。この命令読出し用アドレスモードラツチ15
がセツトされると、選択回路7,8はモード切替命令によ
り指定されたアドレスモードに切り換わるので、該モー
ド切替命令のデコードに同期して、通常の分岐命令の場
合と同じようにリンク先の命令列の先行読出しを開始す
ることができる。

これにより、第３図に示す従来技術による情報処理装
置は、分岐先命令列の先行読出しを命令デコードと同時
に行うことが可能となる。

〔発明が解決しようとする問題点〕

しかし、前記従来技術は、モード切替命令の実行ステ
ージで、PSWレジスタ10のビツト０で示されるアドレス
・モードの切替えが行われるまで、リンク先命令のオペ
ランド読出し、すなわち、デコードが持たされ、情報処
理装置の性能向上が困難であるという問題点があつた。

この問題点を以下第４図（ａ）により説明する。この
例では、命令読出しIFを、デコードD_i、メモリ読出し
A_i、転送L_iの３段のパイプラインにより実行し、オペラ
ンド読出しOFを、デコードＤ、メモリ読出しＡ、転送
Ｌ、実行Ｅの４段のパイプラインにより実行する場合を
示している。

第４図（ａ）において、命令は、アドレスモード切
替命令であり、サイクル１でこの命令がデコードされる
と同時に、分岐先命令読出しが起動される。この分岐先
命令読出しの分岐先命令は、前記命令と同時にデコ
ードが開始され、サイクル３で転送が終了し、サイクル
４でデコード可能な状態となる。しかし、このデコード
は、オペランド読出し用アドレス・モードの切替、すな
わち、アドレスモード切替命令の実行完了まで待たさ
れることになり、第４図（ａ）の例では、サイクル７で
行われている。すなわち、このようなデコード動作の遅
れにより、前記従来技術は、３サイクルの性能劣化が発
生していることになる。

本発明の目的は、前記従来技術の問題点を解決し、モ
ード切替命令のリンク先命令のデコード開始を直ちに行
い得るようにし、モード切替命令を高速に処理すること
を可能とした情報処理装置のアドレス拡張制御方式を提
供することにある。

〔問題点を解決するための手段〕

命令及びオペランドのアドレス幅を切替えるアドレス
拡張機能を有する情報処理装置において、アドレスモー
ド切替命令のデコードに同期してアドレスモードがセッ
トされ、前記アドレスモード切替命令のリンク先の命令
列の先行読出しを前記デコードに同期して開始する命令
読出しのアドレス幅を制御する第１の手段と、オペラン
ド読出しのアドレス幅を制御する第２の手段と、命令の
デコードに同期してオペランド読出しを行う第３の手段
と、該第３の手段によるオペランド読出しが直ちに処理
できなかった場合、再度オペランド読出しを行う第４の
手段と、前記第３の手段によるオペランド読出しと前記
第４の手段によるオペランド読出しについて所定の優先
順位に従っていずれかを選択する第５の手段と、前記第
３の手段によるオペランド読出し時のアドレスモードを
記憶し、前記第４の手段によるオペランド読出し時に記
憶したアドレスモードを出力する第６の手段とを備え、
前記第５の手段への選択指示と同一の指示に従って、前
記第１の手段または前記第６の手段のアドレスモードの
いずれか一方を、前記第２の手段に設定し、オペランド
の読出しを行うことにより達成される。

〔作用〕

オペランド読出し時、デコード同期リクエスト、再読
出しリクエストのいずれにおいても、然るべきアドレス
モードが保証されるため、２つのモードのオペランド読
出しリクエストの混在が可能となり、モード切替命令の
リンク先命令のデコードをモード切替命令の実行ステー
ジの完了まで待たせる必要がなくなる。これにより、モ
ード切替命令を高速に処理することが可能となる。

〔実施例〕

以下、本発明の一実施例を図面により詳細に説明す
る。

第１図は本発明を適用した情報処理装置の一実施例の
構成を示すブロツク図である。第１図において、19はオ
ペランド再読出しアドレス・モード・キユー、20は選択
回路、21はオペランド再読出しアドレス・モード・ラツ
チであり、他の符号は第３図の場合と同一である。

第１図に示す本発明の実施例は、第３図に示す従来技
術による情報処理装置に、オペランド再読出しアドレス
・モード・キユー19と、選択回路20と、オペランド再読
出しアドレス・モード・ラツチ21を設けた点に特徴を有
する。

オペランド再読出しアドレス・モード・キユー19は、
オペランド再読出しアドレス・キユー16に対応して設け
られる。すなわち、オペランド読出しのうち、デコード
同期リクエストが発行された場合、オペランド読出しア
ドレスが、アドレス加算回路４よりオペランド再読出し
アドレス・キユー16に格納されると同時に、命令読出し
アドレス・モード・ラツチ15で示されるアドレス・モー
ドが、読出しアドレス・モード・キユー19に格納され
る。

オペランド再読出しリクエストが発行されると、オペ
ランド再読出しアドレス・キユー16、オペランド再読出
しアドレス・モード・キユー19の夫々から、アドレス及
びアドレス・モードが取出される。このアドレスは、選
択回路17を介してオペランド読出しアドレス・レジスタ
18にセツトされ、アドレス・モードは、選択回路20を介
してアドレス・モード・ラツチ21にセツトされる。

命令読出しアドレス・モード・ラツチ15は、第３図で
示した従来技術の場合と同様に制御される。すなわち、
この命令読出しアドレス・モード・ラツチ15は、アドレ
ス・モード切替命令に対して、命令のデコードに同期し
て新しいアドレス・モードにセツトされる。そして、リ
ンク先の先行命令の読出しは、この命令読出しアドレス
・モード・ラツチ15を用いて行われる。また、リンク先
の命令のオペランド読出しについても、アドレス・モー
ド・切替命令のデコードに同期して、命令読出しアドレ
ス・モード・ラツチ15に新しいアドレス・モードが設定
されているため、この命令読出しアドレス・モード・ラ
ツチ15を用いてアドレス・モードを決定することができ
る。

選択回路20は、デコード同期リクエストが発行された
とき、命令読出しアドレス・モード・ラツチ15の側を、
命令再読出しリクエストが発行されたとき、オペランド
再読出しアドレス・モード・キユー19の側を選択し、そ
のアドレス・モードをオペランド再読出しアドレス・モ
ード・ラツチ21にセツトする。このアドレス・モード・
ラツチ21は、オペランド再読出し時におけるアドレスモ
ードを保証するものであり、命令処理速度を向上させる
ことができる。

前述した本発明の一実施例における命令の処理の流れ
を第４図（ｂ）により説明する。

第４図（ｂ）において、命令読出しIF及びオペランド
読出しOFの実行は、第４図（ａ）の場合と同様である。
本発明の実施例では、第４図（ｂ）に示すように、アド
レス・モード切替命令リンク先命令のデコードをサ
イクル４で実行できるため、この命令の実行をサイクリ
ン７で開始することができる。アドレス・モード切替命
令の実行性能は、従来技術の場合第４図（ａ）に示すよ
うに、１命令の処理に６サイクル必要であつたのに対
し、本発明の実施例の場合、第４図（ｂ）に示すよう
に、実効的に３サイクルでよいことになり、大きく性能
改善を図ることができる。

次に、命令処理の流れの別の例を第５図（ａ），
（ｂ）により説明する。

第５図（ａ）は従来技術の場合の、第５図（ｂ）は本
発明の実施例の場合の命令処理の流れであり、第５図
（ａ），（ｂ）において、はアドレスモード切替命令
に先行する命令、はアドレスモード切替命令、はリ
ンク先の命令であり、第５図（ａ），（ｂ）は、命令
のオペランド読出し（デコード同期リクエスト）が記憶
装置12でサイクル１の時点で受付けられず、サイクル４
で再読出しが行われた場合を示している。アドレスモー
ドは、アドレスモード切替命令により、ＡからＢに変更
されるものであり、命令のオペランド読出しは、アド
レスモードＡに従い、命令のオペランド読出しは、ア
ドレスモードＢに従う。

第５図（ａ）に示す従来技術の場合、命令が記憶装
置で受付けられず、の再読出しがサイクル４で行われ、
これに伴い命令のオペランド読出しは、サイクル４で
開始され、デコードＤ、メモリ読出しＡ、転送Ｌ、実効
Ｅの処理が順次実行され、サイクル10で終了する。この
命令の終了まで、リンク先命令のオペランド読出し
が待たされるため、この読出しは、結局サイクル11で開
始されサイクル14で終了することになる。すなわち、従
来技術の場合、前述のような条件下での命令の処理に14
サイクルを必要とした。

一方、第５図（ｂ）に示す本発明の実施例の場合、第
４図（ｂ）で説明したと同様に、命令のオペランド読
出しのデコードに引続き、リンク先命令のオペランド
読出しのデコードを開始することができるので、この命
令のオペランド読出しは、サイクル11で終了すること
ができる。すなわち、本発明の実施例によれば、オペラ
ンド再読出し時についても、アドレスモードが保証さ
れ、処理速度を向上させることができる。

前述した本発明の実施例による情報処理装置は、命令
のデコードに同期してオペランド読出しを行う第３の手
段としてのアドレス加算器４と、該第３の手段によるオ
ペランド読出しが直ちに処理できなかつた場合、再度オ
ペランド読出しを行う第４の手段としての再読出しアド
レス・キユー16と、前記第３の手段によるオペランド読
出しと前記第４の手段によるオペランド再読出しについ
て所定の優先順位に従つて、いずれかを選択する第５の
手段としての選択回路17とを備え、命令及びオペランド
のアドレス幅を切替えるアドレス拡張機能を有するもの
であり、さらに、命令読出しのアドレス幅を制御する第
１の手段として、命令読出しアドレスモード・ラツチ15
と、オペランド再読出しのアドレス読出しのアドレス幅
を制御する第２の手段としてオペランド再読出しアドレ
スモードラツチ21と、前記第３の手段によるオペランド
読出し時のアドレスモードを記憶し、前記第４の手段に
よるオペランド再読出し時に、記憶したアドレスモード
を出力する第６の手段として、オペランド再読出しアド
レスモード・キユー19とを備え、前記第５の手段への選
択指示と同一の指示に従つて、前記第１の手段または第
６の手段のアドレスモードのいずれか一方を前記第２の
手段に設定し、オペランドの読出しを行うものである。

〔発明の効果〕

以上説明したように、本発明によれば、アドレスモー
ド切替命令のリンク先命令のオペランド読出しを直ちに
行うことができ、情報処理装置の処理の高速化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロツク図、第
２図はモード切替命令の命令形式を示す図、第３図は従
来技術の構成例を示すブロツク図、第４図（ａ），
（ｂ）、第５図（ａ），（ｂ）は命令の流れを説明する
図である。１……命令レジスタ、２……演算ユニツト、３……汎用
レジスタ、４……アドレス加算回路、５……命令先行読
出しアドレスレジスタ、６……インクリメンタ、7,8,9
−2,11,14−1,14−2,17,20……選択回路、10……PSWレ
ジスタ、12……記憶装置、13……制御回路、15……命令
読出しアドレスモードラツチ、16……オペランド再読出
しアドレス・キユー、18……オペランド読出しアドレス
・レジスタ、19……オペランド再読出しアドレス・モー
ド・キユー、21……オペランド再読出しアドレス・モー
ド・ラツチ。

Claims

(57)【特許請求の範囲】

【請求項１】命令及びオペランドのアドレス幅を切替え
るアドレス拡張機能を有する情報処理装置において、ア
ドレスモード切替命令のデコードに同期してアドレスモ
ードがセットされ、前記アドレスモード切替命令のリン
ク先の命令列の先行読出しを前記デコードに同期して開
始する命令読出しのアドレス幅を制御する第１の手段
と、オペランド読出しのアドレス幅を制御する第２の手
段と、命令のデコードに同期してオペランド読出しを行
う第３の手段と、該第３の手段によるオペランド読出し
が直ちに処理できなかった場合、再度オペランド読出し
を行う第４の手段と、前記第３の手段によるオペランド
読出しと前記第４の手段によるオペランド読出しについ
て所定の優先順位に従っていずれかを選択する第５の手
段と、前記第３の手段によるオペランド読出し時のアド
レスモードを記憶し、前記第４の手段によるオペランド
読出し時に記憶したアドレスモードを出力する第６の手
段とを備え、前記第５の手段への選択指示と同一の指示
に従って、前記第１の手段または前記第６の手段のアド
レスモードのいずれか一方を、前記第２の手段に設定
し、オペランドの読出しを行うことを特徴とする情報処
理装置のアドレス拡張制御方式。