JPH0545985B2 - - Google Patents
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- JPH0545985B2 JPH0545985B2 JP58123246A JP12324683A JPH0545985B2 JP H0545985 B2 JPH0545985 B2 JP H0545985B2 JP 58123246 A JP58123246 A JP 58123246A JP 12324683 A JP12324683 A JP 12324683A JP H0545985 B2 JPH0545985 B2 JP H0545985B2
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- 238000001514 detection method Methods 0.000 claims description 14
- 230000004044 response Effects 0.000 claims 6
- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
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- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- 230000001934 delay Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は命令実行に必要なオペランドを格納す
る記憶装置を有するデータ処理に関する。
る記憶装置を有するデータ処理に関する。
〔従来の技術〕
第１図のレジスタ１０にStorage−to−
Storage命令（２つのオペランドデータがともに
ストレジに存在し、演算結果もそのストレジに格
納される形式の命令、以下SS命令と呼ぶ）のフ
オーマツトを示す。第１図においてOPは命令の
オペレーシヨンコード、L1，L2は２つのオペラ
ンドの長さを示すレングスコード、B1，B2はア
ドレス計算に用いる汎用レジスタ（ベースレジス
タ）の番号、D1，D2は偏位値（デイスプレース
メント）である。
Storage命令（２つのオペランドデータがともに
ストレジに存在し、演算結果もそのストレジに格
納される形式の命令、以下SS命令と呼ぶ）のフ
オーマツトを示す。第１図においてOPは命令の
オペレーシヨンコード、L1，L2は２つのオペラ
ンドの長さを示すレングスコード、B1，B2はア
ドレス計算に用いる汎用レジスタ（ベースレジス
タ）の番号、D1，D2は偏位値（デイスプレース
メント）である。
第１オペランドの先頭アドレスは（B1）＋D1の
和で求められ、後尾のアドレスは（B1）＋D1＋L1
の和で求められる。ここで、（B1）はベースレジ
スタB1の内容を示す。同様に第２のオペランド
の先頭および後尾のアドレスは（B2）＋D2および
（B2）＋D2＋L2で求められる。これらのアドレス
は論理アドレスである。演算は第１、第２オペラ
ンドの間で行われ、演算結果は第１オペランドの
記憶領域に格納される。
和で求められ、後尾のアドレスは（B1）＋D1＋L1
の和で求められる。ここで、（B1）はベースレジ
スタB1の内容を示す。同様に第２のオペランド
の先頭および後尾のアドレスは（B2）＋D2および
（B2）＋D2＋L2で求められる。これらのアドレス
は論理アドレスである。演算は第１、第２オペラ
ンドの間で行われ、演算結果は第１オペランドの
記憶領域に格納される。
第２図ａは、パイプライン制御のコンピユータ
における連続するSS命令の動作の流れを示して
いる。第２図ａのＤ，Ａ，Ｌ，Ｅ，Ｐ，Ｓはそれ
ぞれパイプライン処理の異なるステージを示して
おり、１サイクル毎に異なつた命令の処理が開始
され、複数の命令を並行して処理することができ
る。
における連続するSS命令の動作の流れを示して
いる。第２図ａのＤ，Ａ，Ｌ，Ｅ，Ｐ，Ｓはそれ
ぞれパイプライン処理の異なるステージを示して
おり、１サイクル毎に異なつた命令の処理が開始
され、複数の命令を並行して処理することができ
る。
Ｄは命令の解読およびオペランドの論理アドレ
スを求めるための加算を行うステージ、Ａは算出
されたオペランドの論理アドレスを実アドレスへ
変換するステージ、Ｌはバツフアメモリからオペ
ランドデータを読出すステージ、Ｅは求められた
オペランドデータを使つて演算を行うステージ、
Ｐは演算結果を格納するための論理アドレスを実
アドレスに変換するステージ、Ｓはバツフアメモ
リに演算結果を書き込むステージである。
スを求めるための加算を行うステージ、Ａは算出
されたオペランドの論理アドレスを実アドレスへ
変換するステージ、Ｌはバツフアメモリからオペ
ランドデータを読出すステージ、Ｅは求められた
オペランドデータを使つて演算を行うステージ、
Ｐは演算結果を格納するための論理アドレスを実
アドレスに変換するステージ、Ｓはバツフアメモ
リに演算結果を書き込むステージである。
ここで、SS命令の場合にはオペランド長が長
かつたり、複雑な処理を必要とする命令が多いた
め、一般にＥステージとして２サイクル以上を要
する。第２図ａはＥステージが２サイクルの命令
１〜４が連続する場合の動作を示しており、この
とき命令の演算は２サイクルピツチで処理され
る。
かつたり、複雑な処理を必要とする命令が多いた
め、一般にＥステージとして２サイクル以上を要
する。第２図ａはＥステージが２サイクルの命令
１〜４が連続する場合の動作を示しており、この
とき命令の演算は２サイクルピツチで処理され
る。
このようにパイプライン制御方式のデータ処理
装置においては、複数の命令がオーバラツプして
進行する。この結果、後続の命令のオペランド読
み出しが先行の命令のオペランド書込みよりも先
行する場合、即ち、先行命令（たとえば命令１）
のＳステージよりも後続命令（たとえば命令２）
のＬステージが先行する場合が生じてくる。命令
処理の順序性が要求されるアーキテクチヤのデー
タ処理装置では、先行する実行中または実行待ち
の命令が変更しようとしている記憶領域からその
変更前に後続の命令のオペランド読み出しを実行
しようとする場合、この矛盾を検出し先行命令に
よる記憶領域の変更が完了するまでこの後続の命
令のオペランド読み出しを遅らせること、即ち先
行命令のＳステージ完了まで後続命令のＬステー
ジを遅らせ、この矛盾を解消する必要がある。こ
の処理は一般にOSC（Operand Store Compare）
と呼ばれている。
装置においては、複数の命令がオーバラツプして
進行する。この結果、後続の命令のオペランド読
み出しが先行の命令のオペランド書込みよりも先
行する場合、即ち、先行命令（たとえば命令１）
のＳステージよりも後続命令（たとえば命令２）
のＬステージが先行する場合が生じてくる。命令
処理の順序性が要求されるアーキテクチヤのデー
タ処理装置では、先行する実行中または実行待ち
の命令が変更しようとしている記憶領域からその
変更前に後続の命令のオペランド読み出しを実行
しようとする場合、この矛盾を検出し先行命令に
よる記憶領域の変更が完了するまでこの後続の命
令のオペランド読み出しを遅らせること、即ち先
行命令のＳステージ完了まで後続命令のＬステー
ジを遅らせ、この矛盾を解消する必要がある。こ
の処理は一般にOSC（Operand Store Compare）
と呼ばれている。
OSCが起つた場合、上述のごとく後続の命令
のオペランド読み出しがOSC解消まで遅らせら
れるのでパイプラインが乱れ、性能が低下する。
第２図ｂは第２図ａの命令１〜４のすべてに関し
てOSCが起つた場合、即ち、命令１が変更する
ストレジデータを命令２が必要とし、命令２が変
更するストレジデータを命令３が必要とする等の
場合の動作を示している。
のオペランド読み出しがOSC解消まで遅らせら
れるのでパイプラインが乱れ、性能が低下する。
第２図ｂは第２図ａの命令１〜４のすべてに関し
てOSCが起つた場合、即ち、命令１が変更する
ストレジデータを命令２が必要とし、命令２が変
更するストレジデータを命令３が必要とする等の
場合の動作を示している。
第２図ｂでは、命令は５サイクルピツチで処理
されていく。したがつて、OSCが生じると第２
図ａとｂの差、即ち３サイクルの性能劣下を生じ
る欠点がある。
されていく。したがつて、OSCが生じると第２
図ａとｂの差、即ち３サイクルの性能劣下を生じ
る欠点がある。
本発明の目的は、OSCが起つた場合のパイプ
ラインの乱れを低減したデータ処理装置、すなわ
ち、先行命令が変更するストレジデータを、スト
レジを介することなく後続命令へ引き渡すことに
より、先行命令のストレジ書込みを待たずして後
続命令の演算を開始できるようなデータ処理装置
を提供することにある。
ラインの乱れを低減したデータ処理装置、すなわ
ち、先行命令が変更するストレジデータを、スト
レジを介することなく後続命令へ引き渡すことに
より、先行命令のストレジ書込みを待たずして後
続命令の演算を開始できるようなデータ処理装置
を提供することにある。
このような目的を達成するために本発明では、
該メモリから第１のオペランドを読み出す第１の
命令を、演算の結果得られる第２のオペランドを
メモリへ格納するプログラム上の先行する第２の
命令の実行と並行して実行するデータ処理装置で
あつて、該第２のオペランドの少くとも一部が該
第１のオペランドのために利用可能か否かを判別
する第１の手段と、判別の結果が肯定的なとき
に、該第１の命令の実行結果として演算装置から
出力される第２のオペランドの少くとも一部を該
第１のオペランドのために使用する第２の手段を
設ける。
該メモリから第１のオペランドを読み出す第１の
命令を、演算の結果得られる第２のオペランドを
メモリへ格納するプログラム上の先行する第２の
命令の実行と並行して実行するデータ処理装置で
あつて、該第２のオペランドの少くとも一部が該
第１のオペランドのために利用可能か否かを判別
する第１の手段と、判別の結果が肯定的なとき
に、該第１の命令の実行結果として演算装置から
出力される第２のオペランドの少くとも一部を該
第１のオペランドのために使用する第２の手段を
設ける。
第１の命令の演算結果を主記憶又はバツフアメ
モリに書かれる前に利用するので、第２の命令の
演算の実行開始を早めることができる。
モリに書かれる前に利用するので、第２の命令の
演算の実行開始を早めることができる。
まず、本実施例における考え方を示す。演算に
２サイクル以上を必要とする命令がデコードされ
ると、次命令のデコードを１サイクル遅らせ、か
わりに該命令と次命令及びそれ以前の命令との間
のOSCを検出する処理を行ない、D′ステージで
OSCを検出した場合には、（）従来のOSC検出
回路がOSCを検出しても、後続命令のオペラン
ド読出しを遅らせないようにし、（）演算器に
於ては次命令のオペランドデータとして、ストレ
ジより読み出したデータのかわりに、先行命令の
演算結果を使用するようにしている。
２サイクル以上を必要とする命令がデコードされ
ると、次命令のデコードを１サイクル遅らせ、か
わりに該命令と次命令及びそれ以前の命令との間
のOSCを検出する処理を行ない、D′ステージで
OSCを検出した場合には、（）従来のOSC検出
回路がOSCを検出しても、後続命令のオペラン
ド読出しを遅らせないようにし、（）演算器に
於ては次命令のオペランドデータとして、ストレ
ジより読み出したデータのかわりに、先行命令の
演算結果を使用するようにしている。
このために、演算器内に先行命令の演算結果を
次命令へ引き渡すためのデータレジスタを設け、
さらに、先行命令処理の一部として、次命令が必
要とする予測されるデータの位置合わせを行つて
データレジスタに予めセツトしておく。
次命令へ引き渡すためのデータレジスタを設け、
さらに、先行命令処理の一部として、次命令が必
要とする予測されるデータの位置合わせを行つて
データレジスタに予めセツトしておく。
本実施例では、SS命令の内、10進演算命令に
本発明を適用した場合について説明する。
本発明を適用した場合について説明する。
第２図ｃは第２図ｂと同様に、命令１〜４のす
べてに関してOSCが起つた場合の、本実施例の
タイムチヤートを示している。以下各ステージに
対応して説明する。
べてに関してOSCが起つた場合の、本実施例の
タイムチヤートを示している。以下各ステージに
対応して説明する。
第１図に於て、命令コードが命令レジスタ１０
にセツトされると、Ｄステージの動作として、汎
用レジスタ１２からB1，B2で示されるベースレ
ジスタの内容がそれぞれ線１２Ａ，１２Ｂへ読み
出され、線１０Ａ，１０Ｂに読み出されるデイス
プレースメントD1，D2とから（B1）＋D1，（B2）
＋D2の演算がアドレス加算器１４，１５で行わ
れて、論理アドレスレジスタ１６，１７にセツト
され、またレングスコードL1，L2は線１０Ｃ，
１０Ｄを介してレジスタ１８，１９にセツトされ
る。オペコードOPは線１０Ｅを介してレジスタ
１３にセツトされる。又、命令レジスタ１０の内
容である命令コードは、本発明の特徴である
OSC制御回路１１に送られる。
にセツトされると、Ｄステージの動作として、汎
用レジスタ１２からB1，B2で示されるベースレ
ジスタの内容がそれぞれ線１２Ａ，１２Ｂへ読み
出され、線１０Ａ，１０Ｂに読み出されるデイス
プレースメントD1，D2とから（B1）＋D1，（B2）
＋D2の演算がアドレス加算器１４，１５で行わ
れて、論理アドレスレジスタ１６，１７にセツト
され、またレングスコードL1，L2は線１０Ｃ，
１０Ｄを介してレジスタ１８，１９にセツトされ
る。オペコードOPは線１０Ｅを介してレジスタ
１３にセツトされる。又、命令レジスタ１０の内
容である命令コードは、本発明の特徴である
OSC制御回路１１に送られる。
第７図は、OSC制御回路１１の一例を示すブ
ロツク図である。Ｄステージに同期して、レジス
タ１００には該命令コードのオペレーシヨンコー
ドOP′、第１オペランドのレングスコードL1′、
ベースレジスタ番号B1′、デイスプレースメント
D1′がセツトされる。又、Ｄステージに同期し
て、以前レジスタ１００にあつた内容はレジスタ
１１０にセツトされる。即ち、命令のＤステージ
毎に命令レジスタ１０→１００→１１０と順にそ
の内容がセツトされていく。
ロツク図である。Ｄステージに同期して、レジス
タ１００には該命令コードのオペレーシヨンコー
ドOP′、第１オペランドのレングスコードL1′、
ベースレジスタ番号B1′、デイスプレースメント
D1′がセツトされる。又、Ｄステージに同期し
て、以前レジスタ１００にあつた内容はレジスタ
１１０にセツトされる。即ち、命令のＤステージ
毎に命令レジスタ１０→１００→１１０と順にそ
の内容がセツトされていく。
もし、該命令コードが10進演算命令であつた場
合、次サイクルでは、次命令のＤステージを開始
せず、かわりにD′ステージの動作を起動し、上
記10進演算命令（以下命令２と呼ぶ）とその前に
デコードされた命令（以下命令１と呼ぶ）と次に
デコードされる命令（以下令命３と呼ぶ）との間
で以下に示す比較が行われる。
合、次サイクルでは、次命令のＤステージを開始
せず、かわりにD′ステージの動作を起動し、上
記10進演算命令（以下命令２と呼ぶ）とその前に
デコードされた命令（以下命令１と呼ぶ）と次に
デコードされる命令（以下令命３と呼ぶ）との間
で以下に示す比較が行われる。
命令１，２，３のオペレーシヨンコード等はそ
れぞれレジスタ１１０，１００，１０にセツトさ
れている。
れぞれレジスタ１１０，１００，１０にセツトさ
れている。
第７図のデコーダ１０２，１１２では、命令３
のオペコードOPと命令２、命令１のオペコード
OP′，OP″を比較し、演算結果の引き渡し可能な
命令の組合せかどうかをデコードし、可能である
とき１０２Ａ，１１２Ａをそれぞれ“１”にす
る。
のオペコードOPと命令２、命令１のオペコード
OP′，OP″を比較し、演算結果の引き渡し可能な
命令の組合せかどうかをデコードし、可能である
とき１０２Ａ，１１２Ａをそれぞれ“１”にす
る。
一方、比較器１０４では、L1′≧L2，B1′＝B2，
L1′＋D1′＝L2＋D2の比較が行われ、全ての条件
が成立すると線１０４Ａを“１”にする。比較器
１０６，１１４，１１６でも同様の比較が行わ
れ、それぞれ条件が成立すると線１０６Ａ，１１
４Ａ，１１６Ａを“１”にする。さらに、アンド
回路１０３，１０５，１１３，１１５によりアン
ドがとられ、それぞれ線１０３Ａ，１０５Ａ，１
１３Ａ，１１５Ａを“１”にする。以上がD′ス
テージの動作である。
L1′＋D1′＝L2＋D2の比較が行われ、全ての条件
が成立すると線１０４Ａを“１”にする。比較器
１０６，１１４，１１６でも同様の比較が行わ
れ、それぞれ条件が成立すると線１０６Ａ，１１
４Ａ，１１６Ａを“１”にする。さらに、アンド
回路１０３，１０５，１１３，１１５によりアン
ドがとられ、それぞれ線１０３Ａ，１０５Ａ，１
１３Ａ，１１５Ａを“１”にする。以上がD′ス
テージの動作である。
ここで、上記比較の意味する所を比較回路１０
４を例にとり第８図により説明する。命令２が変
更しようとしている記憶領域Ｒ２（ハツチングで
図示した領域）について命令３との間でOSCが
生じる場合として第８図ａ〜ｅがある。即ち、第
８図ａは命令３が必要とする記憶領域Ｒ３が記憶
領域Ｒ２に含まれる場合、第８図ｂは逆に記憶領
域Ｒ２が記憶領域Ｒ３に含まれる場合、第８図
ｃ，ｄは記憶領域Ｒ２と記憶領域Ｒ３の一部が重
複する場合である。第８図ｅは第８図ａの特殊ケ
ースであり、記憶領域Ｒ３が記憶領域Ｒ２に含ま
れかつ、記憶領域Ｒ２と記憶領域Ｒ３の右端が一
致する場合を示す。上記比較ではB1′＝B2即ち
（B1′）＝（B2）（（ ）はレジスタの内容を示す）
で、かつL1′＋D1′＝L2＋D2であるため、（B1′）
＋L1′＋D1′＝（B2）＋L2＋D2となり、さらにL1′
≧L2であるため、第８図ｅの場合であることを
示している。
４を例にとり第８図により説明する。命令２が変
更しようとしている記憶領域Ｒ２（ハツチングで
図示した領域）について命令３との間でOSCが
生じる場合として第８図ａ〜ｅがある。即ち、第
８図ａは命令３が必要とする記憶領域Ｒ３が記憶
領域Ｒ２に含まれる場合、第８図ｂは逆に記憶領
域Ｒ２が記憶領域Ｒ３に含まれる場合、第８図
ｃ，ｄは記憶領域Ｒ２と記憶領域Ｒ３の一部が重
複する場合である。第８図ｅは第８図ａの特殊ケ
ースであり、記憶領域Ｒ３が記憶領域Ｒ２に含ま
れかつ、記憶領域Ｒ２と記憶領域Ｒ３の右端が一
致する場合を示す。上記比較ではB1′＝B2即ち
（B1′）＝（B2）（（ ）はレジスタの内容を示す）
で、かつL1′＋D1′＝L2＋D2であるため、（B1′）
＋L1′＋D1′＝（B2）＋L2＋D2となり、さらにL1′
≧L2であるため、第８図ｅの場合であることを
示している。
線１０３Ａは命令２の第１オペランドと命令３
の第２オペランドの間の比較結果を、他も同様に
線１０５Ａは命令２の第１オペランドと命令３の
第１オペランド間、線１１３Ａは命令１の第１オ
ペランドと命令３の第２オペランド間、線１１５
Ａは命令１の第１オペランドと命令３の第１オペ
ランド間の比較結果を示している。
の第２オペランドの間の比較結果を、他も同様に
線１０５Ａは命令２の第１オペランドと命令３の
第１オペランド間、線１１３Ａは命令１の第１オ
ペランドと命令３の第２オペランド間、線１１５
Ａは命令１の第１オペランドと命令３の第１オペ
ランド間の比較結果を示している。
これらの比較結果は、第１図で示されるよう
に、命令３のＤステージに同期して、レジスタ６
０，６１，６２，６３にそれぞれセツトされる。
に、命令３のＤステージに同期して、レジスタ６
０，６１，６２，６３にそれぞれセツトされる。
次にＡステージでは、第１図で示される論理ア
ドレスレジスタ１６，１７の内容が線１６Ａ，１
７Ａを介し第３図のアドレス変換回路２６０，２
７０に送られ、実アドレスに変換されて実アドレ
スレジスタ２６，２７にセツトされる。
ドレスレジスタ１６，１７の内容が線１６Ａ，１
７Ａを介し第３図のアドレス変換回路２６０，２
７０に送られ、実アドレスに変換されて実アドレ
スレジスタ２６，２７にセツトされる。
また、アライン制御回路２８０，２９０では、
レジスタ１８，１９からのレングスコードの内容
線１８Ａ，１９Ａとアドレス変換の対象とならな
い下位のアドレス線１６Ａ，１７Ａの内容からア
ライナ３６，３７でシフトを行うためのシフト数
を決定する。このシフト数について第５図ａを用
いて説明する。第５図の斜線で示したオペランド
データにおいて、先に説明したとおり右端アドレ
スは（B）＋D＋L（＝１，２）で示され、
その下位3bitで８バイト境界内のアドレスが示さ
れる。この3bitの値をｘとすると７−ｘバイト右
にシフトすることにより第５図ａの下の様に、オ
ペランドデータの右端が８バイトの右端にあつた
出力が得られる。
レジスタ１８，１９からのレングスコードの内容
線１８Ａ，１９Ａとアドレス変換の対象とならな
い下位のアドレス線１６Ａ，１７Ａの内容からア
ライナ３６，３７でシフトを行うためのシフト数
を決定する。このシフト数について第５図ａを用
いて説明する。第５図の斜線で示したオペランド
データにおいて、先に説明したとおり右端アドレ
スは（B）＋D＋L（＝１，２）で示され、
その下位3bitで８バイト境界内のアドレスが示さ
れる。この3bitの値をｘとすると７−ｘバイト右
にシフトすることにより第５図ａの下の様に、オ
ペランドデータの右端が８バイトの右端にあつた
出力が得られる。
即ち、10進命令の場合小数点位置はデータの右
端にあるので第１、第２オペランドの小数点位置
がともにオペランドの右端が最右に位置する様、
アライナ３６，３７にてシフトしかつ不要な部分
にゼロ埋め込みが行われる（以下右詰めと呼ぶ）。
第１、第２オペランドをともに右詰めにすること
により両オペランドの小数点位置が合い演算が行
いやすくなる。
端にあるので第１、第２オペランドの小数点位置
がともにオペランドの右端が最右に位置する様、
アライナ３６，３７にてシフトしかつ不要な部分
にゼロ埋め込みが行われる（以下右詰めと呼ぶ）。
第１、第２オペランドをともに右詰めにすること
により両オペランドの小数点位置が合い演算が行
いやすくなる。
このアライン制御回路２８０，２９０で得られ
たシフト数はレジスタ２８，２９にセツトされ
る。
たシフト数はレジスタ２８，２９にセツトされ
る。
又、レングスコードの内容線１８Ａ，１９Ａと
論理アドレスである線１６Ａ，１７Ａの内容な第
３図で示されるOSC検出回路２０にも送られ、
このOSC検出回路２０で該命令よりも先行する
命令が格納しようとしているアドレスとの比較が
行われる。
論理アドレスである線１６Ａ，１７Ａの内容な第
３図で示されるOSC検出回路２０にも送られ、
このOSC検出回路２０で該命令よりも先行する
命令が格納しようとしているアドレスとの比較が
行われる。
第４図は、OSC検出回路２０の一例を示すブ
ロツク図である。線１６Ａ〜１９Ａにはそれぞれ
（B1）＋D1，（B2）＋D2，L1，L2が入力され、加算
器２０１，２０２にて加算される。
ロツク図である。線１６Ａ〜１９Ａにはそれぞれ
（B1）＋D1，（B2）＋D2，L1，L2が入力され、加算
器２０１，２０２にて加算される。
（B）＋D＋L（＝１，２）は該命令が
読み出そうとしているストレジオペランドの先頭
および後尾のアドレスを示している。この内
（B1）＋D1及び（B1）＋D1＋L1はそれぞれレジス
タ２２０−１，２１０−１にＡステージに同期し
てセツトされ、レジスタ２１０−１，２２０−１
の内容は順次Ａステージに同期してレジスタ２１
０−２，２２０−２，…，２１０−ｎ，２２０−
ｎにセツトされる。したがつて、レジスタ２１０
−ｎ，２２０−ｎには該命令よりｎ命令前の命令
の格納領域の先頭および後尾のアドレスがセツト
されている。これらの格納領域が、該命令の読み
出し領域の一部又は全部と重複するか否かを比較
器２３０−１〜ｎ，２４０−１〜ｎで検出し、も
し一部でも重複する領域があれば該当する線２３
０Ａ−１〜ｎ，２４０Ａ−１〜ｎを“１”にす
る。これらの信号は、OR回路２３５でORされ
信号線２０Ａで第３図のステージ制御回路２５０
に報告される。ステージ制御回路２５０は線２０
Ａが“１”、即ち線２３０Ａ−１〜ｎ、線２４０
Ａ−１〜ｎの１つでも“１”であると該命令のオ
ペランド読出しをOSC解消まで遅らせる。
読み出そうとしているストレジオペランドの先頭
および後尾のアドレスを示している。この内
（B1）＋D1及び（B1）＋D1＋L1はそれぞれレジス
タ２２０−１，２１０−１にＡステージに同期し
てセツトされ、レジスタ２１０−１，２２０−１
の内容は順次Ａステージに同期してレジスタ２１
０−２，２２０−２，…，２１０−ｎ，２２０−
ｎにセツトされる。したがつて、レジスタ２１０
−ｎ，２２０−ｎには該命令よりｎ命令前の命令
の格納領域の先頭および後尾のアドレスがセツト
されている。これらの格納領域が、該命令の読み
出し領域の一部又は全部と重複するか否かを比較
器２３０−１〜ｎ，２４０−１〜ｎで検出し、も
し一部でも重複する領域があれば該当する線２３
０Ａ−１〜ｎ，２４０Ａ−１〜ｎを“１”にす
る。これらの信号は、OR回路２３５でORされ
信号線２０Ａで第３図のステージ制御回路２５０
に報告される。ステージ制御回路２５０は線２０
Ａが“１”、即ち線２３０Ａ−１〜ｎ、線２４０
Ａ−１〜ｎの１つでも“１”であると該命令のオ
ペランド読出しをOSC解消まで遅らせる。
ここで、本発明の特徴としてOSC制御回路１
１で、OSCが検出された場合には、レジスタ６
０〜６３にセツトされた内容が線６０Ａ〜６３Ａ
を介してOSC検出回路２０に伝えられ、比較器
２３０−１，２４０−１，２３０−２，２４０−
２の動作を抑止し出力を“０”にする。これによ
り、ダミーとして、該命令のオペランド読出しが
行われる。OSC制御回路１１では第８図のｅの
場合を検出するが、OSC検出回路２０では第８
図のａ〜ｅの全ての場合を検出する。したがつ
て、OSC制御回路１１で検出されたOSCは、
OSC検出回路２０でも検出されるが、前者を優
先させる。
１で、OSCが検出された場合には、レジスタ６
０〜６３にセツトされた内容が線６０Ａ〜６３Ａ
を介してOSC検出回路２０に伝えられ、比較器
２３０−１，２４０−１，２３０−２，２４０−
２の動作を抑止し出力を“０”にする。これによ
り、ダミーとして、該命令のオペランド読出しが
行われる。OSC制御回路１１では第８図のｅの
場合を検出するが、OSC検出回路２０では第８
図のａ〜ｅの全ての場合を検出する。したがつ
て、OSC制御回路１１で検出されたOSCは、
OSC検出回路２０でも検出されるが、前者を優
先させる。
また、第３図で示されるように、線６０Ａ〜６
３Ａ及び線１３Ａは、Ａステージに同期してレジ
スタ７０〜７３及び２３にセツトされる。
３Ａ及び線１３Ａは、Ａステージに同期してレジ
スタ７０〜７３及び２３にセツトされる。
次に、Ｌステージでは、第３図で示されるよう
に、実アドレスレジスタ２６，２７に得られた実
アドレスを用いてバツフアストレジ３４，３５か
らオペランドデータの読み出しが行われ、読み出
されたデータはアライナ３６，３７で演算に好適
な様に右詰めに位置合せされ、又、不要なバイト
にはゼロが埋め込まれたのち線３６Ａ，３７Ａを
介して演算器４０に送られる。勿論、バツフアス
トレジ３４，３５のいずれかにないオペランドデ
ータは主記憶３２からそのバツフアストレジに読
み出される。
に、実アドレスレジスタ２６，２７に得られた実
アドレスを用いてバツフアストレジ３４，３５か
らオペランドデータの読み出しが行われ、読み出
されたデータはアライナ３６，３７で演算に好適
な様に右詰めに位置合せされ、又、不要なバイト
にはゼロが埋め込まれたのち線３６Ａ，３７Ａを
介して演算器４０に送られる。勿論、バツフアス
トレジ３４，３５のいずれかにないオペランドデ
ータは主記憶３２からそのバツフアストレジに読
み出される。
さらに、レジスタ７０〜７３の内容は線７０Ａ
〜７３Ａを介し、又、オペコードOPを納めたレ
ジスタ２３の内容は線２３Ａを介して演算器４０
に送られる。
〜７３Ａを介し、又、オペコードOPを納めたレ
ジスタ２３の内容は線２３Ａを介して演算器４０
に送られる。
演算器４０の構成の一例を第６図に示す。線２
６Ａを介して実アドレスレジスタ２６内の先頭ア
ドレス（B1）＋D1はＡレジスタ４３０にセツトさ
れ、また、線２８Ａを介して、アライナ３６で行
つた第１オペランドのシフト数と同じ値がレジス
タ４３１にセツトされる。線２３Ａを介してレジ
スタ２３から与えられるオペコードOPは、マイ
クロ命令制御装置４００に入力される。アライナ
３６，３７から出力された第１、第２オペランド
データは線３６Ａ，３７Ａを介して本発明の特徴
の一つであるセレクタ４９０，４９１に送られ
る。セレクタ４９０では線７１Ａ，７３Ａが、共
に“０”，“０”なら第１オペランドデータである
線３６Ａを、“０”，“１”ならW2レジスタ４８１
の内容線４８１Ａを、“１”，“０”又は“１”，
“１”ならばW1レジスタ４８０の内容線４８０Ａ
をセレクトし線４９０Ａに出力する。同様にセレ
クタ４９１では線７０Ａ，７２Ａが“０”，“０”
のとき第２オペランドデータである線３７Ａを、
“０”，“１”のときW2レジスタ４８１の内容線４
８１Ａを、“１”，“０”又は“１”，“１”のとき
W1レジスタ４８０の内容線４８０Ａをセレクト
し線４９１Ａに出力する。線４９０Ａ，４９１Ａ
はＬステージに同期してＸレジスタ４１０、Ｙレ
ジスタ４２０にそれぞれセツトされる。上記セレ
クタの意味する所については後述する。
６Ａを介して実アドレスレジスタ２６内の先頭ア
ドレス（B1）＋D1はＡレジスタ４３０にセツトさ
れ、また、線２８Ａを介して、アライナ３６で行
つた第１オペランドのシフト数と同じ値がレジス
タ４３１にセツトされる。線２３Ａを介してレジ
スタ２３から与えられるオペコードOPは、マイ
クロ命令制御装置４００に入力される。アライナ
３６，３７から出力された第１、第２オペランド
データは線３６Ａ，３７Ａを介して本発明の特徴
の一つであるセレクタ４９０，４９１に送られ
る。セレクタ４９０では線７１Ａ，７３Ａが、共
に“０”，“０”なら第１オペランドデータである
線３６Ａを、“０”，“１”ならW2レジスタ４８１
の内容線４８１Ａを、“１”，“０”又は“１”，
“１”ならばW1レジスタ４８０の内容線４８０Ａ
をセレクトし線４９０Ａに出力する。同様にセレ
クタ４９１では線７０Ａ，７２Ａが“０”，“０”
のとき第２オペランドデータである線３７Ａを、
“０”，“１”のときW2レジスタ４８１の内容線４
８１Ａを、“１”，“０”又は“１”，“１”のとき
W1レジスタ４８０の内容線４８０Ａをセレクト
し線４９１Ａに出力する。線４９０Ａ，４９１Ａ
はＬステージに同期してＸレジスタ４１０、Ｙレ
ジスタ４２０にそれぞれセツトされる。上記セレ
クタの意味する所については後述する。
たとえば10進加減算命令はＥステージが２サイ
クルあるが、最初のサイクルでは、Ｘレジスタ４
１０およびＹレジスタ４２０にある第１、第２オ
ペランドデータに対して並列加算器４４０で演算
が施され、その演算結果はＸレジスタ４１０に戻
される。この並列加算器４４０での演算の実行
（加算か減算）等は全てマイクロ命令制御装置４
００により制御される。
クルあるが、最初のサイクルでは、Ｘレジスタ４
１０およびＹレジスタ４２０にある第１、第２オ
ペランドデータに対して並列加算器４４０で演算
が施され、その演算結果はＸレジスタ４１０に戻
される。この並列加算器４４０での演算の実行
（加算か減算）等は全てマイクロ命令制御装置４
００により制御される。
第２のサイクルでは、シフタ４６０の入力セレ
クタ４５０でＸレジスタ４１０がセレクトされ、
シフタ４６０ではアライナ３６で行つたとは逆の
シフト動作が行われる。即ち第５図ｂに示す様に
アライナ３６で右シフトした分だけ左にシフトす
る。シフトされた演算結果はＳレジスタ４７０に
セツトされる。シフタ４６０の動作はマイクロ命
令制御装置４００及びレジスタ４３１から与えら
れるシフト数により制御される。
クタ４５０でＸレジスタ４１０がセレクトされ、
シフタ４６０ではアライナ３６で行つたとは逆の
シフト動作が行われる。即ち第５図ｂに示す様に
アライナ３６で右シフトした分だけ左にシフトす
る。シフトされた演算結果はＳレジスタ４７０に
セツトされる。シフタ４６０の動作はマイクロ命
令制御装置４００及びレジスタ４３１から与えら
れるシフト数により制御される。
第６図で示される演算器４０には本発明の特徴
の１つであるW1レジスタ４８０、W2レジスタ４
８１があり、Ｅステージの第１サイクルでセレク
タ４５０の出力線４５０ＡがW1レジスタ４８０
に、W1レジスタ４８０の内容がW2レジスタ４８
１にセツトされる。これらは、マイクロ命令制御
装置４００により制御される。W1レジスタ４８
０には、第５図ｂの上側の様な、右詰めの演算結
果が得られる。この様な動作は命令毎に１回行わ
れるのでW2レジスタ４８１には、該命令よりさ
らに１命令前の右詰め結果が得られる。
の１つであるW1レジスタ４８０、W2レジスタ４
８１があり、Ｅステージの第１サイクルでセレク
タ４５０の出力線４５０ＡがW1レジスタ４８０
に、W1レジスタ４８０の内容がW2レジスタ４８
１にセツトされる。これらは、マイクロ命令制御
装置４００により制御される。W1レジスタ４８
０には、第５図ｂの上側の様な、右詰めの演算結
果が得られる。この様な動作は命令毎に１回行わ
れるのでW2レジスタ４８１には、該命令よりさ
らに１命令前の右詰め結果が得られる。
Ｐステージでは、第３図で示されるように、Ａ
レジスタ４３０にセツトされている第１オペラン
ド即ち演算結果の書き込みアドレス情報が線４０
Ａを介してアドレス変換回路５２に送られ、実ア
ドレスに変換されて実アドレスレジスタ５４にセ
ツトされる。一方Ｓレジスタ４７０の演算結果は
線４０Ｂを介してレジスタ５６にセツトされる。
レジスタ４３０にセツトされている第１オペラン
ド即ち演算結果の書き込みアドレス情報が線４０
Ａを介してアドレス変換回路５２に送られ、実ア
ドレスに変換されて実アドレスレジスタ５４にセ
ツトされる。一方Ｓレジスタ４７０の演算結果は
線４０Ｂを介してレジスタ５６にセツトされる。
次に、Ｓステージでは実アドレスレジスタ５４
の内容である実アドレスを用いてレジスタ５６の
内容がバツフアストレジ３４，３５へ書き込まれ
る。以上が、各ステージの動作の詳細である。
の内容である実アドレスを用いてレジスタ５６の
内容がバツフアストレジ３４，３５へ書き込まれ
る。以上が、各ステージの動作の詳細である。
ここで、命令３のＬステージではW1レジスタ
４８０、W2レジスタ４８１にそれぞれ命令２、
命令１の右詰め演算結果がセツトされており、命
令３と命令２のOSC検出結果線７０Ａ，７１Ａ、
及び命令３と命令１のOSC検出結果線７２Ａ，
７３Ａにより、それぞれセレクタ４９０，４９１
で前述した動作が行われる。このとき、たとえば
線７１Ａと７３Ａが同時に“１”となつた場合即
ち、命令１及び命令２の演算結果を命令３の第１
オペランドデータとして使用する場合、線７１Ａ
を優先し、命令は新しいデータである命令２の演
算結果を使用して演算する様にしている。
４８０、W2レジスタ４８１にそれぞれ命令２、
命令１の右詰め演算結果がセツトされており、命
令３と命令２のOSC検出結果線７０Ａ，７１Ａ、
及び命令３と命令１のOSC検出結果線７２Ａ，
７３Ａにより、それぞれセレクタ４９０，４９１
で前述した動作が行われる。このとき、たとえば
線７１Ａと７３Ａが同時に“１”となつた場合即
ち、命令１及び命令２の演算結果を命令３の第１
オペランドデータとして使用する場合、線７１Ａ
を優先し、命令は新しいデータである命令２の演
算結果を使用して演算する様にしている。
例えば線７１Ａが“１”となつた場合、命令３
と命令２の第１オペランドがOSCを生じたこと
を意味する。このとき線３６Ａにはバツフアスト
レジ３４から読み出され、アライナ３６で右詰め
にされた命令３の第１オペランドデータが入力さ
れるが、これは命令２の演算結果が格納される前
の値であるため、正しい演算ができない。そこ
で、正しい演算を行うためには命令２の演算結果
を命令３の第１オペランドデータとする必要があ
るので、セレクタ４９０でW1レジスタ４８０の
出力線４８０Ａにおきかえる。このとき、アライ
ナ３６で行つたと同等の操作を施す必要があるた
め、W1レジスタ４８０には右詰めの演算結果を
入れ、また、セレクタ４９０では不要なオペラン
ド位置にゼロがうめ込まれる。
と命令２の第１オペランドがOSCを生じたこと
を意味する。このとき線３６Ａにはバツフアスト
レジ３４から読み出され、アライナ３６で右詰め
にされた命令３の第１オペランドデータが入力さ
れるが、これは命令２の演算結果が格納される前
の値であるため、正しい演算ができない。そこ
で、正しい演算を行うためには命令２の演算結果
を命令３の第１オペランドデータとする必要があ
るので、セレクタ４９０でW1レジスタ４８０の
出力線４８０Ａにおきかえる。このとき、アライ
ナ３６で行つたと同等の操作を施す必要があるた
め、W1レジスタ４８０には右詰めの演算結果を
入れ、また、セレクタ４９０では不要なオペラン
ド位置にゼロがうめ込まれる。
このようにして、命令２及び命令１の演算結果
を命令３の演算に使用することができる。命令３
のＥステージでも同様に右づめの演算結果をW1
レジスタ４８０にセツトしておくことにより、命
令３と次の命令（たとえば命令４）の間でも連続
して上記演算結果の引き渡しを行うことができ
る。
を命令３の演算に使用することができる。命令３
のＥステージでも同様に右づめの演算結果をW1
レジスタ４８０にセツトしておくことにより、命
令３と次の命令（たとえば命令４）の間でも連続
して上記演算結果の引き渡しを行うことができ
る。
以上述べた実施例の動作ステージは第２図ｃに
示されるとおりである。第２図ｃは命令１，２，
３が10進加減算命令であつた場合の図であり、こ
のとき命令２，３，４のＤステージの開始は１サ
イクル遅らされ、代わりにD′ステージが起動さ
れてOSC制御回路１１が動作する。命令２，３，
４のＤステージを１サイクル遅らせても、演算結
果は２サイクルピツチに得られ、従来方式で
OSCが無い場合の第２図ａと同じ性能が出る。
示されるとおりである。第２図ｃは命令１，２，
３が10進加減算命令であつた場合の図であり、こ
のとき命令２，３，４のＤステージの開始は１サ
イクル遅らされ、代わりにD′ステージが起動さ
れてOSC制御回路１１が動作する。命令２，３，
４のＤステージを１サイクル遅らせても、演算結
果は２サイクルピツチに得られ、従来方式で
OSCが無い場合の第２図ａと同じ性能が出る。
従来の回路ではOSC制御回路１１がないため
に、線６０Ａ〜６３ＡもなくOSC検出回路２０
で検出されたOSCは抑止されず、ステージ制御
回路２５０によつて次命令のオペランド読出しが
遅らされるため、第２図ｂの様なタイムチヤート
になる。
に、線６０Ａ〜６３ＡもなくOSC検出回路２０
で検出されたOSCは抑止されず、ステージ制御
回路２５０によつて次命令のオペランド読出しが
遅らされるため、第２図ｂの様なタイムチヤート
になる。
本実施例では10進演算命令に限定して説明した
が、少なくとも右詰めで演算する命令に適用可能
であり、また、その他のSS命令についても応用
ができる。
が、少なくとも右詰めで演算する命令に適用可能
であり、また、その他のSS命令についても応用
ができる。
以上説明したように、本発明によれば、先行す
る命令が変更しようとする記憶領域の少なくとも
一部を後続の命令がオペランドデータとして使用
する場合、ストレジを介すことなく演算器内で先
行の命令の演算結果を後続の命令に引き渡すこと
ができるので、後続命令の処理が早期に開始で
き、従来生じていたパイプラインの乱れをなくし
て処理の高速化を図ることができるという効果が
得られる。
る命令が変更しようとする記憶領域の少なくとも
一部を後続の命令がオペランドデータとして使用
する場合、ストレジを介すことなく演算器内で先
行の命令の演算結果を後続の命令に引き渡すこと
ができるので、後続命令の処理が早期に開始で
き、従来生じていたパイプラインの乱れをなくし
て処理の高速化を図ることができるという効果が
得られる。
第１図及び第３図は本発明による一実施例のデ
ータ処理装置のブロツク図、第２図ａおよびｂは
それぞれOSCが発生しない場合と発生する場合
の従来の動作例を示すタイムチヤート、第２図ｃ
は本発明における動作例を示すタイムチヤート、
第４図は、第３図のOSC検出回路２０の一例を
示すブロツク図、第５図ａは第３図のアライナ３
６，３７の動作例を説明するための図、第５図ｂ
は第６図のシフタ４６０の動作例を説明するため
の図、第６図は第３図の演算器４０の一例を示す
ブロツク図、第７図は第３図のOSC制御回路１
１の一例を示すブロツク図、第８図ａ〜ｅは、
OSC制御回路１１の動作例を説明するための図
である。
ータ処理装置のブロツク図、第２図ａおよびｂは
それぞれOSCが発生しない場合と発生する場合
の従来の動作例を示すタイムチヤート、第２図ｃ
は本発明における動作例を示すタイムチヤート、
第４図は、第３図のOSC検出回路２０の一例を
示すブロツク図、第５図ａは第３図のアライナ３
６，３７の動作例を説明するための図、第５図ｂ
は第６図のシフタ４６０の動作例を説明するため
の図、第６図は第３図の演算器４０の一例を示す
ブロツク図、第７図は第３図のOSC制御回路１
１の一例を示すブロツク図、第８図ａ〜ｅは、
OSC制御回路１１の動作例を説明するための図
である。
Claims (1)
- 【特許請求の範囲】 １ 所定のアドレス間隔で隔てられた複数のアド
レス境界を有し、一つのアドレス境界から次のア
ドレス境界までの一定長のデータを単位にして読
み出し又は書き込み可能なメモリと、そのメモリ
からオペランドを読み出し、それに演算を実行す
ることを要求する命令に応答して、その命令で指
定された読み出しアドレスとデータ長を有するオ
ペランドを含む、いずれかのアドレス境界から次
のアドレス境界までのデータを該メモリから読み
出す手段と、そのデータに含まれる該オペランド
が該演算器により定まる位置に位置するよう、少
なくとも上記読み出しアドレスに基づいて、該読
み出されたデータに含まれる該オペランドを整列
してその演算器に供給する手段と、演算を行い、
その演算結果のデータを該メモリに格納すること
を要求するいずれかの命令に応答して、その命令
に対して該演算器より供給される演算結果データ
を、少なくともその命令が指定する格納アドレス
に基づいて逆整列する手段と、その逆整列された
演算結果データを、その命令が指定する格納アド
レスとデータ長に従つて該メモリに格納する手段
と、該演算器から出力された、逆整列する前の上
記演算結果データを保持する手段と、上記オペラ
ンドの読み出しと演算を要求する命令に応答し
て、実行中の先行命令が、演算結果データを該メ
モリに格納することを要求する命令であつて、そ
の演算結果により上記オペランドを書き換える命
令であるか否かを、その先行命令が指定する、そ
の命令の演算結果の格納先のアドレスとデータ長
さとに関する情報および上記オペランド読み出し
と演算を要求する命令が指定する、上記読み出し
アドレスとデータ長に関する情報とに基づいて、
検出する手段と、上記先行命令が上記オペランド
を書き換える命令であると検出されたとき、上記
保持手段に保持された、その先行命令の、逆整列
される前の演算結果データの少なくとも一部を上
記演算器の利用に供する手段とを有するデータ処
理装置。 ２ 該検出手段は、上記先行命令の演算結果を格
納すべきメモリ領域が、上記オペランドを読み出
すべきメモリ領域を包含するか否かに基づいて、
該オペランドが該演算結果データにより書き換え
られるか否かを判別する手段からなる請求項１記
載のデータ処理装置。 ３ オペランドを保持するメモリと、 演算を行い、その演算結果のデータを該メモリ
に格納することを要求するいずれかの命令に応答
して、その命令に対して演算器より供給される演
算結果データを、その命令が指定する始端アドレ
スと長さを有する、該メモリ内の領域に格納する
手段と、 その演算器から供給されたその演算結果データ
を一時的に保持する手段と、 そのメモリからオペランドを読み出すことを要
求する命令に応答して、その命令で指定された始
端アドレスと長さを有する、該メモリ内の領域か
らそのオペランドを読み出す手段と、 上記オペランドの読み出しを要求する命令に応
答して、実行中の先行命令が、演算結果データを
該メモリに格納することを要求する命令であつ
て、その命令の演算結果を格納する領域の終端の
アドレスが、上記オペランドを読み出すべき領域
の終端のアドレスに一致し、かつ、その演算結果
を格納する領域の長さがそのオペランドを読み出
すべき領域の長さ以上であるか否かを、その先行
命令が指定する、演算結果を格納する領域の始端
のアドレスと長さに関する情報と、上記オペラン
ドの読み出しを要求する命令が指定する、上記オ
ペランド読み出すべき領域の始端のアドレスと長
さに関する情報とに基づいて検出する手段と、 上記先行命令についての検出結果が肯定的であ
るとき、上記オペランドを上記読み出し手段によ
り該メモリから供給するのに代えて、上記保持手
段から、その検出結果が肯定的である先行命令の
演算結果データの少なくとも一部を上記演算器に
供給する手段とを有するデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123246A JPS6015746A (ja) | 1983-07-08 | 1983-07-08 | デ−タ処理装置 |
| DE3424962A DE3424962A1 (de) | 1983-07-08 | 1984-07-06 | Datenverarbeitungsverfahren und vorrichtung zur durchfuehrung desselben |
| US07/075,528 US4916606A (en) | 1983-07-08 | 1987-07-20 | Pipelined parallel data processing apparatus for directly transferring operand data between preceding and succeeding instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123246A JPS6015746A (ja) | 1983-07-08 | 1983-07-08 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015746A JPS6015746A (ja) | 1985-01-26 |
| JPH0545985B2 true JPH0545985B2 (ja) | 1993-07-12 |
Family
ID=14855821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123246A Granted JPS6015746A (ja) | 1983-07-08 | 1983-07-08 | デ−タ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4916606A (ja) |
| JP (1) | JPS6015746A (ja) |
| DE (1) | DE3424962A1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6339036A (ja) * | 1986-08-01 | 1988-02-19 | Nec Corp | パイプライン処理方式 |
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