JPH0157817B2 - - Google Patents

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JPH0157817B2
JPH0157817B2 JP57112111A JP11211182A JPH0157817B2 JP H0157817 B2 JPH0157817 B2 JP H0157817B2 JP 57112111 A JP57112111 A JP 57112111A JP 11211182 A JP11211182 A JP 11211182A JP H0157817 B2 JPH0157817 B2 JP H0157817B2
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Description

【発明の詳細な説明】 発明の対象 本発明は情報処理装置に係り、特に演算ユニツ
トのパイプライン制御を可能とする情報処理装置
に関する。
従来技術 情報処理装置の高速化を実施する手段として、
情報処理装置内で行なうオペレーシヨンに最適な
演算器を複数設置する方式がある。第１図はその
一例を示したもので、１は命令を解読する命令ユ
ニツト（Ｉユニツト）、２は命令およびデータを
貯蔵する記憶ユニツト、３は命令で指定された演
算を実行する演算ユニツトである。こゝで、Ｅユ
ニツト３は更に２つの部分より構成される。すな
わち、浮動小数点命令を高速実行すべく最適化し
た浮動小数点ユニツト（Ｆユニツト）４と、浮動
小数点命令以外の演算命令（固定小数点命令、１
０進命令など）を実行する一般の演算ユニツト
（Ｇユニツト）５より成る。実際上、Ｇユニツト
５でも浮動小数点命令を実行することは可能であ
るが、高速処理は不可能であるため、該浮動小数
点命令を高速に実行すべく、専用のＦユニツト４
をＧユニツト５とは別に設置するのである。な
お、処理装置の高速性より経済性を重視する装置
では、Ｆユニツト４は設置しない。
上記Ｆユニツトの設置により浮動小数点命令が
最適化される模様を、浮動小数点加減算命令を例
にとつて第２図、第３図により説明する。
第２図はＧユニツトのデータ構成図である。同
図に於いて、６，７，８，９はＧユニツトのワー
クレジスタであり、演算途中のデータが保持され
る。１１はバイト加算器であり、１バイト巾の加
減算を行なう。１２は並列加算器であり、演算器
のデータ幅分（例えば、８バイト）の加減算を一
度に行なう。１３はシフタである。１０は入力デ
ータ選択回路であつて、ワークレジスタ上のデー
タを各演算器に導く。１４は出力データ選択回路
であつて、各演算器の演算結果を選択して、ワー
クレジスタ６，７，８，９に戻す。この演算器で
ワークレジスタの内容を演算し、演算結果をワー
クレジスタに戻すのに１サイクルを要するとす
る。
さて、浮動小数点加減算命令を考える。浮動小
数点加減算命令の実行は、次の４つのオペレーシ
ヨンよりなる。
(i) ２つのオペランドの指数部の比較を行なう。
(ii) 指数部の比較により小さいオペランドを大き
いオペランドに桁合わせすべく、仮数部を右に
ずらす（これを、プリシフトと呼ぶ）。
(iii) 桁合わせした仮数部の加減算を行なう。
(iv) 仮数部の結果の先頭０の数を調べ、仮数部の
先頭に無効な０がこないよう仮数部を左に桁移
動し、桁移動した分だけ結果の指数部を補正す
る（これを、ポスト・ノーマライズと呼ぶ）。
第２図の構成にて上記動作を行なうには、演算
器を４回使用する必要がある。すなわち、オペラ
ンドデータがワークレジスタ６または７に用意さ
れると、第１のサイクルにてバイト加算器１１を
用いて指数部を比較する。第２サイクルでは、指
数部の比較結果により、小さいオペランドの仮数
部のシフト（プリシフト）をシフタ１３を用いて
行なう。第３サイクルでは、並列加算器１２によ
り仮数部の加減算を行なう。第４サイクルはポス
ト・ノーマライズのためのサイクルであり、指数
部の補正がバイト加算器１１で、仮数部の桁移動
がシフタ１３にて行なわれる。
次に、浮動小数点加減算命令をＦユニツト内の
最適化された演算器で実行する場合を考える。第
３図は最適化された浮動小数点加減算器である。
第３図において、２つの浮動小数点データオペラ
ンドが、ワークレジスタ１５，１６に設定され
る。第１のサイクルにて、比較器１７によりオペ
ランドの大小が比較され、この比較結果により、
小さい方のオペランドの仮数部をプリシフタ１８
または１９で移動して桁合わせする。第２のサイ
クルにて、桁合わせした仮数部を並列加算器２０
で加減算する。第３のサイクルでポスト・ノーマ
ライズを行なう。すなわち、指数部の補正をバイ
ト加算器２２で、仮数部の桁移動をシフト２１で
行なう。
以上のように、浮動小数点加減算命令の実行
は、第２図の汎用演算器では４サイクルかかるの
に対し、第３図の浮動小数点加減算器では３サイ
クルですむことになる。
従来技術の問題点 以上述べてきた様に、処理装置内のオペレーシ
ヨンに最適な演算器を設置することにより、装置
の処理性能を向上させることができる。なお、第
１図のＦユニツト４内には、第３図の浮動小数点
加減算器の他に、高速乗除算器等を含む。
いま、Ｆユニツトの動作を第３図の浮動小数点
加減算器を例にとつて考えるに、該浮動小数点加
減算器は、浮動小数点加減算命令を３マシンサイ
クルで実行するものであつた。この３マシンサイ
クルをFEA，FEB，FEcと区別する。すなわち、 FEAは浮動小数点加減算命令の桁合わせサイク
ルであつて、バイト加算器１７とプリシフタ
１８，１９を使用する。
FEBは仮数部の加減算サイクルであつて、並列
加算器２０を使用する。
FECはポスト・ノーマライズサイクルであつ
て、バイト加算器２２とシフタ２１を使用す
る。
したがつて、浮動小数点加減算命令実行時、第
３図内の各演算回路は３マシンサイクルの内１回
しか使用されない。
このことに着目して、浮動小数点加減算命令が
連続して発生した場合、Ｆユニツト内で周知のパ
イプライン処理を行ない、各演算回路を並行して
同時に動作させることにより、命令の処理性能を
上げることができる。これを第４図および第５図
により説明する。
第４図は、連続する浮動小数点加減算器命令
が、Ｆユニツトで演算パイプラインなしに実行さ
れる様子を示したものである。この場合、Ｆユニ
ツトでは第１の命令が完全に終了するのをまつ
て、第２の命令が実行されるので、連続する２つ
の浮動小数点命令の処理が終了するのに６マシン
サイクルを必要とする。
第５図は演算パイプラインを行なつた場合の様
子を示す。この場合、第１の命令が開始され、１
マシンサイクル後に第２の命令が起動される。更
に、それから１マシンサイクル経過すると、第３
の命令が起動される。かくて、５マシンサイクル
の間に３つの浮動小数点加減算命令を実行するこ
とができる。
以上述べた様に、情報処理装置内で行なうオペ
レーシヨンに最適な演算ユニツトを設置すると、
オペレーシヨンの実行サイクルの短縮という面の
他に、同一演算ユニツトでのパイプライン処理と
いうことを実施することにより、性能向上をはか
れる可能性がある。
ところで、従来の情報処理装置では、最適な演
算ユニツトを設置してオペレーシヨンの実行サイ
クルを短縮することは良く行なわれているが、同
一演算ユニツト内のパイプライン処理は実施され
ていない。これは、情報処理装置内に用意される
命令の処理上の規約が、パイプライン処理を実施
した場合守りきれなくなるからである。命令の処
理上の規約とは、具体的にいうと、ストレツジ上
に貯蔵されている命令は、貯蔵されている順番に
取り出し、その順番に実行されなければならない
ということである。ストレツジ上の命令の順番
は、ストレツジアドレスを以つて管理される。通
常の命令を読み出すと、次の命令はその直後から
書き込まれている。命令の順番をプログラムが変
えたいときは、命令配列の中に分岐命令を用意
し、分岐命令のオペランドとして次の命令を指し
示すことができる。
演算ユニツト内で、パイプライン処理を行なつ
た場合、命令処理上の規約、すなわち命令の逐次
処理が守りきれないというのは、処理装置上で用
意された命令の実行サイクルが異なるということ
に起因する。すなわち第５図に示したように、浮
動小数点加減算命令が連続したとき演算パイプラ
インができれば、処理性能の向上することが明ら
かであるが、Ｆユニツト内で処理する命令が常に
３マシンサイクルで終了するとは限らない。Ｆユ
ニツト内の浮動小数点レジスタにストレツジ上の
データを格納するロード命令の実行は１サイクル
で終了する。また、浮動小数点乗除算命令は加減
算命令より多くの実行サイクルを必要とする。
Ｆユニツト内で実行するサイクル数が、命令に
よつて異なるということは、演算パイプラインを
実施した場合、命令の逐次処理の原則との矛盾を
発生させる。
第６図は演算パイプラインを実施した場合に生
じる命令の逐次制御違反を説明する図である。第
６図に於て、第１の命令として浮動小数点加減算
命令の実行の次に、第２命令として浮動小数点レ
ジスタへのロード命令を行なう場合を考える。演
算パイプラインにより、第１の命令のFEBサイク
ル実行時、浮動小数点レジスタ・ロード命令の実
行サイクルが行なわれるが、これは１サイクルで
終了してしまう。今、浮動小数点加減算命令で、
その演算の実行結果としてオーバーフロー例外割
り込みが発生したとすると、次の浮動小数点レジ
スタ・ロード命令の実行前に割り込まなければな
らない。これが命令の逐次制御の原則である。と
ころが第６図の場合、第１の命令である浮動小数
点加減算命令はFECサイクルでオーバーフロー例
外を検出するが、この時点では、次の第２の命令
である浮動小数点ロード命令が終了しており、こ
の結果、逐次制御の原則が崩れてしまう。なお、
第６図に於いて、第２の命令がＧユニツトで行な
う１サイクルの命令であつても事情は同じであ
る。
発明の目的 本発明の目的は、命令の逐次制御の原則を崩す
ことなく、演算ユニツト内のパイプライン制御を
可能とし、以つて処理性能を向上せしめることに
ある。
発明の総括的説明 本発明の場合、演算パイプラインを行なう演算
ユニツトでは、あらかじめ演算パイプラインを行
なう実行サイクル数を定める。このパイプライン
実行サイクル数より多くの実行サイクル数を必要
とする命令は、実行サイクルの残りサイクル数が
パイプライン実行サイクル数に達した時点で後続
命令の実行開始を許可する。パイプライン実行サ
イクル数より短かい命令は、オペランド更新サイ
クルをパイプライン実行サイクル数と同等になる
まで遅延させる。これにより先行命令で割り込み
が生じたとき、後続命令によりオペランドが更新
されるのを防ぐ。また、オペランド書き込みまで
のサイクル数を遅延させた命令に対し、その結果
を使用する命令がオペランドに演算結果が書き込
まれるのを待たずして、処理を開始できる様なデ
ータ迂回手段を設ける。
さらに、演算パイプラインを実施した演算ユニ
ツトと実施しない演算ユニツトの命令実行があい
前後した場合、命令の逐次制御の原則を崩さない
ように、２つの演算ユニツトの実行がオーバーラ
ツプしない様処置する。この制御のため、演算パ
イプライン可能演算ユニツトのパイプラインサイ
クル数がＮサイクルのとき、Ｎ種の命令終了宣言
信号が用意される。演算パイプライン可能演算ユ
ニツトは命令に応じてＮ種の命令終了宣言を発行
できる。Ｎ種の命令終了宣言は次の意味を持つ。
すなわち、演算パイプライン可能演算ユニツト処
理命令は、どの命令終了宣言があつても次サイク
ルから実行開始可能である。また、Ｎ種の命令
は、命令終了宣言の何サイクル後から演算パイプ
ライン不能ユニツトの開始が可能であるかを指示
する。演算不能ユニツトの命令終了宣言には唯一
種が割り当てられ、それは全ての命令が次サイク
ルから命令可能とする命令終了宣言が割り当てら
れる。演算パイプライン可能ユニツトでは、命令
終了宣言からＪサイクル後にその命令実行による
割り込みを全て検出できる場合、Ｎ種の内、Ｊ＋
１サイクル後に演算パイプライン演算ユニツトの
実行開始を可能にできる終了宣言を命令に応じて
割り当てる。
発明の実施例 第７図は本発明の一実施例で、Ｆユニツトに演
算パイプラインを実施した場合の構成例を示す。
第７図に於いて、２４は浮動小数点レジスタ（以
下FPRと記す）、２５は浮動小数点加減算器、２
６は浮動小数点乗除算器である。２７は浮動小数
点レジスタ２４の内容をストレツジに貯蔵する場
合のストアデータレジスタであるとともに、マシ
ンチエツクリトライにそなえ、更新されるFPR
２４の実行前のデータがセツトされるレジスタで
ある。ストアデータレジスタ２７の内容は、スト
ア命令時にストレツジに送付される。２９は退避
レジスタであり、演算命令のとき、ストアデータ
レジスタ２７を介して、命令実行前のFPR２４
の内容が退避される。信号線１００はストレツジ
からのオペランドデータを送付するインタフエー
スであり、FPR２４へストレツジ上のデータを
ロードする命令、または、ストレツジ上のデータ
とFPR２４との演算を行なう命令実行直前に、
ストレツジオペランドをストレツジより送付する
ものである。信号線１００のデータはマルチプレ
クサ３１を介して浮動小数点加減算器２５、また
は浮動小数点乗除算器２６に供給される。FPR
２４の出力もまた、マルチプレクサ３０，３１を
経由して命令開始時に２つの演算器２５，２６に
送られる。浮動小数点加減算器２５の演算結果は
信号線１０２に、浮動小数点乗除算器２６の演算
結果は信号線１０１に、それぞれ送出される。信
号線１０１と信号線１０２上の演算結果はFPR
２４に送りこまれ、格納される。このFPR２４
への格納は、実行サイクル終了後の次のサイクル
で行なう。
第５図から明らかであるように、浮動小数点加
減算器２５はFEA，FEB，FECの３サイクルの後、
信号線１０２に演算結果をのせるが、FPR２４
への書き込みは、その後の１サイクル、すなわ
ち、第４図で言えば２番目の命令のFEAサイクル
とオーバーラツプすることになる。
今、Ｆユニツトで２つの浮動小数点命令を連続
して実行する場合を考える。この場合、第１の浮
動小数点命令の演算結果を格納したFPR２４が
第２の命令の入力オペランドとすると、第１の命
令の演算結果をFPR２４に書き込んだのち、こ
こから第２の命令のためにデータを読み出すと、
第２の命令の実行は第４図の状態より１サイクル
遅れることとなる。このため、第１の命令の演算
結果をFPR２４を経由することなく演算器２５，
２６に戻し、第１の命令のFECサイクル実行後、
直ちに第２の命令が開始できる様に、第７図にお
いては、信号線１０１，１０２の演算結果を直接
マルチプレクサ３０，３１に入力するパスが設け
られている。これはオペランド・ラツプ・アラウ
ンド・パスと呼ばれ、すでに周知である。すなわ
ち、本発明は第５図のように、Ｆユニツト内で演
算パイプラインを実行できるようにするものであ
るが、このように、直前の命令の演算結果が次命
令の入力オペランドとして使用される場合は、第
４図のように、従来通り動作させる。
さて、本発明は演算パイプラインを実施するに
当り、パイプラインの実行サイクルの長さを定め
る。第７図の実施例では、浮動小数点加減算器２
５が実行するに必要とする長さを実行サイクル数
とする。つまり、Ｆユニツト内で必要とする実行
サイクル数が３サイクル以下の命令は、１サイク
ルピツチで実行を開始し、３サイクル後に１サイ
クルピツチで終了して行く。Ｆユニツト内で実行
サイクル数が３サイクル以上かかる命令を処理す
る場合は、最後の２サイクルの間、演算パイプラ
インを実行できる。
第８図はＦユニツト内のパイプラインサイクル
長より長い実行サイクル数を要する命令に対する
本発明のパイプライン制御を説明する図である。
第８図において、第１の命令は６実行サイクル要
したとすると、最初の３サイクルに対しては、演
算パイプライン処理は全く許されず、４サイクル
目がFEAサイクルに対応する。このFEAサイクル
は、次サイクルに、次の命令の実行を開始して良
いという宣言を行なうサイクルである。Ｆユニツ
ト内で実行中の命令がFEAサイクルに達すると、
次サイクルで次命令をＦユニツトが実行可能であ
るという信号を発生する。これを以後EOFA
（End of Funit class Ａ）信号と呼ぶ。EOFA信
号がでたとき、Ｆユニツトは次命令の実行を行な
うに必要なデータ、制御信号をＩユニツト（第１
図の１）から受け取る。EOFA信号は、またＩユ
ニツトに送付される。ＩユニツトはEOFA信号を
受けとると、Ｆユニツトが次命令の実行に必要な
情報を受け取つたことを知るから、更に後続の命
令を演算ユニツトに供給すべく動作を進める。
Ｆユニツト内で実行する命令は命令ごとに実行
サイクルが異なるが、ある命令に着目すると、Ｆ
ユニツト内の実行サイクル数を一定とすることが
できる。それゆえ、実行サイクルが４サイクル以
上かかる命令では、後ろから３サイクル目にFEA
サイクルが、つまりEOFA信号が発生する様組み
込んでおけばよい。
なお、第８図に於いて、第１命令のFEAサイク
ルを更に、前に持つて行くことは好ましくない。
もし、そうすると、第１命令の演算実行の終了サ
イクルと、それ以降の命令の演算実行の終了サイ
クルとが、命令の指定順序の通りとならず、逐次
制御の原則を崩してしまうからである。
次に、Ｆユニツトのパイプラインの長さを３サ
イクルとすると、１サイクルで終了してしまう様
な命令には特殊な対策を要す。具対的には、スト
レツジ上のデータをFPR２４に格納する命令が
これにあたる。この種類の命令に対し、実行サイ
クルを１サイクルしか割り当てないと、先行命令
で割り込みが発生したとき、後続命令の演算結果
のオペランドが書きかわつてしまうという現象を
発生し、情報制御の原則を崩すことになる。
本発明の実施例では、逐次制御の原則を守るた
め、Ｆユニツトの実行サイクルは、全て３サイク
ル必要となる様に構成する。Ｆユニツトが２サイ
クル以下で処理を完了してしまうものには、スト
レツジ上のデータをFPRに格納したり、または、
あるFPRの内容を別のFPRに移すロード系の命
令と、FPRの内容をストレツジに書き込むスト
ア命令が対象となる。ロード系の命令には、入力
オペランドデータの補数をとつて格納するもの、
正数として、乃至は負数として格納する命令を含
む。これらロード系の命令は、実行サイクルが３
サイクルとなるように、浮動小数点加減算ユニツ
トにて実行する。ストア命令に対する逐次制御の
保証は後述する。
以下では、まず第９図と第１０図により、ロー
ド系命令を３サイクルに遅延させる実施例を示
す。ついで第１１図により、４サイクル以上の実
行サイクルを必要とする命令におけるFEAサイク
ルの、つまりEOFA信号の発生の具体例を示す。
第９図は改良された浮動小数点加算器の構成
例、つまり第７図の２５の部分の詳細図である。
第９図において、１８，１９は桁合わせのための
シフタ、２０は仮数部の加減算のための並列加算
器、２１はポスト・ノーマライズ用シフタであ
る。浮動小数点加減算を実施するには、指数部の
演算を行なうための第３図に於けるバイト加算器
１７及び２２が必要であるが、第９図では省略し
てある。データレジスタ１５には第７図のマルチ
プレクサ３０の出力がデータレジスタ１６には、
第７図のマルチプレクサ３１の出力が接続され
る。
ロード系の命令実行時、FPRに格納されるべ
きデータはレジスタ１６に現われる。又、ロード
系命令の実行時、FEAサイクルにて符号変換回路
３２を介してデータレジスタ３３にデータをセツ
トする。符号変換回路３２は、命令の種類に応じ
て符号を変換する機能をもつものである。FEBサ
イクルにて変換後のデータがデータレジスタ３４
に移される。FECサイクルにてデータレジスタ３
４のデータをマルチプレクサ３５を介して信号線
１０２にのせる。
従来、ロード系命令は符号変換回路の出力を直
ちにマルチプレクサ３５にのせ、１サイクルで実
行していたが、本発明ではレジスタ３３，３４を
追加することにより、演算結果の送出を２サイク
ル遅らせるのである。これは逐次制御の原則を守
つて演算パイプラインを容易ならしめるためであ
る。
上記の処置により、逐次制御の原則を守つて演
算パイプラインを行なうことが可能になつたが、
ロード系命令の演算結果を、次の命令で入力デー
タオペランドとして使用するとき、性能低下をひ
きおこす危険性がある。これは、信号線１０２上
に演算結果がのるのが従来より２サイクル遅延す
るため、第７図で説明した信号線１０２からマル
チプレクサ３０，３１に直結させたオペランド・
ラツプ・アラウンド・パスを使つていては、１サ
イクル後に次命令を開始できなくなるからであ
る。このため、新たなラツプ・アラウンド・パス
１０３と１０４が用意される。
第９図に示すごとく、１０３は符号変換回路３
２及びデータレジスタ３３の出力がマルチプレク
サ３６を介して接続され、この出力は第７図に示
すごとくマルチプレクサ３０に結ばれる。同様
に、レジスタ３３と３４の出力は、マルチプレク
サ３７を介して信号線１０４に出力され、信号線
１０４は第７図のマルチプレクサ３１に接続され
る。ロード系命令の直後に、その実行結果を必要
とする命令が現われたとき、マルチプレクサ３６
もしくは３７は符号変換回路３２のデータを出力
する。ロード系命令の２サイクル後に実行を開始
する命令が、演算結果を必要とする場合は、デー
タレジスタ３３が信号線１０３または１０４にの
る。すなわち、マルチプレクサ３６，３７及び信
号線１０３，１０４の設置により、ロード系命令
の実行サイクルの遅延による性能劣化の問題は解
決する。
第１０図は演算パイプラインを実施した場合の
データのオペランド・ラツプ・アラウンド制御を
説明するための論理構成図である。第１０図で
は、ロード系命令のために新設された第９図の信
号線１０３，１０４の制御と、浮動小数点加減算
命令乃至は乗除算命令の直後、もしくはその後の
２サイクルの間に、その演算結果を使用する命令
が出現した場合、現在の命令の実行結果が求まる
まで、演算結果使用命令の実行を遅らせる制御部
分を含んでいる。
第１０図において、信号線１０５は、第１図の
Ｉユニツト１から命令開始直前サイクルに、これ
から実行する命令の演算結果を格納するFPRの
アドレスが送られてくるインタフエース線であ
る。前記アドレスは、これから実行しようとする
命令の実行開始１サイクル前にレジスタ３８にセ
ツトされ、この出力はFPR２４（第７図）に送
られ、指定されたFPRの内容をマルチプレクサ
３０に送出するのに用いられる。
一方、レジスタ３９，４０はＦユニツトで実行
中のロード系命令の演算結果格納FPRアドレス
を記憶する。ロード系命令のFEAサイクル開始
時、３９内にレジスタ３８の内容が保持される。
同時に、Ｖビツトを“１”とするように、信号線
１０６にロード系命令直前にパルスがのる。レジ
スタ３９のＶビツトはFEAサイクルの間“１”と
なる。ロード系命令のFEBサイクルが開始される
と、レジスタ３９のＶビツトとレジスタアドレス
は、それぞれレジスタ４０に移される。信号線１
０６は、ロード系命令以外では、FEAサイクルの
開始直前にパルスがのらない。したがつて、レジ
スタ３９のＶビツトが“１”なら、レジスタ３９
のレジスタアドレスに対応するロード系命令が
FEAサイクルにあることを意味する。レジスタ４
０も同様にロード系命令がFEBサイクルにあると
き、Ｖビツトが“１”であるとともに演算結果格
納FPRアドレスを保持する。
レジスタ４１，４２，４３はそれぞれFEA，
FEB，FECサイクルに対応する。現在、Ｆユニツ
トで実行中の命令がFPRに演算結果を格納する
命令であるとき、その格納FPRアドレスを保持
する。
信号線１０７は、次にFEAサイクルに入る命令
がFPRを更新する命令であるときパルスをのせ、
FEAサイクル開始時、レジスタ４１のＶビツトを
“１”にする。信号線１０８は、浮動小数点乗除
算器（第７図の２６）を使用する命令であるとき
“１”となり、FEAサイクルを開始するとき、レ
ジスタ４１のＭビツトが“１”になる。かくて、
レジスタ４１は、Ｖビツトが“１”のとき、FEA
サイクルで現在実行中の命令が、演算結果を
FPRに格納する命令であることを示し、その格
納FPRを保持するとともに、Ｍビツトが“０”
のとき浮動小数点加減算器（第７図の２５）が動
作中、Ｍビツトが“１”のとき浮動小数点乗除算
器（第７図の２６）が動作中であることを示す。
レジスタ４１の内容は、FEBサイクルが開始する
とレジスタ４２に移される。レジスタ４２の内容
は、FECサイクルが開始するとレジスタ４３に移
される。
レジスタ３９の内容は比較器４４に、レジスタ
４０の内容は比較器４５に入力される。比較器４
４，４５には、もう一方の比較入力として、レジ
スタ３８の内容が入力される。比較器４４は、現
在FEAサイクルで実行中のロード系命令と次に命
令を開始しようとしている命令の演算結果FPR
アドレスを比較する。該比較器４４は、レジスタ
３９内のFPRアドレスとレジスタ３８内のFPR
アドレスが一致し、かつ、レジスタ３９のＶビツ
トが“１”のとき、出力信号線１１０を“１”と
する。信号線１１０は、マルチプレクサ３６（第
９図）とマルチプレクサ３０（第７図）に接続さ
れ、マルチプレクサ３６をして符号変換回路３２
を出力し、マルチプレクサ３０をして信号線１０
３を出力することを指示する。
比較器４５はレジスタ４０とレジスタ３８の内
容を比べ、ロード系命令開始後２サイクル目でロ
ード結果を必要とする命令がきたときのラツプ・
アラウンド・パスを制御するものである。すなわ
ち、比較器４５で一致がとれ、このとき比較器４
４で一致がとれていないときは、信号線１０９を
“１”とする。信号線１０９は信号線１１０と同
様に、マルチプレクサ３６（第９図）とマルチプ
レクサ３０（第７図）に接続され、ここでレジス
タ３３と信号線１０３を出力するように働く。な
お、比較器４４で一致がとれたとき、信号線１０
９は“１”とならない。これは、ロード系命令が
２つ連続した場合の命令の処理順番を保証するた
めである。
上記比較器４４と比較器４５はマルチプレクサ
３６とマルチプレクサ３０を制御するものである
が、命令によつては、FPRから２つのデータ入
力を必要とするものがあり、したがつて、マルチ
プレクサ３７（第９図）とマルチプレクサ３１
（第７図）を制御する論理回路が必要となる。こ
のためには、もう一方のFPRを読み出すための
アドレスが命令開始直前に１ユニツトから送付さ
れることを利用して、このアドレスとレジスタ３
９、レジスタ４０の内容とを比較する回路を比較
器４４，４５と同様に設置すればよい。
次に比較器４６，４７，４８の動作を説明す
る。比較器４６，４７は、レジスタ４１とレジス
タ４２と、レジスタ３８の結果を比較する。比較
器４６は、レジスタ４１内のFPRアドレスとレ
ジスタ３８の内容が一致し、かつレジスタ３９の
Ｖビツトが“０”でレジスタ４１のＶビツトが
“１”のとき、出力を“１”とし、信号線１１３
を“１”とする。比較器４６の動作は、現在FEA
サイクルで実行中の命令がロード系命令以外の演
算結果をFPRに格納する命令であり、その結果
を次に開始しようとしている命令が入力として必
要としていることを検出していることとなる。比
較器４７も、４６と同様、FEBサイクルで実行中
のロード系命令以外の演算結果を次サイクルで実
行を開始しようとしている命令が必要としている
ことを検出し、信号線１１３を“１”にする。信
号線１１３が“１”となると、次命令の実行開始
を１サイクル遅らせる様に働く。比較器４８は
FECサイクルを管理し、レジスタ４３とレジスタ
３８の内容を比べる。該比較器４８は、レジスタ
４３のアドレス部とレジスタ３８が一致し、か
つ、レジスタ４３のＶビツトが“１”のとき、出
力を“１”とする。比較器４８で一致がとれる
と、レジスタ４３のＭビツトが“１”なら信号線
１１１に、Ｍビツトが“０”なら信号線１１２を
“１”とする。信号線１１１と１１２はマルチプ
レクサ３０（第７図）に接続され、信号線１１１
はマルチプレクサ３０をして浮動小数点乗除算器
（第７図の２６）の出力結果１０１を出力する様
作用する。信号線１１２は浮動小数点加減算器
（第７図の２５）の出力結果１０２を出力する様
作用する。
以上まとめると、レジスタ４１，４２及び比較
器４６，４７は、後続命令が現在実行中の演算結
果を後続命令が必要としている場合、演算結果が
得られるまで、後続命令の実行開始を遅らせるた
めの検出に用いられる。レジスタ４３と比較器４
８は、演算実行最終サイクルにてその結果を後続
命令が必要としていることを検出し、マルチプレ
クサ３０をしてラツプ・アラウンド動作をおこな
わせるためのものである。
レジスタ３９と４０で考慮した様に、FPRか
ら２つの入力データ入力を必要とするものがある
ゆえ、第１のFPRアドレスと比較されるべき比
較器を比較器４６，４７，４８と同様に用意する
必要がある。この場合、比較器の入力は４６，４
７，４８に応じてレジスタ４１とレジスタ３９の
Ｖビツト、レジスタ４２とレジスタ４０のＶビツ
ト及び、レジスタ４３とを一方の入力とし、他方
を第２のFPRアドレスとすればよい。比較器４
６，４７に対応する比較器は、第１０図の信号線
１１３と論理和がとられ、後続命令の実行開始を
遅らせる様に働らき、また比較器４８に対応する
比較器は、マルチプレクサ３１をして、信号線１
０１，１０２を直接出力すべき制御信号を発生せ
しめる様に動作する。
次に、Ｆユニツト内で４サイクル以上かゝる命
令に対して、実行終了の３サイクル前にFEAサイ
クル、したがつて、EOFA信号を発行する論理に
ついて説明する。第１１図及び第１２図はその構
成例である。
第１１図はＩユニツト内に設置されるＦユニツ
トの実行サイクル指定論理機構である。第１１図
において、レジスタ５３には命令コードがセツト
される。論理回路５４はレジスタ５３の出力を入
力として、これをデコードし、出力レジスタ５５
にセツトする。論理回路５４は、レジスタ５３の
内容、即ち命令コードによつてアドレスされるメ
モリー素子であつても良い。命令解読ユニツトに
て、Ｆユニツトで実行すべき命令を解読した場
合、命令コードをレジスタ５３にセツトし、論理
回路５４の動作結果をレジスタ５５に出力する。
論理回路５４の内容は、Ｆユニツトで実行される
命令の実行サイクル数を命令対応に出力するとい
うものである。具体的には、Ｆユニツトの動作が
FEA，FEB，FECの３サイクルで終了してしまう
ものは“０”を、４サイクルで終了するものは
“１”を、という具合に「Ｆユニツト実行数―３
サイクル」の値を２進コードで出力する。
レジスタ５５の出力はインタフエース線１２７
を介して、第１２図のレジスタ５６に接続され
る。ここで、第１２図はＦユニツトのFEAサイク
ル検出論理機構であり、レジスタ５６は、実行中
の命令が後、何サイクルでFEAサイクルになるか
を示す実行サイクル保持ラツチ、５７は１サイク
ルに“１”ずつ減算するデイクリメンタ、５８は
“０”検出回路である。インタフエース線１２８
は後述する様に、予想実行サイクルより早く（ま
たは遅く）実行を終了してしまう場合に、Ｆユニ
ツトの演算器より強制的に実行サイクル数を修正
すべく、レジスタ５６内の値を変更するに使用す
る信号線である。
Ｉユニツトが命令を解続し、Ｆユニツトを起動
した場合、その起動時にインタフエース線１２７
を介してレジスタ５６にＦユニツト実行サイクル
数をセツトする。レジスタ５６の内容は“０”検
出回路５８に入力され、レジスタ５６の内容が
“０”、すわち、これから実行する演算サイクルが
FEAサイクルであるとき、“０”検出回路５８は
信号線１２９を“１”にしてFEAサイクルである
ことを装置内の各部に通知する。信号線１２７
は、FEAサイクルすなわち信号線１２９が“１”
でかつＩユニツトがＦユニツトに対し演算実行の
開始を指示できる場合、レジスタ５６にはインタ
フエース線１２７の値をセツトする。FEAサイク
ルでないか、あるいはFEAサイクルであつても、
ＩユニツトがＦユニツトに起動をかけられない場
合は、通常、デイクリメンタ５７の出力をレジス
タ５６にセツトする。デイクリメンタ５７は、レ
ジスタ５６の内容が“０”でない場合は“１”を
減じた値を出力する。レジスタ５６が“０”の場
合は“０”を出力する。レジスタ５６は、毎演算
サイクルごとにデイクリメンタ５７の出力をセツ
トする。かくて、Ｆユニツトで命令を開始した
後、毎実行サイクルごとにレジスタ５６の値は
“１”づつ減少し、“０”になつたとき信号線１２
９が“１”となり、FEAサイクルを知ることがで
きる。
インタフエース線１２８は、Ｉユニツトからイ
ンタフエース線１２７を介して送付された命令の
実行中に、実行サイクル数を変更すべき要因を検
出したとき、修正値を送付するインタフエース線
である。これは、例えば浮動小数点乗算で、片方
のオペランドが全て“０”の場合等に発生する。
浮動小数点乗算では、入力データの正規化、出
力データの正規化及び数回の乗算ループを必要と
し、浮動小数点加減算より多くの実行サイクルを
必要とする。このとき、もし入力データのどちら
かが“０”であるなら、演算結果は“０”である
から、乗算ループを行なうことなく演算結果を知
り得る。つまり、Ｉユニツトがインタフエース線
１２７を介して送つてきた実行サイクル数を用い
る以前に実行を終了してしまうことができる。こ
の様なとき、信号線１２８からレジスタ５６に
“０”をセツトすれば、直ちに信号線１２９より
FEAサイクルを指示できることとなる。
以上により、Ｆユニツト内部で演算パイプライ
ンを行なつたとき、オペランドの書き込みは命令
の順となる。よつてＦユニツト内で実行中の命令
で割り込みが発生したとき、Ｆユニツト内の後続
命令の実行を停止することにより、命令の逐次制
御の原則をＦユニツト内で容易に守ることができ
る。
実施例の発展的説明 ところで、第１図のＧユニツト５は浮動小数点
命令以外の全ての命令を処理するが、その内部構
成は第２図の様に１サイクルで基本演算を終了し
てしまうものである。このＧユニツト内で処理す
る命令は１〜２実行サイクルで終了するものが多
い。このときＦユニツトが演算パイプライン可能
ということから、Ｇユニツトに対し、Ｆユニツト
のFEAサイクル直後にＧユニツト実行命令開始を
許可すると、先行するＦユニツト命令終了時に、
後続のＧユニツト命令の処理が既に終了してお
り、このため逐次制御の原則に反するケースが発
生してしまう。
Ｆユニツト内では、これに対処するため、実行
サイクルを最低３サイクル必要になる様にしたの
であつた。
ＦユニツトとＧユニツト間での命令処理で逐次
制御の原則を守るため、Ｇユニツト内の実行サイ
クルが全て３サイクル以上とする方式も考えられ
るが、Ｇユニツトの実行結果として更新されるオ
ペランドが、処理装置内の制御レジスタ、プログ
ラム状態語、汎用レジスタ、ストレツジ等多種に
及んでいること、さらに汎用レジスタなどは、単
にオペランドとして使用するのみではなく、オペ
ランドアドレス計算用のベースレジスタ、インデ
ツクスレジスタとして使用される。したがつて、
オペランドの更新サイクルを遅延させ、かつ命令
の処理性能をそこなわない様にすると、データの
バイパス手段等の構成が非常に複雑となつてしま
い、現実的ではない。
このため、EOFA信号がでたとき、次の命令が
Ｆユニツトで実行する命令なら次サイクルで直ち
に実行を開始させ、次の命令がＧユニツト命令な
らＦユニツト命令の終了を待つて、すなわちFEC
サイクルの次にＧユニツト命令の実行を開始でき
る様にする。
また、周知の様にＧユニツトは命令実行の最終
サイクルで、次のサイクルで次命令の実行が可能
であるという信号を発行する。これをEOP（End
of Operation）信号と呼ぶ。ＧユニツトがEOP
信号を発行すると、次サイクルから全ての命令が
実行可能となる。
ところで、Ｆユニツトに於いて演算パイプライ
ンのために本来１サイクルで実行可能であつた命
令は、その実行サイクルを３サイクルとしたが、
この命令の後にG2ニツト命令がくると、FEAサ
イクルで発行するEOFA信号によりＧユニツトの
命令開始は２サイクル待たされることとなつてし
まう。これは、演算パイプラインをＦユニツトに
適用したため、性能を劣化させることに他ならな
い。さて、この様な命令は、本来１サイクルで実
行可能なものを３サイクルかかる様にしたのがか
ら、この命令で発生する割り込みはFEAサイク
ル、すなわち実行の第１サイクルで検出可能であ
る。よつてFEAサイクルの直後にＧユニツトの次
命令を実行させても、割り込み検出後、次サイク
ルのＧユニツトの実行を停止させれば、命令の逐
次制御の原則を崩さずに、FEAサイクルの次にＧ
ユニツト命令の開始を可能とするとができる。こ
のためＦユニツト内で１サイクルで命令を終了す
るのだが、演算パイプラインを実施するため３サ
イクル化した命令は、FEAサイクルでEOFA信号
のかわりにEOP信号を発行するようにすればよ
い。
Ｆユニツト内で実行する命令で２サイクルで終
るのだが、演算パイプライン化のため１サイクル
実行をのばし、３サイクルとする命令も一般には
存在する可能性がある。このような場合は、FEC
サイクルと同時にＧユニツト命令が開始できる様
な信号を用意し、該命令のFEAサイクルで発行さ
せる。れをEOFB（End of Funit class Ｂ）信号
と呼ぶ。
以上まとめると、命令の終了宣言は次の３種類
になる。なお、一般には演算パイプラインをＮマ
シンサイクルとすると、命令終了宣言はＮ種とな
る。
EOP…Ｇユニツト命令の最終サイクル、及び
Ｆユニツト命令の内、本来１サイクルで終
了する命令のFEAサイクルで発行。
EOFB…Ｆユニツト命令の内、本来２サイクル
で終了する命令のFEAサイクルで発行。
EOFA…Ｆユニツト命令の内、本来３サイクル
以上が必要な命令のFEAサイクルで発行。
第１３図は第１２図のFEA検出論理機構を改良
して、Ｆユニツトで上記３種の命令終了宣言を発
行できる様にしたものである。第１３図に於い
て、実行サイクル保持ラツチ５６、デイクリメン
タ５７、“０”検出回路５８及びＩユニツトから
送付される実行サイクル数インタフエース線１２
７、Ｆユニツト内部からくる実行サイクル修正イ
ンタフエース線１２８の動作は第１２図と同じで
ある。第１３図中、３つのラツチ６０，６１，６
２があらたに追加されている。ラツチ６０，６
１，６２は、実行中の命令がそれぞれ命令終了宣
言としてEOFA，EOFB，EOPのうちどれを行な
うべきかを記憶する。これらのラツチは、Ｉユニ
ツトからの実行サイクル数インタフエース線１２
７と同様に、命令をＩユニツトが解読したとき、
命令コードに対応してどれか１つが“１”となる
様、Ｉユニツトが出力する。その論理構成は第１
１図と同様である。その出力はインタフエース線
１３１，１３２，１３３を介して、Ｉユニツトが
Ｆユニツトを起動したとき送付され、ラツチ６
０，６１，６２に保持される。実行中の命令が
FEAサイクルに達したとき、“０”検出回路５８
は、FEAサイクル指示線１２９を“１”とする
が、この信号は６０，６１，６２の出力と論理積
がとられ、FEAサイクルにて信号線１１４，１１
５，１１６の１つを“１”にする。かくて、FEA
サイクルに達したとき、EOFA指示なら信号線１
１４に、EOFB指示なら信号線１１５に、EOP指
示なら信号線１１６にパルスを送出する。信号線
１３０は、Ｆユニツトで実行中の命令が終了宣言
を変更すべき要因を検出したとき、ラツチ６０，
６１，６２の内容を修正することを指示するもの
であつて、信号線１２８が実行サイクル保持ラツ
チ５６の内容を修正すべくセツトし直すと、同じ
タイミングで更新する。信号線１３０は２ビツト
あり、EOP，EOFA，EOFBのいずれかを指示す
る様に定義付けされる。この２ビツトは、デコー
ダ５９により、出力の内１本のみが“１”、残り
が“０”となるようデコードされる。例えば浮動
小数点乗算にて、どちらかの入力データの“０”
を検出した場合、それ以後でオーバーフロー，ア
ンダーフロー等の割り込みを検出することはない
から、ラツチ６０，６１，６２をしてその内容を
“０”，“０”，“１”すなわち、EOP宣言を行なう
様に修正する。
さて、Ｆユニツトで実行する命令は、全て３種
の終了宣言サイクルの次サイクルから開始するこ
とができる。Ｇユニツト命令は、EOPサイクル
なら次サイクル、EOFB信号なら１サイクル後、
EOFA信号なら２サイクル後から実行を開始する
ことができる。
以上を制御するための実施例を第１４図に示
す。図に於いて、信号線１１４はＦユニツトの
FEAサイクルで発行するEOFA信号が、１１５は
EOFB信号が、１１６はEOP信号が、１１７はＧ
ユニツトの実行終了サイクルで発行するEOP信
号がのる。また信号線１１９は、Ｉユニツトが次
の命令を実行開始するため必要とするデータ、制
御信号をＧユニツト、Ｆユニツトへ送付可能であ
ることを示すデイレー信号がのる。信号線１１
９，１２０の内容は、いずれもＩユニツトから送
付されるもので、それぞれ次サイクルにてＧユニ
ツトが動作する命令であることと、Ｆユニツトが
動作することを指示する命令である。Ｆユニツト
とＧユニツトいずれかで動作すべきかは命令によ
り定まるから、Ｉユニツトは命令コードを解読
し、その結果を送出する。
第１４図は以上の信号を受けて、次の命令を開
始するためのデータの受け取りと、Ｇユニツト及
びＦユニツトの実行開始を指示すべく動作し、信
号線１２３，１２４，１２５に信号を出力する。
信号線１２３はＧユニツトで実行する命令の動作
許可、すなわち、Ｉユニツトからのデータの受け
とりとＧユニツトの命令実行開始を指示する。信
号線１２４はＦユニツトで実行する命令の動作許
可、すなわち、Ｉユニツトからのデータの受けと
りＦユニツトの命令実行開始を指示する。信号線
１２５は信号線１２３及び１２４のいずれかが
“１”となつたとき“１”となる信号であつて、
Ｉユニツトに送られ、送付中の次命令実行データ
をＦユニツトもしくはＧユニツトが受けとつたこ
とを知らせる。ＦユニツトでEOP，EOFB，
EOFAが指示され、そして、ＧユニツトでEOP
信号が発行されると、信号線１２２が“１”とな
る。このとき、もし次命令がＦユニツトで実行す
る命令であると、レデイー信号線１１８とＦユニ
ツト動作指令信号線１２０が“１”であるから、
信号線１２４が“１”となり、次サイクルからた
だちに次命令が開始される。
EOFAが指定されたとき、次の２サイクル間は
Ｇユニツト命令を開始させてはならないEOFBが
指定された場合も、次サイクルにＧユニツトで処
理する命令を開始させることはできない。この要
因は信号線１２６に現われる。信号線１２６は、
EOFA，EOFB及びEOFAの１サイクルデイレー
であるラツチ５０のいずれかが“１”のとき
“１”となる。ラツチ５０は、現在Ｆユニツトの
FEBサイクルで実行中の命令がEOFA信号発行の
ものであることを意味している。レデイー信号線
１１８が“１”で、Ｇユニツト起動線１１９が
“１”のとき、信号線１２６はＧユニツト実行命
令開始指示を信号線１２３が送出しないように働
く。信号線１２３は、１２２が“１”でかつ１２
６が“０”のときのみ“１”を送出する。信号線
１２２は、信号線１１４〜１１７の他にラツチ５
２が“１”のときも“１”となることを示してい
る。
EOFA，EOFB，EOP信号は命令実行サイクル
中に１回発行されるが、ラツチ５１は、その時点
で次サイクルの命令開始が指定されないとき、次
サイクルがＧユニツト、Ｆユニツトの命令実行開
始可能状態であることを保持するラツチである。
すなわち、信号線１２２が“１”、つまりＧユニ
ツト、Ｆユニツト共、命令受け付けが可能な状態
だが、信号線１２５が“０”、すなわち、次サイ
クルの命令実行開始ができない場合、ラツチ５１
がセツトされ、適当なタイミングの制御の下に、
この内容がラツチ５２に送られ、その次のサイク
ルで信号線１２２を“１”にするように働く。ラ
ツチ５１が“１”となるのは次の場合である。Ｉ
ユニツトがレデイー信号を送つてこないとき、す
なわち信号線１１８が“０”のとき、及びEOFA
発行後２サイクルまたはEOFBサイクルで次命令
にＧユニツト命令が指定されたときである。これ
により、ＧユニツトとＦユニツト間での命令の逐
次制御の原則を崩すことなく、Ｆユニツトの演算
パイプラインを可能とできる。
ここで、再び第７図に戻つてレジスタ２７に着
目する。レジスタ２７はFPR２４の内容をスト
レツジオペランドに格納するとき、該当FPRの
内容をストレツジに送るためのデータレジスタで
ある。ストア命令は、通常、その実行サイクルは
１サイクルで行なわれる。この１サイクルの間
に、Ｆユニツト及びＧユニツトは記憶ユニツト
（第１図の２）に対してストアリクエストを発行
し、データと他の制御情報を送付する。記憶装置
内の書込みが、命令開始から２サイクルまたは３
サイクル目、即ち、FEB，FECサイクルに対応す
る時間で行なわれるとすると、取り扱かいに注意
を要する。これは、今まで説明してきた命令の逐
次制御の原則との矛盾点を考慮する必要があるか
らである。もし記憶装置の書き込みが実行開始２
サイクルもしくは３サイクル目で行なうなら、
FPRをストレツジに書き込むストア命令は、デ
ータはＦユニツトから発行するがＧユニツトで処
理できる命令として取り扱う。即ち、先行するＦ
ユニツトの命令の割り込み条件がない時点でスト
ア命令を発行しないと、記憶装置上のオペランド
が逐次制御の原則を崩すからである。この様な場
合、Ｉユニツトが該当命令をデコードしたとき、
第１４図の信号線１２０すなわちＦユニツト起動
線のかわりにＧユニツト起動線１１９を“１”と
して実行開始を要求させる。こうするこことによ
り、信号線１２６の働きにより、先行命令の割り
込み検出が完了した時点で、Ｇユニツト起動線１
２３を介して命令の実行開始が指示される。Ｇユ
ニツト起動線１２３は、該命令実行開始時、Ｇユ
ニツトではなくＦユニツトを起動する様に、第１
１図の後段で制御することにより、FPRに対す
るストア命令をＧユニツト命令と同様に扱える。
発明の効果 本発明により、情報処理装置内で、特定のオペ
レーシヨンを行なう命令を扱う演算ユニツトとそ
れ以外の全ての命令を処理する演算ユニツトを備
えさせ、特定のオペレーシヨンを行なう演算ユニ
ツトの演算パイプラインを可能とし、以つて処理
性能を向上させることができる。
特に、本発明においては、演算パイプラインを
実行する演算ユニツトの段数以上の実行サイクル
数を必要とする命令が与えられた場合も、何らパ
イプライン制御の利点を損うことなく、即ち、何
らの支障もなく演算パイプライン動作を続行する
ことができる。
【図面の簡単な説明】
第１図は情報処理装置の全体構成図、第２図は
第１図の一般演算ユニツトの構成図、第３図は従
来の浮動小数点加減算器の構成図、第４図は演算
パイプラインを実施しない場合の浮動小数点演算
ユニツト（Ｆユニツト）のタイミング図、第５図
は演算パイプラインを実施した場合のＦユニツト
のタイミング図、第６図は演算パイプラインを実
施するときに生じる命令の逐次制御違反の説明
図、第７図は本発明の一実施例で、演算パイプラ
インを実施したＦユニツトの構成図、第８図は第
７図の動作を説明するためのタイミング図、第９
図は本発明の演算パイプラインを実施した浮動小
数点加減算器の構成例を示す図、第１０図は本発
明の演算パイプラインを実施した場合の後続命令
開始制御とラツプアラウンド制御論理の一実施例
を示す図、第１１図はＩユニツトに於けるＦユニ
ツトの実行サイクル指定論理機構の一実施例を示
す図、第１２図はＦユニツトに於けるFEA検出論
理機構の一実施例を示す図、第１３図はＦユニツ
トに於ける命令終了宣言発行論理機構の一実施例
を示す図、第１４図はＦユニツト、Ｇユニツト間
の命令開始制御論理機構の一実施例を示す図であ
る。 １……命令解読ユニツト、２……記憶ユニツ
ト、４……浮動小数点演算ユニツト、５……一般
演算ユニツト、２４……浮動小数点レジスタ、２
５……浮動小数点加減算器、２６……浮動小数点
乗除算器、２７……ストアテータレジスタ、２９
……退避レジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 命令を解読する命令ユニツトと、命令で指定
    された演算を実行する演算ユニツトとを具備する
    情報処理装置において、 前記命令ユニツトは、命令の前記演算ユニツト
    での演算に要する実行サイクル数を判別する手段
    を有し、 前記演算ユニツトは、複数の最大Ｎ個の命令の
    ためのＮ個の演算をパイプラインで同時に実行す
    るＮ段構成の演算手段と、前記命令ユニツトから
    前記命令の演算実行サイクル数を示す情報を入力
    して、サイクル毎に該情報を減算し、前の命令の
    演算終了のＮサイクル前であることを検出したら
    次命令の演算開始を前記演算手段に指示する手段
    を有する、 ことを特徴とする情報処理装置。 ２ 前記演算ユニツトは、前記Ｎ段の演算手段の
    一つあるいはそれ以上の段に対して迂廻手段を有
    し、命令実行中にその演算結果を演算のために必
    要とする後続命令が指定された場合、該後続命令
    が必要とする演算結果を前記迂廻手段から選択す
    ることを特徴とする特許請求の範囲第１項記載の
    情報処理装置。 ３ 処理すべき命令の内、第１の複数の命令群を
    実行する第１の演算ユニツトと、該第１の演算ユ
    ニツトで処理する以外の命令を処理するが、同時
    には１命令の実行のみを行う第２の演算ユニツト
    と、命令を解読し、前記２つの演算ユニツトに必
    要なデータとして制御情報を送出する命令ユニツ
    トとを具備してなる情報処理装置において、 前記第１の演算ユニツトは、１サイクルで動作
    可能な演算回路をＮ段接続し、該Ｎ段の演算回路
    を１回ずつ動作してＮサイクルで実行終了する命
    令にあつては、その実行の第１サイクルで次命令
    の演算開始を可能状態とし、演算実行サイクルが
    Ｎ＋１サイクル以上かかる命令では、演算終了の
    Ｎサイクル前で次命令の演算開始を可能状態する
    構成とすると共に、 現在実行中の命令より後の命令が該第１の演算
    ユニツトで実行する命令なら次サイクルから命令
    開始可能であり、後の命令が第２の演算ユニツト
    で実行する命令ならＪサイクル後（１ＪＮ）
    で実行開始可能であることを識別できるＮ種の命
    令終了宣言手段と、 前記第１の演算ユニツトで実行する各命令の実
    行中、前記Ｎ種の命令終了宣言手段の１つを選択
    して各命令中の実行サイクルの終了のＮサイクル
    前に発行する手段と、 前記第２の演算ユニツトで処理する命令にあつ
    ては、命令実行の最終サイクルで、次サイクルか
    ら全ての後続命令が開始可能であるただ１種の命
    令終了宣言手段と、 を備え、命令ユニツトが指定する命令実行演算
    ユニツトの識別信号と前記Ｎ種の命令終了宣言と
    により、次命令の実行開始サイクルを可変とする
    ことを特徴とする情報処理装置。
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