JPS592143A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報処理装置における処理の高速化を可能に
する演算制御方式に関するものである。

従来技術 情報処理装置の高速化を実施する手段として、情報処理
装置内で行なうオペレーションにｔ適な演算器を複数設
置する方式がある。第１図はその一例を示したもので、
■は命令を解読する命令ユ＝　ツｌ−　（　Ｉユニット
）、２は命令およびデータを貯蔵する記憶ユニット、８
は命令で指定された演算を実行する演算ユニットである
。こＸで、ＩＣユニット８は更に２つの部分より構成さ
れる。すなわち、浮動小数点命令を高速実行すべく最適
化した浮動小数点ユニット（Ｆユニット）４と、浮動小
数点命令以外の演算命令（固定小数点命令、１（］進命
令など）を実行する一般の演算ユニット（Ｇユニット）
５より成る。実際上、Ｇユニット５でも浮動小数点命令
を実行することは可能であるが、高速処理は不可能であ
るだめ、該浮動小数点命令を高速に実イ１ずべく、専用
のＦユニット４をＧユニソト５とは別に設置するのであ
る。なお、処理装置の高速性より経済性を重視する装置
では、■パユニット手は設置しない。

上記Ｆユニットの設置により浮動小数点命令が最適化さ
れる模様を、浮動小数点加減算命令を例にとって第２図
、第８図により説明する。

第２図はＧユニットのデータ構成図である。同図に於い
て、６，７，８．９　　はＧユニットのワークレジスタ
であり、演算途中のデータが保持される。

１ｌはバイト加算器であり、１バイト巾の加減算を行な
う。１２は並列加算器であり、演算器のデータ幅分（例
えば、８バイト）の加減算を一度に行なう。１８はシッ
クである。１０は入力データ選択回路であって、ワーク
レジスタ上のデータを各演算器に導く。■４は出力デー
タ選択回路であって、各演算器の演算結果を選択して、
ワークレジスタ６，　７，　８．　９に戻す。この演算
器でワークレジスタの内容を演算し、演算結果をワーク
レジスタに戻すのに１サイクルを要するとする。

さて、浮動小数点加減算命令を考える。浮動小数点加減
算命令の実行は、次の４つのオペレーションよりなる。

（：）　２つのオペランドの指数部の比較を行なう。

（１１）指数部の比較により小さいオペランドを大きい
オペランドに桁合わせすべく、仮数部を右にずらす（こ
れを、プリシフトと呼ぶ）。

０１１）桁合わせした仮数部の加減算を行なう。

ａＶ＋　　仮数部の結果の先頭０の数を調べ、仮数部の
先頭に無効な０がこないよう仮数部を左に桁移動し、桁
移動した分だけ結果の指数部を補旧する（これを、ポス
ト・ノーマライズと呼ぶ）。

第２図の構成にて上記動作を行なうには、演算器を４回
使用する必要がある。すなわち、オペランドデータがワ
ークレジスタ６まだは７に用意されると、第１のサイク
ルにてバイト加算器ｌ１を用いて指数部を比較する。第
２サイクルでは、指数部の比較結果により、小さいオペ
ランドの仮数部のシフト（プリシフト）をシフタｌ８を
用いて行なう。第３サイクルでは、並列加算器１２によ
り仮数部の加減算を行なう。第４サイクルはポスト・ノ
ーマライズのためのサイクルであり、指数部の補正がバ
イト加算器１１で、仮数部の桁移動がシフタ１３にて行
なわれる。

次に、浮動小数点加減算命令をＦユニット内の最適化さ
れた演算器で実行する場合を考える。第３図は最適化さ
れた浮動小数点加減算器である。

第３図において、２つの浮動小数点データオペランドが
、ワークレジスタ１５．１６に設定される。

第１のサイクルにて、比較器１７によりオペランドの大
小が比較され、この比較結果により、小さい方のオペラ
ンドの仮数部をプリシフタ１８’ｊたば１９で移動して
桁合わせする。第２のサイクルにて、桁合わせした仮数
部を並列加算器２０で加減算する。第８のサイクルでポ
ス］・・ノーマライズを行なう。すなわち、指数部の補
正をバイト加算器２２で、仮数部の桁移動をシフタ２１
で行なう。

以上のように、浮動小数点加減算命令の実行は、第２図
の汎用演算器では４サイクルかかるのに対し、第８図の
浮動小数点加減算器では３サイクルですむことになる。

従来技術の問題点 以上述べてきた様に、処理装置内のオペレーションに最
適な演算器を設置することにより、装置の処理性能を向
上させることができる。なお、第１図のＦユニット手内
には、第３図の浮動小数点加減算器の他に、高速乗除算
器等を含む。

いま、Ｆユニットの動作を第３図の浮動小数点加減算器
を例にとって考えるに、該浮動小数点加減算器は、浮動
小数点加減算命令を３マシンサイクルで実行するもので
あった。この３７７ンザイクルをＦＥＡ、　ＦＥＢ、　
ＦＥｃ　　と区別する。すなわち、ＦＥＡは浮動小数点
加減算命令の桁合わせサイクルであって、バイト加算器
１７とプリシフタ１８．１９を使用する。

ＦＥ　Ｂは仮数部の加減算サイクルであって、並列加算
器２０を使用する。

Ｆｌ！：　ｃはポスト・ノーマライズサイクルであって
、バイト加算器２２とシフタ２１−を使用する。

したがって、浮動小数点加減算命令実行時、第８図内の
各演算回路は３マシンサイクルの内１回しか使用されな
い。

このことに着目して、浮動小数点加減算命令が連続して
発生した場合、Ｆユニット内で周知のパイプライン処理
を行ない、各演算回路を並行して同時に動作させること
により、命令の処理性能を上げることができる。これを
第４図および第５図により説明する。

第４図は、連続する浮動小数点加減算命令が、Ｆユニッ
トで演算パイプラインなしに実行される様子を示したも
のである。この場合、Ｆユニットでは第１の命令が完全
に終了するのをまって、第２の命令が実行されるので、
連続する２つの浮動小数点命令の処理が終了するのに６
マシンサイクルを必要とする。

第５図は演算パイプラインを行なった場合の様子を示す
。この場合、第１の命令が開始され、■マシンサイクル
後に第２の命令が起動される。更に、それから１マシン
サイクル経過すると、第３の命令が起動される。かくて
、５マシンサイクルの間に３つの浮動小数点加減算命令
を実行することができる。

以上述べた様に、情報処理装置内で行なうオペレーショ
ンに最適な演算ユニットを設置すると、オペレーション
の実行サイクルの短縮という面の他に、同一演算ユニッ
トでのパイプライン処理ということを実施することによ
り、性能向上をはかれる可能性がある。

ところで、従来の情報処理装置では、最適な演算ユニッ
トヲ設置してオペレーションの実行サイクルを短縮する
ことは良く行なわれているが、同一演算ユニット内のパ
イプライン処理は実施されていない。これは、情報処理
装置内に用意される命令の処理上の規約が、パイプライ
ン処理を実施した場合守りきれなくなるからである。命
令の処理上の規約とは、具体的にいうと、ストレッジ上
に貯蔵されている命令は、貯蔵されている順番に取り出
し、その順番に実行されなければならないということで
ある。ストレッジ上の命令の順番は、ストレッジアドレ
スを以って管理される。通常の命令を読み出すと、次の
命令はその直後から書き込まれている。命令の順番をプ
ログラムが変えたいときは、命令配列の中に分岐命令を
用意し、分岐命令のオペランドとして次の命令を指し示
すことができる。

演算ユニット内で、パイプライン処理を行なった場合、
命令処理上の規約、すなわち命令の逐次処理が守りきれ
ないというのは、処理装置上で用意された命令の実行サ
イクルが異なるということに起因する。すなわち第５図
に示したように、浮動小数点加減算命令が連続したとき
演算パイプラインができれば、処理性能の向上すること
が明らかであるが、Ｆユニット内で処理する８令が常に
３マシンサイクルで終了するとは限らない。Ｆユニット
内の浮動小数点レジスタにストレッジ−４二のデータを
格納するロード命令の実行は１サイクルで終了する。ま
た、浮動小数点乗除算命令は加減算命令より多くの実行
サイクルを必要とする。

Ｆユニット内で実行するサイクル数が、命令によって異
なるということは、演算パイプラインを実施した場合、
命令の逐次処理の原則との矛盾を発生させる。

第６図は演算パイプラインを実施した場合に生じる命令
の逐次制御違反を説明する図である。第６図に於て、第
１の命令として浮動小数点加減算命令の実行の次に、第
２の命令として浮動小数点レジスタへのロード命令を行
なう場合を考える。

演算パイプラインにより、第１の命令のＦ　Ｅ　ｏサイ
クル実行時、浮動小数点レジスタ・ロード命令の実行サ
イ、クルが行なわれるが、これは１ザイクルで終了して
しまう。今、浮動小数点加減算命令で、その演算の実行
結果としてオーバーフロー例外割り込みが発生したとす
ると、次の浮動小数点レジスタ・ロード命令の実行前に
割り込まなければならない。これが命令の逐次制御の原
則である。ところが第６図の場合、第１の命令である浮
動小数点加減算命令はＦＥｃザイクルでオーバーフロー
例外を検出するが、この時点では、次の第２の・命令で
ある浮動小数点ロード命令が終了しており、この結果、
逐次制御の原則が崩れてしまｐｏなお、第６図に於いて
、第２の命令がＧ゛ユニツト行なう１ザイクルの命令で
あっても事情は同じである。

発明の目的 本発明の目的は、命令の逐次制御の原則を崩すことなく
、演算ユニット内のパイプライン制御部を可能とし、以
って処理性能を向上せしめることにある。

本発明の場合、演算ノ、クイプラインを行なう演算ユニ
ットでは、あらかじめ演算パイプラインを行なう実行サ
イクル数を定める。このパイプライン実行サイクル数よ
り多くの実行サイクル数を必要とする命令は、実行サイ
クルの残りサイクル数がパイプライン実行サイクル数に
達した時点で後続命令の実行開始を許可する。パイプラ
イン実行サイクル数より短かい命令は、オペランド更新
サイクルをパイプライン実行サイクル数と同等になる壕
で遅延させる。これにより先行命令で割り込みが生じた
とき、後続命令によりオペランドが更新されるのを防ぐ
。また、オペランド書き込みまでのサイクル数を遅延さ
せた命令に対し、その結果を使用する命令がオペランド
に演算結果が書き込まれるのを待たずして、処理を開始
できる様なデータ迂回手段を設ける。

さらに、演算パイプラインを実施しだ演算ユニットと実
施しない演算ユニットの命令実行があい前後した場合、
命令の逐次制御の原則を崩さないように、２つの演算ユ
ニットの実行がオーバーラツプしない様装置する。この
制御のため、演算パイプライン可能演算ユニットのパイ
プラインサイクル数がＮライン・ルのとき、Ｎ種の命令
終了α言信号が用意される。演算パイプライン可能／ｊ
ｆＸユニットは命令に応じてＮ種の命令終了宣言を発行
できる。Ｎ種の命令終了α言は次の意味を持つ。

すなわち、演算パイプライン可能演算ユニット処理命令
は、どの命令終了α言があっても次サイクルから実行開
始可能である。また、Ｎ種の命令は、命令終了は言の・
同サイクル後から演算パイプライン不能ユニットの開始
が可能であるかを指示する。

演算不能ユニットの命令終了宣言には唯一種が割り当て
られ、それは全ての命令が次サイクルから命令可能とす
る命令終了α蕗が割り当てられる。

演算パイプライン可能ユニットでは、命令終了宣言から
Ｊサイクル後にその命令実行による割り込みを全て検出
できる場合、Ｎ種の内、Ｊ＋１サイクル後に演算パイプ
ライン演算ユニットの実行開始を可能にできる終了宣言
を命令に応じて割り当てる。

発明の実施例 第７図は本発明の一実施例で、Ｆユニットに演算パイプ
ラインを実施した場合の構成例を示す。

第７図に於いて、２４は浮動小数点レジスタ（以下ＦＰ
Ｒと記す）、２５は浮動小数点加減算器、２６は浮動小
数点乗除算器である。２７は浮動小数点レジスタ２４の
内容をストレッジに貯蔵する場合のストアデータレジス
タであるとともに、マシンチェックリトライにそなえ、
更新されるＦＰ几２４の実行前のデータがセットされる
レジスタである。ストアデータレジスタ２７の内容は、
ストア命令時にストレッジに送付される。２９は退避レ
ジスタであり、演算命令のとき、ストアデータレジスタ
２７を介して、命令実行前のＦＰＲ。

２４の内容が退避される。信号線１００はストレッジか
らのオペランドデータを送付するインタフェースであり
、ＦＰＲ２４ヘストレツジ上のデータをロードする命令
、または、ストレッジ上のデータとＦＰＲ２４との演算
を行なう命令実行直前に、ストレッジオペランドをスト
レッジより送付するものである。信号線１００のデータ
はマルチプレクサ３１を介して浮動小数点加減算器２５
、まだは＼ 浮動小数点乗除算器ｚ６に供給される。ＦＦ’■２４の
出力もまた、マルチプレクサ８０．３１を経由して命令
開始時に２つの演算器２５．２６に送られる。浮動小数
点加減算器２５の演算結果は信号線１０２に、浮動小数
点乗除算器２６の演算結果は信号線１０１に、それぞれ
送出される。信号線１．０１と信号線１０２上の演算結
果はＦＰＲ２４に送りこまれ、格納される。このＦＰＲ
２４，への格納は、実行サイクル終了後の次のサイクル
で行なう。

第５図から明らかであるように、浮動小数点加減算器２
５はＦＥＡ、　ＦＥＢ、　Ｆ’ＥＣの３サイクルの後、
信号ｍ１０２に演算結果をのせるが、Ｉｉ”ＰＲ，２４
への書き込みは、その後の１サイクル、すなわち、第４
図で言えば２番目の命令のＦＢＡサイクルとオーバーラ
ツプすることになる。

今、Ｆユニットで２つの浮動小数点命令を連続して実行
する場合を考える。この場合、第１の浮動小数点命令の
演算結果を格絡したＦＰＲ２４が第２の命令の入力オペ
ランドとすると、第１の命令の演算結果をＦＰ几ｚ４に
書き込んだのち、ここから第２の命令のためにデータを
読み出すと、第２の命令の実行は第４図の状態より１サ
イクル遅れることとなる。このため、第１の命令の演算
結果をＦＰ几２４を経由することなく演算器２５゜２６
に戻し、第１の命令のＦＥｃサイクル実行後、直ちに第
２の命令が開始できる様に、第７図においては、信号線
１０１，１０２の演算結果を直接マルチプレクサ８０．
８１に入力するパスが設けられている。これはオペラン
ド・ラップ・アラウンド・パスと呼ばれ、すでに周知で
ある。すなわち、本発明は第５図のように、Ｆユニット
内で演算パイプラインを実行できるようにするものであ
るが、このように、直前の命令の演算結果が次命令の入
力オペランドとして使用される場合は、第４図のように
、従来通り動作させる。

さて、本発明は演算パイプラインを実施するに当り、パ
イプラインの実行サイクルの長さを定める。第７図の実
施例では、浮動小数点加減算器２５が実行するに必要と
する長さを実行サイクル数とする。つまり、Ｆユニット
内で必要とする実行サイクル数が３サイクル以下の命令
は、■サイクルピッチで実行を開始し、８サイクル後に
１サイクルピツチで終了して行く。Ｆユニット内で実行
サイクル数が３サイクル以上かかる命令を処理する場合
は、最後の２サイクルの間、演算パイプラインを実行で
きる。

第８図はＦユニット内のパイプラインサイクル長より長
い実行サイクル数を要する命令に対する本発明のパイプ
ライン制御を説明する図である。

第８図において、第１の命令は６実行サイクル要したと
すると、最初の８サイクルに対しては、演算パイプライ
ン処理は全く許されず、４サイクル目がＦＥＡサイクル
に対応する。とのＦＥｈサイクルは、次サイクルに、次
の命令の実行を開始して良いという宣言を行なうサイク
ルである。Ｆユニット内で・実行中の命令がＦＥＡＥＣ
サイクルすると、次サイクルで次命令をＦユニットが実
行可能であるという信号を発生する。これを以後ＥＯＦ
Ａ（Ｅｎｄ　ｏｆ　Ｆｕ、ｎｉｔ　ｃｌａｓｓ　Ａ　）
　　信号と呼ぶ。Ｅ　ＯＦＡ倍信号でたとき、Ｆユニッ
トは次命令の実行を行なうに必要なデータ、制御信号を
Ｉユニット（第１図の１）から受は取る。ＥＯＦＡ信号
は、また■ユニットに送付される。■ユニットはＥＯＦ
Ａ信号を受けとると、Ｆユニットが次命令の実行に必要
な情報を受は取ったことを知るから、更に後続の命令を
演算ユニットに供給すべく動作を進める。

Ｆユニット内で実行する命令は命令ごとに実行サイクル
が異なるが、ある命令に着目すると、■パユニット内の
実行サイクル数を一定とするととができる。それゆえ、
実行サイクルが小サイクル以上かかる命令では、後ろか
ら３サイクル目にＦＥＡＥＣサイクルっまりＥＯＦＡ信
号が発生する様組み込んでおけばよい。

なお、第８図に於いて、第１命令のＦＥＡＥＣサイクル
に、前に持って行くことは好ましくない。

もし、そうすると、第１命令の演算実行の終了サイクル
と、それ以降の命令の演算実行の終了サイクルとが、命
令の指定順序の通りとならず、逐次制御の原則を崩して
しまうからである。

次に、Ｆユニットのパイプラインの長さを３サイクルと
すると、■サイクルで終了してしまう様な命令には特殊
な対策を要す。具体的には、ストレンジ上のデータをＦ
Ｐ凡２４に格納する命令がこれにあたる。この種類の命
令に対し、実行サイクルを１サイクルしか割り当てない
と、先行命令で割り込みが発生したとき、後続命令の演
算結果のオペランドが書きかわってし捷うという現象を
発生し、逐次制御の原則を崩すことになる。

本発明の実施例では、逐次制御の原則を守るため、Ｆユ
ニットの実行サイクルは、全て３サイクル必要となる様
に構成する。Ｆユニットが２サイクル以下で処理を完了
してしまうものには、ストレッジ上のデータをＦＰＲに
格納したり、または、あるＦＰＲ，の内容を別のＦＰＲ
に移すロード系の命令と、ＦＰＲ，の内容をストレッジ
に書き込むストア命令が対象となる。ロード系の命令に
は、入力オペランドデータの補数をとって格納するもの
、正数として、乃至は負数として格納する命令を含む。

これらロード系の命令は、実行サイクルが３サイクルと
なるように、浮動小数点加減算ユニットにて実行する。

ストア命令に対する逐次制御の保証は後述する。

以下では、まず第９図と第１０図により、ロード系命令
を８サイクルに遅延させる実施例を示す。

ついで第１１図により、４サイクル以上の実行サイクル
を必要とする命令におけるＦＥＡＥＣサイクルつまＩＪ
ＥＯＦＡ信号の発生の具体例を示す。

第９図は改良された浮動小数点加算器の構成例、つまり
第７図の２５の部分の詳細図である。第９図において、
１８．１９は桁合わせのためのシフタ、２０は仮数部の
加減算のだめの並列加算器、２１はポスト・ノーマライ
ズ用７フタである。浮動小数点加減算を実施するには、
指数部の演算を行なうだめの第３図に於けるバイト加算
器１７及び２２が必要であるが、第９図では省略しであ
る。

データレジスタ１５には第７図のマルチプレクサ８０の
出力が、データレジスタ１６には、第７図のマルチプレ
クサ８１の出力が接続される。

ロード系の命令実行時、ＦＰＲに格納されるべきデータ
はレジスタ１６に現われる。又、ロード系命令の実行時
、ＦＥＡＥＣサイクル符号変換回路３２を介してデータ
レジスタ８Ｂにデータをセットする。符号変換回路８２
は、命令の種類に応じて符号を変換する機能をもつもの
である。ＦＥＢザイクルにて変換後のデータがデータレ
ジスタ３４に移される。ＦＥＣサイクルにてデータレジ
スタ８４のデータをマルチプレクサ８５を介して信号線
１０２にのせる。

従来、ロード系命令は符号変換回路の出力を直ちにマル
チプレクサ３５にのせ、■サイクルで実行していたが、
本発明ではレジスタ３３．３４を追加することにより、
演算結果の送出を２サイクル遅らせるのである。これは
逐次制御の原則を守つて演算パイプラインを容易ならし
めるためである。

上記の処置により、逐次制御の原則を守って演算パイプ
ラインを行なうことが可能になったが、ロード系命令の
演算結果を、次の命令で入力データオペランドとして使
用するとき、性能低下をひきおこす危険性がある。これ
は、信号線１０２上に演算結果がのるのが従来より２ザ
イクル遅延するだめ、第７図で説明した信号線１０２か
らマルチプレクサ８０．８１に直結させたオペランド・
ラップ・アラウンド・パスを使っていては、■サイクル
後に次命令を開始できなくなるからである。このため、
新たなラップ・アラウンド・パス１−０３と１０４が用
意される。

第９図に示すごとく、ｌＯ８は符号変換回路８２及びデ
ータレジスタ８Ｂの出力がマルチプレクサ３６を介して
接続され、この出力は第７図に示すごとくマルチプレク
サ３０に結ばれる。同様に、レジスタ３３と３４の出力
は、マルチプレクサ８７を介して信号線１０４に出力さ
れ、信号線１０４−ド系命令の直後に、その実行結果を
必要とする命令が現われたとき、マルチプレクサ３６も
しくは３７は符号変換回路３２のデータを出力する。

ロード系命令の２サイクル後に実行を開始する命令が、
演算結果を必要とする場合は、データレジスタ８８が信
号線１０３または１０４にのる。すなわち、マルチプレ
クサ８６．８７及び信号線１０３゜１０４の設置により
、ロード系命令の実行サイクルの遅延による性能劣化の
問題は解決する。

第１０図は演算パイプラインを実施した場合のデータの
オペランド・ラップ・アラウンド制御を説明するだめの
論理構成図である。第１０図では、ロード系命令のため
に新設された第９図の信号線１０３　、　１０４！の開
山１と、浮動小数点加減算命令乃至は乗除算命令の直後
、もしくはその後の２サイクルの間に、その演算結果を
使用する命令が出現した場合、現在の命令の実行結果が
求まるまで、演算結果使用命令の実行を遅らせる制御部
分を含んでいる。

第１０図において、信号線１０５は、第１図の１ユニツ
ト１から命令開始直前サイクルに、これから実行する命
令の演算結果を格納するＦＰＲ，のアドレスが送られて
くるインタフェース線である。

ＡｉＪ記アドアドレスこれから実行しようとする命令の
実行開始ｌサイクル前にレジスタ８８にセットされ、そ
の出力は、ＦＰ几２４（第７図）に送られ、指定された
ＦＰＲの内容をマルチプレクサ３０に送出するのに用い
られる。

一方、レジスタ８９．４０はＦユニットで実行中のロー
ド系命令の演算結果格納ＦＰＲアドレスを記憶する。ロ
ード系命令のＦＥＡサイクル開始時、３９内にレジスタ
８８の内容が保持される。同時に、■ビットを”■”と
するように、信号線１０６にロード系命令直前にパルス
がのる。レジスタ３９のＶビットはＦＥＡサイクルの間
”１′となる。ロード系命令のＦＥＢサイクルが開始さ
れると、レジスタＢ９のｖビットとレジスタアドレスは
、それぞれレジスタ４０に移される。信号線１０６は、
ロード系命令以外では、ＦＥＡサイクルの開始直前にパ
ルスがのらない。したがって、レジスタ３９のＶビット
が”１″なら、レジスタ８９のレジスタアドレスに対応
するロード系命令がＦＥＡサイクルにあることを意味す
る。レジスタ４０も同様にロート系命令がＦＥＢザイク
ル□にあるとき、Ｖビットが”１″であるとともに演算
結果格納ＦＰ）（、アドレスを保持する。

レジスタ４１．４２．４３はそれぞれｐＪ、ＦＥＢ。

ＦＥｃサイクルに対応する。現在、Ｆユニットで実行中
の命令がＦＰＲ，に演算結果を格納する命令であるとき
、その格納ＦＰ几アドレスを保持する。

信号線１０７は、次にＦＥＡサイクルに入る命令がＦＰ
Ｒを更新する命令であるときパルスをのせ、ｐ　ＥＡサ
イクル開始時、レジスタ４１のＶビットを”１“にする
。信号線１０８は、浮動小数点乗除算器（第７図の２６
）を使用する命令であるとき”１″となり、ＦＥＡサイ
クルを開始するとき、レジスタ４１のＭビットが”１″
になる。かくて、レジスタ４１は、Ｖビットが”１”の
とき、ＦＥＡサイクルで現在実行中の命令が、演算結果
をＦＰｆ（に格納する命令であることを示し、その格納
Ｆ　Ｐ　ｆ（、を保持するとともに、Ｍビットが”０”
のとき浮動小数点加減算器（第７図の２５）が動作中、
Ｍピットが”■”のとき浮動小数点乗除算器（第７図の
Ｚ′６）が動作中であることを示す。レジスタ４１の内
容は、ＦＥＢサイクルが開始するとレジスタ４２に移さ
れる。レジスタ４２の内容は　ＦＥＣサイクルが開始す
るとレジスタ４３に移される。

レジスタ８９の内容は比較器４４に、レジスタ４０の内
容は比較器４５に入力される。比較器４４．４５には、
もう一方の比較入力として、レジスタ３８の内容が入力
される。比較器４４は、現在ＦＥ　Ａサイクルで実行中
のロード系命令と次に命令を開始しようとしている命令
の演算結果ＦＰ１（、アドレスを比較する。該比較器４
４は、レジスタ８９内のＦＰＲＰドレスとレジスタ８８
内のＦＰｌ（アドレスが一致し、かつ、レジスタ３９の
Ｖビットが”１”のとき、出力信号線１１０を”１″と
する。信号線１１０は、マルチプレクサ３６（第９図）
とマルチプレクサ３０（第７図）に接続され、マルチプ
レクサ３６をして符号変換回路８２を出力し、マルチプ
レクサ３０をして信号線１０８を出力することを指示す
る。

比較器４５はレジスタ４０とレジスタ８８の内容を比べ
、ロード系命令開始後２サイクル目でロード結果を必要
とする命令がきたときのラップ・アラウンド・パスを制
御するものである。すなわち、比較器４５で一致がとれ
、このとき比較器４４で一致がとれていないときは、信
号線１０９を”■”とする。信号線１０９は信号線１１
０と同様に、マルチプレクサ３６（第９図）とマルチプ
レクサ３０（第７図）に接続され、ここでレジスタ３８
と信号線１０３を出力するように働く。なお、比較器４
４で一致がとれたとき、信号線１０９は”１′°となら
ない。これは、ロード系命令が２つ連続した場合の命令
の処理順番を保証するためである。

上記比較器４４と比較器４５はマルチプレクサ３６とマ
ルチプレクサ８０を制御するものであるが、命令によっ
ては、ＦＰＲから２つのデータ入力を必要とするものが
あり、したがって、マルチプレクサ３７（第９図）とマ
ルチプレクサ８１（第７図）を制御する論理回路が必要
となる。このだめには、もう一方のＦＰＲ，を読み出す
だめのアドレスが命令開始直前に１ユニツトから送付さ
れることを利用して、このアドレスとレジスタ３９、レ
ジスタ４０の内容とを比較する回路を比較器４４．４５
と同様に設置すればよい。

次に比較器４６．４７．４８の動作を説明する。比較器
４６．４７は、レジスタ４１とレジスタ４２と、レジス
タ８８の結果を比較する。比較器４６は、レジスタ４１
内のＦＰ几子アドレスレジスタ３８の内容が一致し、か
つレジスタ８９のＶビットが０″でレジスタ４１の′■
ビットが１”のとき、） 出力を”１″とし、信号線１１８を“１ｎとする。比較
器４６の動作は、現在ＦＥＡサイクルで実行中の命令が
ロード系命令以外の演算結果をＦＰＲに格納する命令で
あり、その結果を次に開始しようとしている命令が入力
として必要としていることを検出していることとなる。

比較器４７も、４６と同様、ＦＥＢサイクルで実行中の
ロード系命令以外の演算結果を次サイクルで実行を開始
しようとしている命令が必要としていることを検出し、
信号線１１３を”■”にする。信号線１１８が°“１”
となると、次命令の実行開始を１サイクル遅らせる様に
働く。

比較器４８はＦＥｃサイクルを管理し、レジスタ４３と
レジスタ８８の内容を比べる。該比較器４８は、レジス
タ４８のアドレス部とレジスタ３８が一致し、かつ、レ
ジスタ４８のＶビットが”■”のとき、出力を“１”と
する。比較器４８で一致がとれると、レジスタ４３のＭ
ビットが１°°なら信号線１１１に、Ｍピットが“０″
なら信号線１１２を”１″とする。信号線１１１と１１
２はマルチプレクサ３０（第７図）に接続され、信号線
１１１はマルチプレクサ３０をして浮動小数点乗除算器
（第７図の２６）の出力結果１０１を出力する機作用す
る。

信号線１１．２は浮動小数点加減算器（第７図の２５）
の出力結果１０２を出力する機作用する。

以上まとめると、レジスタ４１．４２及び比較器４６，
４？は、後続命令が現在実行中の演算結果を後続命令が
必要としている場合、演算結果が得られるまで、後続命
令の実行開始を遅らせるための検出に用いられる。レジ
スタ４８と比較器４８は、演算実行最終サイクルにてそ
の結果を後続命令が必要としていることを検出し、マル
チプレクサ８０をしてラップ・アラウンド動作をおこな
わせるだめのものである。

レジスタ８９と４０で考慮した様に、ＦＰＲがら２つの
入力データ入力を必要とするものがあるゆえ、第２のＦ
Ｐ几子アドレス比較されるべき比較器を比較器４６．４
７．４８と同様に用意する必要がある。この場合、比較
器の入力は４６．Φ７．４８に応じてレジスタ４１とレ
ジスタ８９のＶピット、レジスタ４２とレジスタ４０の
Ｖビット及び、レジスタ４８とを一方の入力とし、他方
を第２のＦＰＲ，アドレスとすればよい。比較器４６．
４７に対応する比較器は、第１０図の信号線１１３と論
理和かとられ、後続命令の実行開始を遅らせる様に働ら
き、また比較器４８に対応する比較器は、マルチプレク
サ８１をして、信号線１０１，１０２を直接出力すべき
制御信号を発生せしめる様に動作す次に、Ｆユニット内
で４サイクル以北が５る命令に対して、実行終了の８サ
イクル前にＦＥＡザイクル、したがって、ＥＯＦＡ信号
を発行する論理について説明する。第１１図及び第１２
図はその構成例である。

第１１図は■ユニット内に設置されるＦユニッされる。

論理回路５４はレジスタ５３の出力を入力として、これ
をデコードし、出力レジスタ５５にセットする。論理回
路５４は、レジスタ５Ｂの内容、即ち命令コードによっ
てアドレスされるメモリー素子であっても良い。命令解
読ユニットにて、Ｆユニットで実行すべき命令を解読し
た場合、命令コードをレジスタ５Ｂにセットし、論理回
路５４の動作結果をレジスタ５５に出゛力する。論理回
路５４の内容は、Ｆユニットで実行される命令の実行サ
イクル数を命令対応に出力するというものである。具体
的には、Ｆユニットの動作がＦｂＡ　＋ＦＥＢ、ＦＥｃ
の３サイクルで終了してしまうものは０”を、４ザイク
ルで終了するものは１″を、という具合に［Ｆユニット
実行数−８サイクル」の値を２進コードで出力する。

レジスタ５５の出力はインタフェース線１２７　ヲ介し
て、第１２図のレジスタ５６に接続される。

ここで、第１２図はＦユニットのＦＥＡサイクル検出論
理機構であり、レジスタ５６は、実行中の命令が後、何
サイクルでＦＥＡザイクルになるかを示す実行サイクル
保持ラッチ、５７はｌサイクルに”１″ずつ減算するデ
ィクリメンタ、５８は”０”検出回路である。インタフ
ェース線１２８は後述する様に、予想実行サイクルより
早く（または遅く）実行を終了してしまう場合に、Ｆユ
ニットの演算器より強制的に実行サイクル数を修正すべ
く、レジスタ５６内の値を変更するに使用する信号線で
ある。

■ユニットが命令を解読し、Ｆユニットを起動した場合
、その起動時にインタフェース線１２７を介してレジス
タ５６にＦユニット実行サイクル数をセットする。レジ
スタ５６の内容は”０”検出回路５８に入力され、レジ
スタ５６の内容が”０″、すなわち、これから実行する
演算サイクルがＦＥＡサイクルであるとき、”０′検出
回路５８は信号線１２９を”１″にしてｌｉ”　Ｅ　Ａ
サイクルである“ことを装置内の各部に通知する。信号
線１２７は、ＦＥＡサイクルずなわち信号線１２９が１
１”でかつ１ユニツトがＦユニットに対し演算実行の開
始を指示できる場合、レジスタ５６にはインタフェース
線１２７の値をセットする。ＦＥ＾サイクルでないか、
あるいは１、ｍＥＡサイクルであっても、■ユニットが
Ｆユニットに起動をかけられない場合は、通常、ディク
リメンタ５７の出力をレジスタ５６にセットする。

ディクリメンタ５７は、レジスタ５６の内容がＯ゛でな
い場合はｌ＋＋を減じた値を出力する。レジスタ５６が
”０゛の嚇合は″０パを出力する。レジスタ５６は、毎
演痒サイクルごとにディクリメンタ５７の出力をセット
する。かくて、Ｆユニットで命令を開始した後、毎実行
サイクルごとにレジスタ５６の値は１”づつ減少し、０
”になったとき信号線１２９がｎｌ”となり、ＦＥＡサ
イクルを知ることができる。

インタフェース線１２８は、■ユニットカラインタフェ
ース線１２７を介して送付された命令の実□行中に、実
行サイクル数を変更すべき要因を検出したとき、修正値
を送付するインタフェース線である。これは、例えば浮
動小数点乗算で、片方のオペランドが全て”０″の場合
等に発生する。

浮動小数点乗算では、入力データの正規化、出′カデー
タの正規化及び数回の乗算ループを必要とし、浮動小数
点加減算より多くの実行サイクルを必要とする。このと
き、もし入力データのどちらかが”０”であるなら、演
算結果は”０”であるから、乗算ループを行なうことな
く演算結果を知り得る。

つまり、■ユニットがインタフェースＭ１２７ヲ介して
送ってきた実行サイクル数を用いる以前に実行を終了し
てしまうことができる。この様なとき、信号線１２８か
らレジスタ５６に”０”をセットすれば、直ちに信号線
１２９よりＦＥＡサイクルを指示できることとなる。

以上により、）゛ユニット内部で演算パイプラインを行
なったとき、オペランドの、書き込みは命令の順となる
。よってＦユニット内で実行中の命令で割り込みが発生
したとき、Ｆユニット内の後続命令の実行を停止するこ
とにより、命令の逐次制御の原則をＩＩ′ユニット内で
容易に守ることができる。

実施例の発展的説明 ところで、第１図のＧユニット５は浮動小数点命令以外
の全ての命令を処理するが、その内部構成は第２図の様
に１サイクルで基本演算を終了してしまうものである。

このＧユニット内で処理する命令は１〜２実行サイクル
で終了するものが多い。このときＦユごットが演算パイ
プライン可能ということから、Ｇユニットに対し、Ｆユ
ニットのＦＥＡザイクル直後にＧユニット実行命令開始
を許可すると、先行するＦユニット命令終了時に、後続
のＧユニット命令の処理が既に終了しており、このため
逐次制御の原則に反するケースが発生し。

てしまう。

Ｆユニット内では、これに対処するため、実行サイクル
を最低８サイクル必要になる様にしたのであった。

ドユニットとＧユニット間での命令処理で逐次制御の原
則を守るため、Ｇユニット内の実行サイクルが全て８サ
イクル以上とする方式も考えられるが、Ｇユニットの実
行結果として更新されるオペランドが、処理装置内の制
御卸レジスタ、プログラム状態語、汎用レジスタ、スト
レッジ等多種に及んでいること、さらに汎用レジスタな
どは、単にオペランドとして使用するのみではなく、オ
ペランドアドレス計算用のペースレジスタ、インデック
スレジスタとして使用される。しだがって、オペランド
の更新サイクルを遅延させ、かつ命令の処理性能をそこ
なわない様にすると、データのバイパス手段等の構成が
非常に複雑となってしまい、現実的ではない。

このだめ、ＥＯＦＡ信号がでたとき、次の命令が１）ｓ
ユニットで実行する命令なら次サイクルで直ちに実行を
開始させ、次の命令がＧユニット命令ならＦユニット命
令の終了を待って、すなわちＦＥｃサイクルの次にＧユ
ニット命令の実行を開始できる様にする。

寸だ、周知の様にＧユニットは命令実行の最終サイクル
で、次のサイクルで次命令の実行が可能であるという信
号を発行する。これをＥ　Ｏｌ）（Ｅｒｂｄ　ｏｆ　Ｑ
ｐｅｒａｔｉｏｎ　）信号と呼ぶ。ＧユニットがＥＯＰ
信号を発行すると、次サイクルから全ての命令が実行可
能となる。

ところで、Ｆユニットに於いて演算パイプラインのため
に、本来１サイクルで実行可能であった命令は、その実
行サイクルを３サイクルとしたが、この命令の後にｑユ
ニット命令がくると　Ｊ、１１．：Ａサイクルで発行す
るＩＢ　ＯＩ：”　Ａ信号によりＧユニットの命令開始
は２ザイクル待たされることとなってしまう。これは、
演算パイプラインを１・゛ユニットに適用したため、性
能を劣化させることに他ならない。さて、この様な命令
は、本来１ザイクルで実行可能なものを３サイクルかか
る様にしたのだから、この命令で発生する割り込みはＦ
（ｙ、サイクル、すなわち実行の第１サイクルで検出可
能である。よってＦＥＡサイクルの直後にＧユニットの
次命令を実行させても、割り込み検出後、次サイクルの
Ｇユニットの実行を停止させれば、命令の逐次制御の原
則を崩さずに、ＦＥＡサイクルの次にＧユニット命令の
開始を可能とすることができる。

このためＦユニット内で１サイクルで命令を終了するの
だが、演算パイプラインを実施するだめ８サイクル化し
た命令は、ＦＥＡサイクルでＥＯＦＡ信号のかわりにＥ
ＯＰ信号を発行するようにすればよい。

Ｆユニット内で実行する命令で２サイクルで終るのだが
、演算パイプライン化のだめ１サイクル実行をのばし、
３ザイクルとする命令も一般には存在する可能性がある
。このような場合は、ＦＥｃサイクルと同時にＧユニッ
ト命令が開始できる様な信号を用意し、該命令のＦＥＡ
サイクルで発行させる。これをＥ　ＯＦ　Ｂ　（Ｅｎｄ
、　ｏｆ　Ｆｕｎｉｉ　ｃｌａｓｓ　Ｂ）信号と呼ぶ。

以上まとめると、命令の終了宣言は次の８種類になる。

なお、一般には演算パイプラインをＮマシンサイクルと
すると、命令終了宣言はＮ種となる。

１’−ＯＰ　−Ｇユニット命令の最終サイクル、及びＦ
ユニット命令の内、本来ｌサイクル で終了する命令のＦＥＡザイクルで発行。

ｇＯＦＢ・・・Ｆユニット命令の内、本来２サイクルで
終了する命令のＦＥＡサイクルで発行。

ＥＯＦＡ・・・Ｆユニット命令の内、本来８ザイクル以
上が必要な命令のＦＥＡサイクルで発行。

第１３図は第１２図のＦＥＡ検出論理機構を改良１〜で
、Ｆユニットで上記３種の命令終了宣言を発行できる様
にしたものである。第１３図に於いて、実行サイクル保
持ラッチ５６、ディクリメンタ５７、”Ｏ”検出回路５
８及び■ユニットから送付される実行ザイクル数インタ
フェース線１２７、Ｉ＝”ユニット内部からくる実行サ
イクル修正インタフェース線１２８の動作は第１２図と
同じである。第１３図中、８つのラッチ６０，６１．６
２があらたに追加されている。ラッチ６０，６１．６２
は、実行中の命令がそれぞれ命令終了宣言としてＥＯＦ
Ａ。

Ｉ′２０ＦＢ、ＥＯＰのうちどれを行なうべきかを記憶
する。これらのラッチは、■ユニットからの実行サイク
ル数インタフェース線１２７と同様に、命令を■ユニッ
トが解読したとき、命令コードに対応してどれか１つが
”ドとなる様、■ユニットが出力する。その論理構成は
第１１図と同様である。

その出力はインタフェース線１８１．１８２．１８３を
介して、■ユ、ニットがＦユニットを起動したとき送付
され、う・ノチ６０，６１．６２に保持される。実行中
の命令がＦ’ＥＡサイクルに達したとき、”０”検出回
路５８は　Ｉ；’ＥＡサイクル指示線１２９を”１”と
するが、この信号は６０，６１．６２の出力と論理、頃
がとられ、ＦＥＡサイクルにて信号線１１４．１１５．
１１６の１つを”１”にする。かくて、ＦＥＡサイクル
に達しタトキ、ＨＯＦ　Ａ指示ナラ信号ｍ　１１４　Ｋ
、ＥＯＦ’Ｂ指示なら信号線１１５に、ＥＯＰ指示なら
信号線１１６にパルスを送出する。信号線１３０は、Ｉ
Ｉ′ユニットで実行中の命令が終了宣言を変更すべき要
因を検出したとき、ラッチ６０，６１．６２の内容を修
正することを指示するものであって、信号線１２８が実
行サイクル保持ラッチ５６の内容を修正すべくセットし
直すと、同じタイミングで更新する。

信号線１３０は２ビツトあり、ＥＯＰ、ＥＯ，ＦＡ。

ｇ　ＯＦ　Ｂのいずれかを指示する様に定義付けされる
。この２ビツトは、デコーダ５９により、出力の内１本
のみが”１”、残りが”０″となるようデコードされる
。例えば浮動小数点乗算にて、どちらかの入力データの
”０”を検出した場合、それ以後でオーバーフロー、ア
ンダーフロー等の割り込みを検出することはないから、
ラッチ６０．６］、、　６２をしてその内容を”０”、
“０”、”Ｉ　Ｉ＋すなわち、１’、ＯＰα言を行なう
様に修正する。

さて、Ｆユニットで実行する命令は、全て８種の終了−
α言すイクルの次サイクルから開始することができる。

Ｇユニット命令は、Ｅ′ＯＰサイクルなら次サイクル、
ＥＯＦ１３信号なら１サイクル後、Ｅ　ＯＦ　Ａ信号な
ら２ザイクル後から実行を開始することができる。

以上を制御するだめの実施例を第１４図に示す。

図に於いて、信号線１１４はＦユニットのＦＥＡザイク
ルで発行するＥＯＦＡ信号が、ＩＬ５はＥＯＦＢ信号が
、１１６はＥＯＰ信号が、１１７はＧユニットの実行終
了サイクルで発行するＥＯＰ信号がのる。

また信号線１１９は、■ユニットが次の命令を実行開始
するだめ必要とするデータ、制御信号をＧユニット、Ｆ
ユニットへ送付可能であることを示すディレー信号がの
る。信号線１１９，１２０の内容は、いずれも■ユニッ
トから送付されるもので、それぞれ次サイクルにてＧユ
ニットが動作する命令であることと、Ｆユニットが動作
することを指示する命令である。ＦユニットとＧユニッ
トいずれかで動作すべきかは命令により定まるから、■
ユニットは命令コードを解読し、その結果を送出する。

第１４図は以上の信号を受けて、次の命令を開始するだ
めのデータの受は取りと、Ｇユニット及びＦユニットの
実行開始を指示すべく動作し、信号線１２３．１２４．
１２５　　に信号を出力する。信号線１２３はＧユニッ
トで実行する命令の動作許可、すなわち、■ユニットか
らのデータの受けとりとＧユニットの命令実行開始を指
示する。信号線１２４はＦユニットで実行する命令の動
作許可、すなわち、■ユニットからのデータの受けとり
とＦユニットの命令実行開始を指示する。信号線１２５
は信号線１２Ｂ及び１２４のいずれかが”１”となった
とき”１”となる信号であって、■ユニットに送られ、
送付中の次命令実行データをＦユニットもしくはＧユニ
ットが受けとったことを知らせる。ＦユニットでＥＯＰ
、ＥＯＦＢ、ＥＯＦＡが指示され、そして、Ｇユニット
でＢＯＰ信号が発行されると、信号線１２２が”１ｎと
なる。このとき、もし次命令がＦユニットで実行する命
令であると、レディー信号線１１８とＦユニット動作指
令信号線１２０が■”であるから、信号線１２４が”■
”となり、次サイクルからただちに次命令が開始される
。

ＥＯＦＡが指定されたとき、次の２サイクル間はＧユニ
ット命令を開始させてはならないＥＯＦＢが指定された
場合も、次サイクルにｑユニットで処理する命令を開始
させることはできない。この襖因は信号線１２６に現わ
れる。信号線１２６は、ＥＯＦＡ、ＥＯＦＢ及びＥｏＦ
Ａの１サイクルデイレーであるラッチ５０のいずれかが
”■”のとき”■”となる。ラッチ５０は、現在Ｆユニ
ットのＦＥＢサイクルで実行中の命令がＥＯｉｌｉ”Ａ
信号発行のものであることを意味している。レディー信
号線１１８が１”で、Ｇユニット起動線１１９が”１”
のとき、信号線１２６はＧユニット実行命令開始指示を
信号線１２３が送出しないように働く。信号線１２８は
、１２２カ″１″テかッ１２６　カ”０”のときのみ”
■”を送出する。信号線１２２は、信号線１１４〜１１
７（Ｄ他にラッチ５２が′１″のときも１”となること
を示している。

ＥＯＦＡ、　ＥＯＦＢ、ＥＯＰ信号は命令実行サイクル
中に１回発行されるが、ラッチ５１は、その時点で次サ
イクルの命令開始が指定されないとき、次サイクルがＧ
ユニット、Ｆユニットの命令実行開始可能状態であるこ
とを保持するラッチである。すなわち、信号線１２２が
”１”、っまりｑユニット、Ｆユニット共、命令受は付
けが可能な状態だが、信号線１２５が”０”、すなわち
、次サイクルの命令実行開始ができない場合、ラッチ５
１がセットされ、適当なタイミングの制御の下に、この
内容がラッチ５２に送られ、その次のサイクルで信号線
１２２を”ドにするように働く。ラッチ５■が１″とな
るのは次の場合である。■ユニットがレディー信号を送
ってとないとき、すなわち信号線１１８が”０”のとき
、及びＥ　ＯＩ”　Ａ発行後２サイクルまたはＥＯＦＢ
ザイクルで次命令にＧユニット命令が指定されたときで
ある。これにより、ＧユニットとＦユニット間での・命
令の逐次制御の原則を崩すことなく、Ｆユニットの演算
パイプラインを可能とできる。

ここで、再び第７図に戻ってレジスタ２７に着目する。

レジスタ２７はＦ’ＰＲ２４の内容をストレッジオペラ
ンドに格納するとき、該当Ｆ　Ｐ　Ｉ（の内容をストレ
ッジに送るだめのデータレジスタである。ストア命令は
、通常、その実行サイクルはｌサイクルで行なわれる。

このｌサイクルの間に、Ｆユニット及びＧユニットは記
憶ユニット（第１図の２）に対してストアリクエストを
発行し、データと他の制御情報を送付する。記憶装置内
の書込みが、命令開始から２サイクルまたは３サイクル
目、即ち、ＦＥＢ、ＦＥｃサイクルに対応する時間で行
なわれるとすると、取り扱かいに注意を要する。これは
、今まで説明してきた命令の逐次制御の原則との矛盾点
を考慮する必要があるからである。もし記憶装置の書き
込みが実行開始２サイクルもしくは３サイクル目で行な
うなら、ＦＰＲをストレッジに書き込むストア命令は、
データはＦユニットから発行するがＧユニットで処理で
きる命令として取り扱う。即ち、先行するＦユニットの
命令の割り込み条件がない時点でストア命令を発行しな
いと、記憶装置上のオペランドが逐次制御の原則を崩す
からである。この様な場合、■ユニットが該当命令をデ
コードしたとき、第１４図の信号線１２０すなわちＦユ
ニット、起動線のかわりにＧユニット起動線１１９を”
ドとして実行開始を要求させる。こうすることにより、
信号線１２６の働きにより、先行命令の割り込み検出が
完了した時点で、Ｇユニット起動線１２３を介して命令
の実行開始が指示される。Ｇユニット起動線１２３は、
該命令実行開始時、ＧユニットではなくＦユニットを起
動する様に、第１１図の後段で制御することにより、’
ＦＰＲＫ対するストア命令をＧユニット命令と同様に扱
える。

発明の効果 本発明により、情報処理装置内で、特定のオペレーショ
ンを行なう命令を扱う演算ユニットとそれ以外の全ての
命令を処理する演算ユニットを備えさせ、特定のオペレ
ーションを行なう演算ユニットの演算パイプラインを可
能とし、以って処理性能を向上させることができる。

【図面の簡単な説明】

第１図は情報処理装置の全体構成図、第２図は第１図の
一般演算ユニットの構成図、第３図は従来の浮動小数点
加減算器の構成図、第４図は演算パイプラインを実施し
ない場合の浮動小数点演算ユニツ）（Ｆユニット）のタ
イミング図、第５図は演ｊＪ　ハイプラインを実施した
場合のＦユニットのタイミング図、第６図は演算ハイプ
ラインを実施するときに生じる命令の逐次制御違反の説
明図、第７図は本発明の一実施例で、演算パイプライン
を実施したＦユニットの構成図、第８図は第７図の動作
を説明するためのタイミング図、第９図は本発明の演、
算パイプラインを実施した浮動小数点加減算器の構成例
を示す図、第１０図は本発明の演算パイプラインを実施
した場合の後続命令開始制御とラップアラウンド制御論
理の一実施例を示す図、第１１図は■ユニットに於ける
Ｆユニットの実行サイクル指定論理機構の一実施例を示
す図、第１２図はＦユニットに於けるＦＥＡ検出論理機
構の一実施例を示す図、第１８図はＦユニットに於ける
命令終了宣言発行論理機構の一実施例を示す図、第１４
図はＦユニット、Ｇユニット間の命令開始制御論理機構
の一実施例を示す図である。 ■・・・命令解読ユニット、ｚ・・・記憶ユニット、４
・・・浮動小数点演算ユニット、５・・・一般演算ユニ
ット、２４・・・浮動小数点レジスタ、２５・・・浮動
小数点加減算器、２６・・・浮動小数点乗除算器、２７
・・・ストアデータレジスタ、２９・・・退避レジスタ
。 代理人　弁理士　　鈴　　木　　　　　誠第１図 第２図 第３図 第５図 マシン°す゛イタ１レト□」−−１−び３−一、□”−
４”悸−−。−’４−オ第６図 冶鉾匡［口 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 （１１１サイクルで動作可能な演算回路をＮ段接続し、
   該Ｎ段の演算回路を１回ずつ動作してＮサイクルで実行
   終了する命令にあっては、その実行の第１サイクルで次
   命令の演算開始を可能状態とし、演算実行サイクルがＮ
   −１−１サイクル以上か＼る命令では、演算終了のＮサ
   イクル前で次命令の演算開始を可能状態として、最大Ｎ
   個の演算を同時に実行せしめることを特徴とする演算制
   御方式。 （２、特許請求の範囲第１項記載の演算制御方式におい
   て、演算結果がＮ段の演算回路の途中の段で判明する命
   令に対し、演算結果が確定する演算回路の段とそれ以後
   Ｎ段目に至る各段の演算回路から第１段の演算回路の入
   力部に至る複数の迂廻手段を各段ごとに設け、命令実行
   中にその演算結果を演算のために必要とする後続命令が
   指定された場合、該後続命令が必要とする演算結果の第
   １段目の演算回路への転送路を、前記複数の迂廻手段の
   中から実行状態に応じて選択することを特徴とする演算
   制御方式。 （３）処理すべき命令の内、第１の複数の命令群を実行
   する第１の演算ユニットと、該第１の演算ユニットで処
   理する以外の命令を処理するが、同時にはｌ命令の実行
   のみを行なう第２の演算ユニットと、命令を解読し、前
   記２つの演算ユニットに必要なデータと制御情報を送出
   する命令解読ユニットとを具備してなる情報処理装置に
   おいて、前記第１の演算ユニットは、■サイクルで動作
   可能な演算回路をＮ段接続し、該Ｎ段の演算回路を１回
   ずつ動作してＮサイクルで実行終了する命令にあっては
   、その実行の第１サイクルで次命令の演算開始を可能状
   態とし、演算実行サイクルがＮ＋１サイクル以上か＼る
   命令では、演算終了のＮサイクル前で次命令の演算開始
   を可能状態とする構成とし、しかも、現在実行中の命令
   より後の命令が該第１の演算ユニットで実行する命令な
   ら次サイクルから命令開始可能であり、後の命令が第２
   の演算ユニットで実行する命令ならＪサイクル後（１＜
   Ｊ　＜Ｎ　）で実行開始可能であることを識別できるＮ
   種の命令終了宣言手段を備え、該第１の演算ユニットで
   実行する各命令の実行中、前記Ｎ種の命令終了宣言手段
   の内の１つを選択して各命令中の実行サイクルの終了の
   Ｎサイクル前に発行させ、また、第２の演算ユニットで
   処理する命令にあっては、命令実行の最終サイクルで、
   次サイクルから全ての後続命令が開始可能であるただ１
   種の命令終了宣言手段を備え、命令解読ユニットが指定
   する命令実行演算ユニットの識別信号と前記Ｎ種の命令
   終了宣言とにより、次命令の実行開始サイクルを可変と
   することを特徴とする演算制御方式。