JPH11110214A

JPH11110214A - 命令制御システム及びその方法

Info

Publication number: JPH11110214A
Application number: JP9269702A
Authority: JP
Inventors: Kyoko Tajima; 恭子田島; Gakuo Asakawa; 岳夫浅川; Aiichiro Inoue; 愛一郎井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-02
Filing date: 1997-10-02
Publication date: 1999-04-23
Anticipated expiration: 2017-10-02
Also published as: JP3452771B2; US6016541A

Abstract

(57)【要約】【課題】アウト・オブ・オーダ方式の命令制御システム
において、高速に命令処理を行うことが出来る命令制御
システムを提供する。【解決手段】命令レジスタ２０から出力された汎用レジ
スタアドレスは、更新テーブル２２で対応するレジスタ
更新バッファアドレスに読み変えられる。また、この汎
用レジスタアドレスに対応する更新保留指示ビットがレ
ジスタ更新保留テーブルより読み出され、“０”であれ
ば、汎用レジスタ２６に汎用レジスタアドレスを与え
て、該アドレスに格納されているデータを演算器３５に
データを投入させる。一方、上記更新保留指示ビットが
“１”であれば、リザベーションステーション３３に更
新テーブル２２の該当するエントリの内容が登録され
る。リザベーションステーション３３では、各エントリ
の実行順序を決定し、順次レジスタ更新バッファ２５に
レジスタ更新バッファアドレスを与え、該アドレスに格
納されているデータを演算器３５に投入させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置にお
いて命令処理を高速に実行するためにアウト・オブ・オ
ーダ方式の命令実行を可能とする命令制御システムに関
する。

【０００２】

【従来の技術】アウト・オブ・オーダ方式の命令実行と
は、プログラムにより指示された命令順序とは異なった
順序で、入力データがそろった命令から随時実行する処
理方式である。実行は任意の順序であるが、プログラム
からアクセス可能な資源、すなわち記憶領域、レジスタ
内容等はプログラム順序で更新参照されたように命令は
実行されなければならない。

【０００３】レジスタ内容がプログラム順序で更新参照
されることを保障する技術としてレジスタ再ネーミング
技術がある。従来のレジスタ再ネーミング技術はアーキ
テクチャー上指定された論理レジスタ数より多くの物理
レジスタを用意し、論理レジスタは全て物理レジスタに
写像されて更新参照される。物理レジスタが論理レジス
タより多く設けられるのは、何らかの要因でパイプライ
ンがクリアされる時にも、論理レジスタに対応した物理
レジスタを保持しておくためである。

【０００４】図９は従来のレジスタ再ネーミング技術を
示す図である。レジスタ再ネーミングテーブル９０１は
論理レジスタ数と同数のエントリーを持ち、各エントリ
ーには論理レジスタ番号に対応する物理レジスタ番号が
格納される。図９において、Ｄサイクルは命令の解読、
Ａサイクルは主記憶オペランドのアドレス計算、Ｔサイ
クルはアドレス変換、Ｂサイクルはオペランドの読み出
し、Ｅサイクルは演算実行、Ｃサイクルはチェック、Ｗ
サイクルは演算結果の格納をそれぞれ表す。

【０００５】図９では、２つのＬＯＡＤ命令がレジスタ
干渉を起こす（同じ物理レジスタアドレスに対して処理
を行う）場合を示している。最初のＬＯＡＤ命令が発行
されると、命令レジスタ９００から論理レジスタアドレ
スが出力される。図９では「Ｒ」が、命令レジスタ内の
論理レジスタアドレスを示している。命令レジスタ９０
０から論理レジスタアドレスが出力されると、レジスタ
再ネーミングテーブル９０１が参照され、命令レジスタ
９００から出力された論理レジスタアドレスに対応する
物理レジスタアドレスが出力される。物理レジスタアド
レスが出力されると、ＣサイクルからＷサイクルにかけ
て物理レジスタファイル９０２の内の該物理レジスタア
ドレスを有する物理レジスタに当該データがロードされ
る。

【０００６】最初のＬＯＡＤ命令の後、２回目のＬＯＡ
Ｄ命令が発行されたとする。２回目のＬＯＡＤ命令は、
１回目のＬＯＡＤ命令で前記物理レジスタに書込まれた
データを使用する、レジスタ干渉を起こす命令である。
２回目のＬＯＡＤ命令が発行されると、命令レジスタ９
００から論理アドレスが出力され、レジスタ再ネーミン
グテーブル９０１によって物理レジスタアドレスに変換
される。この物理レジスタアドレスは、１回目のＬＯＡ
Ｄ命令で出力された物理レジスタアドレスと同じもので
ある。すると、物理レジスタファイル９０２内の前記物
理レジスタからデータが取り出され、演算器９０３に投
入される。

【０００７】

【発明が解決しようとする課題】図９によれば、全ての
論理レジスタアドレスは、いったん物理レジスタアドレ
スに変換されてからでなければ物理レジスタを参照読み
出しすることができない。従来の技術で説明したよう
に、その物理レジスタ（物理レジスタファイル）は、ア
ウト・オブ・オーダ方式においてプログラム順序での更
新参照を保障するため、レジスタ再ネーミング技術で論
理レジスタ数より多く用意している。また、物理レジス
タは様々な処理で用いるためにそのエントリは多い。従
って、物理レジスタの物量は多く、その物理レジスタに
対するデータの読み出しに必要なセレクタ、データ授受
のための論理回路の物量も多い（論理段数が多い）。こ
のように、物理レジスタやその周辺の論理回路の物量が
多いとデータの読み出しに時間がかかり、１マシンサイ
クルの時間を長く取る必要がある。従って、命令解読サ
イクルの１サイクル内で、再ネーミングテーブル９０１
をアクセスし、更に、物理レジスタをアクセスして、物
理レジスタ内容を読み出し、演算器に命令をディスパッ
チしようとすれば、マシンサイクルを遅延させてしまう
恐れがある。例えば、図９の場合、２回目のＬＯＡＤ命
令のＤサイクルの時間的長さが、他のサイクルに比べて
１．５倍ほど長くなってしまう。

【０００８】また、これを避けるため、新たにレジスタ
再ネーミングのためのサイクルを設ければ、命令解読サ
イクルから演算実行サイクルまで常に２サイクルが余分
に必要となり、やはり性能低下の要因となってしまう。

【０００９】このように、図９のレジスタ再ネーミング
技術では、マシンサイクルが長くなる（マシンサイクル
の遅延）あるいは、演算実行までのサイクル数が多くな
るなどの問題があり、演算速度を速める障害となる。

【００１０】本発明の課題は、アウト・オブ・オーダ方
式の命令制御システムにおいて、高速に命令処理を行う
ことが出来る命令制御システムを提供することである。

【００１１】

【課題を解決するための手段】本発明の命令制御システ
ムは、アウト・オブ・オーダ方式の命令制御を行う命令
制御システムであって、命令の実行に使用されるデータ
を記録するレジスタ手段と、命令の実行に使用される前
記レジスタ手段の論理アドレスを出力する命令レジスタ
手段と、前記命令レジスタ手段から出力される論理アド
レスをデコードするデコード手段と、前記レジスタ手段
に記録されるべきデータを一時格納するレジスタ更新バ
ッファ手段と、前記レジスタ手段のアドレスと対応し
て、前記レジスタ手段を更新するデータが記録されてい
るレジスタ更新バッファ手段のアドレスと、前記レジス
タ更新バッファ手段に記録されているデータによる前記
レジスタ手段の対応するアドレスの内容の更新が保留さ
れているか否かを示す更新保留指示ビットとを登録する
更新テーブル手段と、前記レジスタ手段のアドレスの内
容が更新されていない場合に、前記レジスタ手段のアド
レスと、前記レジスタ更新バッファ手段のアドレスと、
前記更新保留指示ビットとを互いに対応させて登録し、
各登録内容に対応するエントリ間に、対応する命令を実
行するためのプライオリティを付加し、該プライオリテ
ィに基づいて、前記レジスタ更新バッファ手段に処理す
べきデータのアドレスを送出するリザベーションステー
ション手段とを備え、命令の実行の際に、前記命令レジ
スタ手段から出力されるアドレスに対応する前記更新テ
ーブル手段の更新保留指示ビットを参照し、前記レジス
タ手段が更新されている場合には、前記レジスタ手段に
記録されているデータを使用して演算を行わせ、前記レ
ジスタ手段が更新されていない場合には、前記レジスタ
更新バッファ手段に格納されているデータを使用して演
算を行わせることを特徴とする。

【００１２】本発明の命令制御方法は、アウト・オブ・
オーダ方式の命令制御を行う命令制御方法であって、命
令の実行に使用されるデータを記録するレジスタと、前
記レジスタに記録されるべきデータを一時格納するレジ
スタ更新バッファとを設け、（ａ）前記レジスタのアド
レスと対応して、前記レジスタを更新するデータが記録
されている前記レジスタ更新バッファのアドレスと、前
記レジスタ更新バッファに記録されているデータによる
前記レジスタの対応するアドレスの内容の更新が保留さ
れているか否かを示す更新保留指示ビットとを登録する
ステップと、（ｂ）前記レジスタのアドレスの内容が更
新されていない場合に、前記レジスタのアドレスと、前
記レジスタ更新バッファのアドレスと、前記更新保留指
示ビットとを互いに対応させて登録し、各登録内容に対
応するエントリ間に、対応する命令を実行するためのプ
ライオリティを付加し、該プライオリティに基づいて、
前記レジスタ更新バッファに処理すべきデータのあるア
ドレスを送出するステップと、（ｃ）命令の実行の際に
出力されるアドレスに対応する更新保留指示ビットを参
照し、前記レジスタが更新されている場合には、前記レ
ジスタに記録されているデータを使用して演算を行わ
せ、前記レジスタが更新されていない場合には、前記レ
ジスタ更新バッファに格納されているデータを使用して
演算を行わせるステップを備えることを特徴とする。

【００１３】このような本発明の命令制御システムある
いは命令制御方法によれば、アウト・オブ・オーダ方式
を採用した情報処理装置において、従来のように、論理
アドレスを物理アドレスに再ネーミングし、物理レジス
タにアクセスするという処理を行わなくてよいので、命
令制御システムの論理段数を少なくすることができ、命
令制御処理を簡便にすることができる。従って、命令制
御システムの回路の動作速度が速くなりマシンサイクル
の周波数を高くすることができる。従って、本発明の命
令制御システムあるいは命令制御方法を使用した情報処
理装置の処理速度を向上することが出来る。

【００１４】

【発明の実施の形態】図１は、本発明の一実施形態の命
令制御装置１０の概観を示す図である。命令制御装置
（ＣＰＵ）１０は、実行ユニット（ＥＵ）１１と、命令
制御ユニット（ＩＵ）１２と、記憶制御ユニット（Ｓ
Ｕ）１３とからなっており、記憶制御ユニット１３に
は、データ等を一時的に記憶させておくバッファ記憶部
１４が設けられている。実行ユニット１１は、算術演
算、論理演算、アドレス計算などの演算を行うユニット
であり、記憶制御ユニット１３は、実行ユニット１１が
演算するデータを記憶しておく。命令制御ユニット１２
は、プログラムの命令の実行を制御するものであって、
記憶制御ユニット１３から実行ユニット１１へ必要なデ
ータを送信させることや、実行ユニット１１が行った演
算結果を記憶制御ユニット１３に記憶させる処理の制御
を行うとともに、アウト・オブ・オーダ方式において
は、命令の実行順序などの制御も行う。記憶制御ユニッ
ト１３内に設けられたバッファ記憶部１４は、実行ユニ
ット１１が演算処理した途中結果のデータや、アウト・
オブ・オーダ方式で処理した結果のデータを正しい順番
で、記憶制御ユニット１３に書込むために一時的に記憶
しておくものである。実行ユニット１１、命令制御ユニ
ット１２、及び記憶制御ユニット１３の間には、情報を
やり取りするための不図示の結線がなされている。

【００１５】本実施形態においては、命令実行の結果を
一時格納し、命令実行が完了する時点で汎用レジスタを
更新するための複数のレジスタ更新バッファを新たに設
け、従来のようなレジスタ再ネーミング技術を用いず、
命令の実行をマシンサイクルの遅延無く行わせる。

【００１６】図２は、本発明の実施形態の一部構成図で
あり、汎用レジスタを更新する場合の動作を説明する図
である。本実施形態においては汎用レジスタ２６を更新
する場合、新しく設けられた更新テーブル２２と、レジ
スタ更新バッファ２５を使用する。更新テーブル２２
は、複数のレジスタ更新バッファ２５の各アドレスが登
録される更新バッファアドレステーブル２９と、複数の
レジスタ更新バッファ２５の各アドレスに対応して設け
られ、対応するレジスタ更新バッファ２５のアドレスの
データによる汎用レジスタ２６に対する更新が保留され
ているか否かを示す更新保留指示ビットを登録するレジ
スタ更新保留テーブル２８と、更新バッファアドレステ
ーブル２９及びレジスタ更新保留テーブル２８の各エン
トリと対応づけられている汎用レジスタ２６のアドレス
とからなっている。

【００１７】本実施形態においては、レジスタ更新バッ
ファ２５は、命令を実行する際に、命令実行の結果を一
時格納し、命令実行が完了する時点で当該汎用レジスタ
２６に、その命令実行結果を格納するために用いられる
ものであり、複数個（図２では、１つのブロックで表し
ている）設けている。

【００１８】図１の命令制御装置１０により実行される
プログラムの命令が不図示のメモリからフェッチされ、
命令制御装置１０内の命令レジスタ２０に格納される
と、命令レジスタ２０からデコーダ２１へ汎用レジスタ
２６の論理アドレスが出力される。これをデコーダ２１
でデコードすることにより、レジスタ更新保留テーブル
２８を更新する。更新バッファアドレステーブル２９
は、汎用レジスタ２６を更新するデータがどのレジスタ
更新バッファ２５（あるいは、どのレジスタ更新バッフ
ァ２５のアドレス）に格納されるかを示す更新バッファ
アドレスが、該汎用レジスタ２６の番号（あるいは、ア
ドレス）と対応付けて格納するテーブルであり、予め作
成してメモリ等に記憶させておくものである。また、レ
ジスタ更新保留テーブル２８は、汎用レジスタ２６が更
新保留になっていることを示す更新保留ビットが、該汎
用レジスタ２６の番号（あるいは、アドレス）と対応付
けられ格納されているテーブルである。

【００１９】デコーダ２１でデコードされた結果、得ら
れた汎用レジスタ２６の物理アドレスは、更新テーブル
２２の汎用レジスタアドレス、または汎用レジスタの番
号の各エントリと比較され、対応するエントリを探し出
して、更新バッファアドレステーブル２９の対応するレ
ジスタ更新バッファ２５のアドレスに変換されて、レジ
スタ更新バッファ２５に与えられる。更に、デコーダ２
１から送られてきた汎用レジスタ２６の物理アドレスに
対応するレジスタ更新保留テーブル２８のエントリの更
新保留指示ビットが“１”と設定され、上記汎用レジス
タ２６の更新が保留されていることを示すように設定さ
れる。

【００２０】更新テーブル２２からレジスタ更新バッフ
ァ２５のアドレスを受け取ったレジスタ更新バッファ２
５は、実行ユニット１１あるいは記憶制御ユニット１３
（図１参照）からの演算結果あるいは読み出し結果２４
を受け取り、該当するアドレスに、このデータ２４を格
納する。

【００２１】次に、レジスタ更新バッファ２５の内容を
汎用レジスタ２６に書込む命令（汎用レジスタの更新命
令）がフェッチされ、命令レジスタ２０に格納されたと
する。すると、命令レジスタ２０から、汎用レジスタ２
６の論理アドレスが出力され、その論理アドレスがデコ
ーダ２１でデコードされて、物理アドレスに変換されて
更新テーブル２２に与えられる。更新テーブル２２で
は、デコーダ２１から送られてきた汎用レジスタ２６の
物理アドレスからレジスタ更新バッファ２５の更新バッ
ファアドレスが取得され、レジスタ更新バッファ２５に
与えられる。すると、レジスタ更新バッファ２５は、汎
用レジスタ２６に該当するアドレス（更新バッファアド
レス）の内容を書込む。

【００２２】このとき、レジスタ更新バッファ２５から
は、汎用レジスタ２６の書込みに使われた更新バッファ
アドレスが出力され、比較器２３に送られる。一方、比
較器２３は、更新バッファアドレステーブル２９の各ア
ドレスと、今レジスタ更新バッファ２５から送られてき
たアドレスとを比較し、一致したアドレスがあった場合
には、そのアドレスに対応するレジスタ更新保留テーブ
ル２８の更新保留指示ビットを“０”にリセットする。

【００２３】図２に示す更新テーブル２２におけるアド
レス比較はハードウェア的に行われると共に、論理アド
レスに対応する物理アドレスを更新テーブル２２から出
力するので、従来技術のような再ネーミングの必要が無
い。また、物量の多い汎用レジスタ（物理レジスタ）か
らではなく、物量の少ない本発明のレジスタ更新バッフ
ァからデータを読み出すように構成した。従って、セレ
クタやデータ授受のための論理回路などの回路の論理段
数が少なくなり、マシンサイクルの周波数を高くするこ
とが出来、パイプラインの各ステージの実行時間を速く
することができ、命令制御装置１０の処理の高速化を図
ることができる。

【００２４】図３は、本実施形態の一部構成図であり、
レジスタ読み出し時の構成及び動作を示す図である。本
実施形態では、前述の更新テーブル２２の他に、汎用レ
ジスタアドレス及び該汎用レジスタ２６に対応するレジ
スタ更新バッファアドレス（前記更新バッファアドレス
テーブル２９の出力）及び該汎用レジスタ２６の更新保
留指示ビットを格納するリザベーションステーション３
３を設ける。

【００２５】命令解読時にその命令でデータを読み出す
汎用レジスタ２６が先行する命令で更新保留になってい
るかどうかを前記レジスタ更新保留テーブル２８を索引
することにより検出し、更新保留になっていなければ、
該汎用レジスタ２６のデータを読み出す。そして、命令
解読するとすぐに命令を実行ユニット（演算器３５）に
ディスパッチする。一方、更新保留になっていれば汎用
レジスタアドレス及び該汎用レジスタ２６に対応するレ
ジスタ更新バッファアドレス及び該汎用レジスタ２６の
更新保留指示ビットを、命令解読時に前記リザベーショ
ンステーション３３に格納し、レジスタ更新バッファ２
５が使用可能になった時点で指定されたレジスタ更新バ
ッファ２５のデータを読み出し、リザベーションステー
ション３３から命令を実行ユニット１１にディスパッチ
する。

【００２６】以上の機構により、アウト・オブ・オーダ
方式の命令実行を、マシンサイクルの遅延なく実行する
ことが出来る。また、汎用レジスタ２６の更新命令の実
行が完了する時点で、汎用レジスタ２６を更新するため
のデータを供給するレジスタ更新バッファ２５のアドレ
スと、前記更新バッファアドレステーブル２９内に登録
された全レジスタ更新バッファアドレスとを比較し、一
致が検出されたレジスタ更新バッファアドレスに対応す
る前記レジスタ更新保留テーブル２８内の更新保留指示
ビットをリセットすることにより、汎用レジスタ２６の
更新が完了したことを指示する。

【００２７】同様に、汎用レジスタ２６の更新命令の実
行が完了する時点で、汎用レジスタ２６を更新するため
のデータを供給するレジスタ更新バッファ２５のアドレ
スと、前記リザベーションステーション３３内に登録さ
れた全レジスタ更新バッファアドレスとを比較し、一致
が検出されたレジスタ更新バッファアドレスに対応する
前記リザベーションステーション３３内の更新保留指示
ビットをリセットすることにより、指定された汎用レジ
スタの更新が完了したことを指示する。

【００２８】先ず、レジスタ読み出し命令が発行される
と、命令レジスタ２０から汎用レジスタの論理アドレス
が出力され、その論理アドレスがデコーダ２１によって
デコードされる。デコードされた汎用レジスタアドレス
に対応する更新テーブル２２のエントリを探し、このア
ドレスに対応するレジスタ更新保留テーブル２８のエン
トリを取得する。次に、レジスタ更新保留テーブル２８
の該エントリから更新保留指示ビットを読み込み、これ
が“０”の場合には、汎用レジスタ２６に対応する汎用
レジスタアドレスが与えられ、このアドレスに対応する
データ内容が演算器３５に投入される。これは、更新保
留指示ビットが“０”である場合には、汎用レジスタ２
６のデータ内容が更新済みであることを示すので、直
接、汎用レジスタ２６からデータを演算器３５に投入す
るのである。

【００２９】デコーダ２１から出力される汎用レジスタ
２６の物理アドレスに対応するレジスタ更新保留テーブ
ル２８内の更新保留指示ビットが“１”の場合には、該
保留指示ビットに対応するレジスタ更新バッファアドレ
ステーブル２９内のレジスタ更新バッファ２５のアドレ
スがリザベーションステーション３３に出力される。リ
ザベーションステーション３３では、更新テーブル２２
から送られてくる情報を元にコラム３０には更新保留指
示ビットを、コラム３１にはレジスタ更新バッファアド
レスを、コラム３２には汎用レジスタアドレスをそれぞ
れ対応して登録する。そして、リザベーションステーシ
ョン３３では、登録された上記３つの情報その他を考慮
して、各レジスタ読み出し命令の実行順序にプライオリ
ティをつけて、データのそろったものから実行するよう
にする。従って、リザベーションステーション３３から
は、更新テーブル２２から送られてくるアドレスの順番
と異なる順番で、レジスタ更新バッファアドレスがレジ
スタ更新バッファ２５に出力される。

【００３０】リザベーションステーション３３から送ら
れてきたレジスタ更新バッファアドレスを元にレジスタ
更新バッファ２５からはデータが読み出され、そのデー
タが演算器３５に投入される。次に、汎用レジスタ２６
を更新する命令が発行されると、今、演算器３５に投入
されたデータのレジスタ更新バッファアドレスがレジス
タ更新バッファ２５から比較器３４に送られる。一方、
リザベーションステーション３３からは、コラム３１の
各エントリのレジスタ更新バッファアドレスが出力さ
れ、それらが同じく比較器３４に送られる。比較器３４
で一致したレジスタ更新バッファアドレスが検出される
と、コラム３０のそのアドレスに対応する更新保留指示
ビットが“１”から“０”にリセットされる。更新保留
指示ビットが“０”にリセットされたリザベーションス
テーション３３のエントリは、適切なタイミングで登録
が消去される。あるいは、リザベーションステーション
３３の各エントリに、そのエントリが有効か否かを示す
有効フラグを設けておき、更新保留指示ビットがリセッ
トされたら有効フラグを無効に設定する方法も可能であ
る。

【００３１】このとき、図２で説明したように、レジス
タ更新バッファ２５から対応するレジスタ更新バッファ
アドレスのデータが汎用レジスタ２６に送られて該汎用
レジスタ２６の内容が該データに更新される。また、同
時に、レジスタ更新バッファ２５から出力された、レジ
スタ更新バッファアドレスは比較器２３に入力され、更
新バッファアドレステーブル２９の各アドレスと比較さ
れる。一致した、アドレスが得られた場合には、そのア
ドレスに対応するレジスタ更新保留テーブル２８内の更
新保留指示ビットが“１”から“０”にリセットされ
る。

【００３２】このように、更新テーブル２２を参照し
て、汎用レジスタ２６が更新されている時には（更新保
留指示ビットが“０”の時には）、汎用レジスタ２６の
データを演算器３５に投入する。一方、更新保留指示ビ
ットが“１”の時には、汎用レジスタ２６のデータが更
新されていないので、演算には使用できない。そこで、
該汎用レジスタ２６の更新用データを格納しているレジ
スタ更新バッファ２５からデータを演算器３５に投入す
る様にする。また、汎用レジスタ２６の更新命令が発行
された場合には、レジスタ更新バッファ２５から汎用レ
ジスタ２６にデータ更新を行い、リザベーションステー
ション３３と更新テーブル２２の対応するエントリの更
新保留指示ビットを“０”にリセットするようにする。
こうして、命令制御システムの論理構成を簡単化すると
ともに、論理段数を減らすことができるので、マシンサ
イクルを短くすることができ、命令制御装置１０のクロ
ック周波数を高め、処理速度の高速化を図ることができ
る。

【００３３】図４は、更新テーブル２２及びリザベーシ
ョンステーション３３の構成を示す図である。図４
（ａ）は、更新テーブル２２の構成を示す図であり、０
〜１５までのエントリを有する更新バッファアドレステ
ーブル２９とレジスタ更新保留テーブル２８が示されて
いる。なお、この０〜１５は汎用レジスタアドレス（汎
用レジスタ番号）に対応している。更新バッファアドレ
ステーブル２９は、レジスタ更新バッファ２５のアドレ
スをそれぞれ汎用レジスタアドレスに対応させて登録し
ておくものであり、レジスタ更新保留テーブル２８は対
応する汎用レジスタ２６のアドレスの更新が行われた
か、保留されているかを表す更新保留指示ビットを登録
するものである。例えば、更新保留ビットが“０”にな
っていれば、対応する汎用レジスタ２６は更新されてい
ることが示されるので、該汎用レジスタ２６からデータ
を演算器３５に入させ、更新保留ビットが“１”になっ
ていれば、対応する汎用レジスタは更新が保留されてい
るので、レジスタ更新バッファ２５からデータを読み出
して演算器３５にそのデータを入力させるようにする。

【００３４】更新バッファアドレステーブル２９の各エ
ントリとレジスタ更新保留テーブル２８の各エントリは
互いに対応させたれており、汎用レジスタアドレスの数
だけ設けられる。図４（ａ）の場合には、汎用レジスタ
２６のアドレスとして、複数設けられる汎用レジスタ２
６（図３では１つのブロックで表されている）の番号を
記載しているが、もちろん汎用レジスタ２６をメモリで
構成し、データが記録されるアドレスを登録するように
することが可能である。従って、以下、複数の汎用レジ
スタ２６の番号と汎用レジスタアドレスは同じ意味を持
つとする。

【００３５】図４（ｂ）は、リザベーションステーショ
ン３３の構成を示す図である。リザベーションステーシ
ョン３３の各エントリは、汎用レジスタアドレスと、レ
ジスタ更新バッファアドレスと、更新保留指示ビットが
それぞれの汎用レジスタアドレスに対応して登録され
る。リザベーションステーション３３へのエントリの登
録は、更新テーブル２２の更新保留指示ビットが“１”
の場合、すなわち、汎用レジスタ２６が更新されていな
いのでレジスタ更新バッファ２５からデータを読み出す
べき場合に、該当する更新テーブル２２のエントリをリ
ザベーションステーション３３に登録しておくものであ
る。

【００３６】リザベーションステーション３３の各エン
トリは、そのエントリのアドレスを使用したい命令が発
行されたことを示すが、リザベーションステーション３
３では、不図示の機構により各エントリにどれを優先し
て実行するかのプライオリティを付加する機能が設けら
れている。リザベーションステーション３３に登録され
る各アドレスは、命令レジスタ２０からプログラムに従
って出力される順番でリザベーションステーション３３
に入力されるが、プライオリティ付加機能によりデータ
の揃ったものを検出し、データのそろったものから実行
するように制御する。このプライオリティ付加機能がア
ウト・オブ・オーダ方式の命令制御にあたる。

【００３７】図５は、図２、及び図３における比較器２
３、３４の具体的構成を示す図である。図５（ａ）は、
更新テーブル２２の更新保留指示ビットをリセットする
ための構成である。更新バッファアドレステーブル２９
の０〜１５の各エントリから対応する更新バッファアド
レスを取り出すために結線がされており、各汎用レジス
タアドレスに対応する更新バッファアドレスがそれぞれ
に設けられたコンパレータ５０−１〜５０−１６の一方
の端子に入力するようになっている。コンパレータ５０
−１〜５０−１６のもう一方の端子には、レジスタ更新
バッファ２５からのレジスタ更新バッファアドレスがそ
れぞれ入力するように構成されている。レジスタ更新バ
ッファ２５から送られてくるレジスタ更新バッファアド
レスは、レジスタ更新バッファ２５から汎用レジスタ２
６へのデータの更新が行われたアドレスであるので、レ
ジスタ更新保留テーブル２８の更新保留指示ビットを更
新する必要がある。

【００３８】図５（ａ）の構成によれば、更新バッファ
アドレステーブル２９の各更新バッファアドレスとレジ
スタ更新バッファ２５からのレジスタ更新バッファアド
レスをそれぞれ比較し、一致を検出したコンパレータ５
０−１〜５０−１６がリセット信号を出力するように構
成されている。コンパレータ５０−１〜５０−１６の出
力は、レジスタ更新保留テーブル２９内のそれぞれ対応
する更新保留指示ビットの欄に接続されており、コンパ
レータ５０−１〜５０−１６からリセット信号が出力さ
れると、対応する更新保留指示ビットがリセットされる
ようになっている。

【００３９】このように、コンパレータ５０−１〜５０
−１６を複数設け、それぞれが更新バッファアドレステ
ーブル２９の個々のエントリの更新バッファアドレスを
レジスタ更新バッファ２５から送られてくるレジスタ更
新バッファアドレスと比較することにより、更新バッフ
ァアドレスの各エントリとの比較処理を並列に行うこと
ができるので、高速に比較処理及び更新保留指示ビット
のリセットを行うことができる。

【００４０】図５（ｂ）は、リザベーションステーショ
ン３３のコラム３０の各エントリの更新保留指示ビット
をリセットするための構成である。図５（ｂ）では、リ
ザベーションステーション３３の構成の内、レジスタ更
新バッファアドレスと更新保留指示ビットのみを示して
いる。図５（ａ）と同じように、各コンパレータ５１−
１〜５１−８の一方の端子には、０〜７の各エントリの
レジスタ更新バッファアドレスを取得するための結線が
接続されている。各コンパレータ５１−１〜５１−８の
もう一方の端子には、レジスタ更新バッファ２５からの
レジスタ更新バッファアドレスが入力されるようになっ
ており、各コンパレータ５１−１〜５１−８は、レジス
タ更新バッファアドレスとの一致が得られたリザベーシ
ョンステーション３３のエントリに対してリセット信号
を出力し、該エントリの更新保留指示ビットをリセット
する。このために、各コンパレータ５１−１〜５１−８
の出力は、リザベーションステーション３３の各エント
リの更新保留指示ビットに結線がされている。

【００４１】図５（ａ）と同じように、レジスタ更新バ
ッファ２５の出力であるレジスタ更新バッファアドレス
とリザベーションステーション３３の各エントリのレジ
スタ更新バッファアドレスを並列処理で比較し、両アド
レスが一致するエントリの更新保留指示ビットをリセッ
トすることができるので、処理を高速に行うことができ
る。

【００４２】図６は、レジスタ干渉を起こさない場合の
本実施例の動作を説明する図である。初めに、図６
（ａ）のようにＬＯＡＤ命令を実行する。この命令で
は、汎用レジスタ２６の５番（汎用レジスタの番号ある
いはアドレス）を更新する。先ず、ＬＯＡＤ命令のＤサ
イクル（命令の解読）では、更新バッファアドレステー
ブル２９及びレジスタ更新保留テーブル２８の５番のエ
ントリには、各々、“Ｘ”（前回使われたレジスタ更新
バッファのアドレス値がそのまま残っている状態を
“Ｘ”として表している）、及び“０”が格納されてい
る。Ａサイクル（主記憶オペランドのアドレス計算）に
おいて、更新バッファアドレステーブル２９及びレジス
タ更新保留テーブル２８の５番のエントリには、各々、
“１”（所定の方法によって割り当てられるレジスタ更
新バッファのアドレスが登録されるが、ここでは“１”
としている）、及び“１”（保留指示を示す更新保留指
示ビットとして“１”を割り当てている）を格納する。
これは、汎用レジスタ２６の５番は更新が保留されてい
て、その結果はレジスタ更新バッファ２５の１番（複数
あるレジスタ更新バッファの番号あるいはアドレスであ
って、いずれも同様の意味を持つとする）に一時的に格
納されることを意味する。

【００４３】図６（ｂ）のような命令列では、まず、
（１）のＬＯＡＤ命令を実行する。この命令では、汎用
レジスタの５番を更新する。先ず、ＬＯＡＤ命令のＤサ
イクルでは、更新バッファアドレステーブル２９及びレ
ジスタ更新保留テーブル２８の５番、１５番のエントリ
には、各々、“Ｘ”（前述と同じ意味で“Ｘ”を用いて
いる）、及び“０”が格納されている。Ａサイクル（主
記憶オペランドのアドレス計算）において、更新バッフ
ァアドレステーブル２９及びレジスタ更新保留テーブル
２８の５番のエントリには、各々、“１”（所定の方法
によって与えられるアドレスであり、ここでは便宜上
“１”としている）、“１”（保留指示）を格納する。
更新バッファアドレステーブル２９及びレジスタ更新保
留テーブル２８の１５番のエントリは、本命令（（１）
のＬＯＡＤ命令）では汎用レジスタ２６の１５番は更新
しないので、各々、“Ｘ”（前述と同じ意味で“Ｘ”を
用いている）、“０”のままである。

【００４４】そして、図６（ｂ）の（２）のＡＤＤ命令
では、ベースレジスタ（主記憶オペランドアドレスの計
算時に使用）は汎用レジスタ２６の１５番なので、Ｄサ
イクルでレジスタ更新保留テーブル２８の１５番のエン
トリを索引する。その結果、値は“０”（更新未保留）
であるから、Ａサイクルにおいて、汎用レジスタ２６の
１５番（図６（ｂ）では“Ｆ”番として表されている）
のデータを読み出して演算器３５に投入し、主記憶オペ
ランドのアドレス計算を行う。

【００４５】図７は、２つの命令がレジスタ干渉を起こ
す場合の本実施形態の動作を説明する図である。図７の
ような命令列（レジスタ干渉する場合）では、（３）の
ＬＯＡＤ命令を実行すると、この命令では、汎用レジス
タの５番を更新する。まず、ＬＯＡＤ命令のＤサイクル
では、更新バッファアドレステーブル２９及びレジスタ
更新保留テーブル２８の５番のエントリには、各々、
“Ｘ”（図６の場合と同じ意味を持つ）、及び“０”が
格納されている。Ａサイクル（主記憶オペランドのアド
レス計算）において、更新バッファアドレステーブル２
９及びレジスタ更新保留テーブル２８の５番のエントリ
には、各々、“１”（図６の場合と同じで、便宜上
“１”としている）、及び“１”（保留指示）を格納す
る。その後、Ｔサイクル（アドレス変換）、Ｂサイクル
（オペランドの読み出し）と命令の実行は進み、Ｂサイ
クルにおいて、ＬＯＡＤ命令の実行結果が得られる。そ
の結果、レジスタ更新バッファの１番が使用可能になっ
たという指示が出力される。

【００４６】そして、（４）のＡＤＤ命令では、ベース
レジスタ（主記憶オペランドアドレスの計算時に使用）
は汎用レジスタ２６の５番なので、Ｄサイクルでレジス
タ更新保留テーブル２８の５番のエントリを索引する。
その結果、値は“１”（更新保留）であるから、Ａサイ
クルにおいて、リザベーションステーション３３の７番
のエントリ（便宜上、７番のエントリとしているが、実
際には、リザベーションステーション３３の使用可能な
エントリを探して使う）に汎用レジスタアドレス（汎用
レジスタ番号と同じ意味を持つ）、レジスタ更新バッフ
ァアドレス（レジスタ更新バッファの番号と同じ意味を
持つ）、更新保留指示ビットを、各々、“５”、
“１”、“１”にして格納する。その次のＡサイクルで
前のＬＯＡＤ命令（（３）のＬＯＡＤ命令）の実行から
レジスタ更新バッファ２５の使用可能指示が出ているの
で、更に、その次のＡサイクルにおいて、リザベーショ
ンステーション３３を参照して、レジスタ更新バッファ
２５の１番を読み出して演算器３５に投入し、主記憶オ
ペランドのアドレス計算を行う。

【００４７】図８は、本実施形態の動作をマシンサイク
ルを参照して説明する図である。図８に示すのは、２つ
のＬＯＡＤ命令がレジスタ干渉を起こす場合である。図
８に示されるように、１回目のＬＯＡＤ命令が発行され
ると、Ｄサイクルで命令レジスタ２０から更新テーブル
２２に汎用レジスタ２６の論理アドレスが出力される。
なお、デコーダ２１は省略してある。更新テーブル２２
では、Ａサイクルで更新バッファアドレステーブル２９
を参照して、Ｃサイクルでレジスタ更新バッファ２５に
命令レジスタ２０から更新バッファアドレスが与えられ
る。このとき、この更新バッファアドレスに対応するレ
ジスタ更新保留テーブル２８には更新保留指示ビットが
“１”に設定される。

【００４８】１回目のＬＯＡＤ命令が物理レジスタ（汎
用レジスタ）２６を更新するような命令であった場合に
は、命令レジスタ２０から汎用レジスタ２６の論理アド
レスが出力され、不図示のデコーダ２１を介して更新テ
ーブル２２で、更新バッファアドレステーブル２９によ
り更新バッファアドレスに変換され、レジスタ更新バッ
ファ２５に与えられる。すると、レジスタ更新バッファ
２５は、該当するアドレスのデータを物理レジスタ２６
の対応するアドレスに書込んで、Ｗサイクルで物理レジ
スタ２６の更新を行う。

【００４９】１回目のＬＯＡＤ命令の後、レジスタ干渉
を起こす命令（ここでは、２回目のＬＯＡＤ命令）が発
行されると、１回目のＬＯＡＤ命令と同様に、Ｄサイク
ルで命令レジスタ２０から汎用レジスタアドレスが出力
される。すると、レジスタ更新保留テーブル２８の対応
するエントリの更新保留指示ビットを読み出し、該ビッ
トが“１”になっていることを取得する（ここでは、１
回目のＬＯＡＤ命令で書込まれたレジスタ更新バッファ
の内容であって、まだ物理レジスタ２６に更新が行われ
ていないデータを読み出す場合に対応するので、該当す
る更新保留指示ビットは“１”となっている）。する
と、更新保留指示ビットが“１”であることからリザベ
ーションステーション３３に更新テーブル２２の内容が
登録される。リザベーションステーション３３では、ア
ウト・オブ・オーダ方式により、更新テーブル２２から
送られてきた内容をプライオリティを付けて、順番にレ
ジスタ更新バッファアドレスを出力するようにする。

【００５０】次のＤサイクルでリザベーションステーシ
ョン３３から該当する更新バッファアドレスが出力され
るとレジスタ更新バッファ２５から演算器３５に該当す
るデータが投入され、演算が行われる。

【００５１】図９の従来技術と図８の本実施形態とを比
較すると、２回目のＬＯＡＤ命令の実行の際に、リザベ
ーションステーション３３への更新テーブル２２の登録
と、プライオリティを取ってからの更新バッファアドレ
スの出力とのために、Ｄサイクルが２つ必要になってい
る。これは、本実施形態のほうが１マシンサイクル分処
理が遅れることを意味するが、図９の従来技術では論理
アドレスを物理アドレスに再ネーミングする必要がある
ので、処理が複雑となり、２回目のＬＯＡＤ命令のＤサ
イクルが遅延することが起こる。特に、レジスタ干渉を
多く起こすプログラム（ＯＳ等）を実行する場合には、
このマシンサイクルの遅延が命令制御装置の実行速度を
遅くする。

【００５２】これに対し、本実施形態では、マシンサイ
クルは１つ増えたが、それぞれの構成要素を構成する論
理回路を簡単化することができるので、命令制御装置１
０のマシンサイクルの周波数を高くすることが出来（パ
イプラインの各ステージの実行速度を破約することがで
き）、本実施形態の命令制御装置１０を塔載する情報処
理装置の処理速度を速くすることが出来る。

【００５３】

【発明の効果】以上説明したように、本発明によればア
ウト・オブ・オーダ方式の命令実行を行い、且つ、レジ
スタ干渉を起こす場合でも、マシンサイクルを遅延させ
ることなく高速に命令実行をすることが出来る。

【図面の簡単な説明】

【図１】本発明の一実施形態の命令制御装置の概観を示
す図である。

【図２】本発明の実施形態の一部構成図であり、汎用レ
ジスタを更新する場合の動作を説明する図である。

【図３】本実施形態の一部構成図であり、レジスタ読み
出し時の構成及び動作を示す図である。

【図４】更新テーブル及びリザベーションステーション
の構成を示す図である。

【図５】図２、及び図３における比較器の具体的構成を
示す図である。

【図６】レジスタ干渉を起こさない場合の本実施例の動
作を説明する図である。

【図７】２つの命令がレジスタ干渉を起こす場合の本実
施形態の動作を説明する図である。

【図８】本実施形態の動作をマシンサイクルを参照して
説明する図である。

【図９】従来のレジスタ再ネーミング技術を示す図であ
る。

【符号の説明】

１０命令制御装置１１実行ユニット１２命令制御ユニット１３記憶制御ユニット１４バッファ記憶部２０命令レジスタ２１デコーダ２２更新テーブル２３比較器２４演算結果あるいは読み出し結果２５レジスタ更新バッファ２６汎用レジスタ２８レジスタ更新保留テーブル２９更新バッファアドレステーブル３０更新保留指示ビット３１レジスタ更新バッファアドレス３２汎用レジスタアドレス３３リザベーションステーション３４比較器３５演算器５０−１〜５０−１６、５１−１〜５１−８コン
パレータ９００命令レジスタ９０１レジスタ再ネーミングテーブル９０２物理レジスタ９０３演算器

Claims

【特許請求の範囲】

【請求項１】アウト・オブ・オーダ方式の命令制御を行
う命令制御システムであって、命令の実行に使用されるデータを記録するレジスタ手段
と、命令の実行に使用される前記レジスタ手段の論理アドレ
スを出力する命令レジスタ手段と、前記命令レジスタから出力された論理アドレスをデコー
ドするデコード手段と、前記レジスタ手段に記録されるべきデータを一時格納す
るレジスタ更新バッファ手段と、前記レジスタ手段のアドレスと対応して、前記レジスタ
手段を更新するデータが記録されているレジスタ更新バ
ッファ手段のアドレスと、前記レジスタ更新バッファ手
段に記録されているデータによる前記レジスタ手段の対
応するアドレスの内容の更新が保留されているか否かを
示す更新保留指示ビットとを登録する更新テーブル手段
と、前記レジスタ手段の内容が更新保留状態の場合に、前記
レジスタ手段のアドレスと、前記レジスタ更新バッファ
手段のアドレスと、前記更新保留指示ビットとを互いに
対応させて登録し、各登録内容に対応するエントリ間
に、対応する命令を実行するためのプライオリティを付
加し、該プライオリティに基づいて、前記レジスタ更新
バッファ手段に処理すべきデータのアドレスを送出する
リザベーションステーション手段とを備え、命令の実行の際に、前記命令レジスタ手段から出力され
るアドレスに対応する前記更新テーブル手段の更新保留
指示ビットを参照し、前記レジスタ手段が更新されてい
る場合には、前記レジスタ手段に記録されているデータ
を使用して演算を行わせ、前記レジスタ手段が更新保留
状態の場合には、前記レジスタ更新バッファ手段に格納
されているデータを使用して演算を行わせることを特徴
とする命令制御システム。
【請求項２】命令完了時点で前記レジスタ手段を前記レ
ジスタ更新バッファ手段に格納されるデータによって更
新される場合に、前記更新テーブル手段から出力される
アドレスに基づいて前記レジスタ更新バッファ手段に格
納されているデータを前記レジスタ手段の対応するアド
レスに格納させると共に、前記更新テーブル手段の対応
する前記更新保留指示ビットをリセットすることを特徴
とする請求項１に記載の命令制御システム。
【請求項３】前記レジスタ手段を前記レジスタ更新バッ
ファ手段に格納されるデータによって更新された場合
に、前記リザベーションステーション手段の対応する前
記更新保留指示ビットをリセットすることを特徴とする
請求項２に記載の命令制御システム。
【請求項４】リセットされた前記更新保留指示ビットに
対応するリザベーションステーション手段のエントリを
無効化することを特徴とする請求項３に記載の命令制御
システム。
【請求項５】前記無効化されたリザベーションステーシ
ョン手段のエントリを削除することを特徴とする請求項
４に記載の命令制御システム。
【請求項６】アウト・オブ・オーダ方式の命令制御を行
う命令制御方法であって、命令の実行に使用されるデータを記録するレジスタと、
前記レジスタに記録されるべきデータを一時格納するレ
ジスタ更新バッファとを設け、（ａ）前記レジスタのアドレスと対応して、前記レジス
タを更新するデータが記録されている前記レジスタ更新
バッファのアドレスと、前記レジスタ更新バッファに記
録されているデータによる前記レジスタの対応するアド
レスの内容の更新が保留されているか否かを示す更新保
留指示ビットとを登録するステップと、（ｂ）前記レジスタのアドレスの内容が更新保留状態の
場合に、前記レジスタのアドレスと、前記レジスタ更新
バッファのアドレスと、前記更新保留指示ビットとを互
いに対応させて登録し、各登録内容に対応するエントリ
間に、対応する命令を実行するためのプライオリティを
付加し、該プライオリティに基づいて、前記レジスタ更
新バッファに処理すべきデータのあるアドレスを送出す
るステップと、（ｃ）命令の実行の際に出力されるアドレスに対応する
更新保留指示ビットを参照し、前記レジスタが更新され
ている場合には、前記レジスタに記録されているデータ
を使用して演算を行わせ、前記レジスタが更新保留状態
の場合には、前記レジスタ更新バッファに格納されてい
るデータを使用して演算を行わせるステップを備えるこ
とを特徴とする命令制御方法。
【請求項７】（ｄ）前記レジスタを前記レジスタ更新バ
ッファに格納されるデータによって更新する命令が発行
された場合に、前記ステップ（ａ）の登録内容に従って
前記レジスタ更新バッファに格納されているデータを前
記レジスタの対応するアドレスに格納させると共に、対
応する前記更新保留指示ビットをリセットするステップ
を備えることを特徴とする請求項６に記載の命令制御方
法。