JPH03154947A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03154947A JPH03154947A JP1292193A JP29219389A JPH03154947A JP H03154947 A JPH03154947 A JP H03154947A JP 1292193 A JP1292193 A JP 1292193A JP 29219389 A JP29219389 A JP 29219389A JP H03154947 A JPH03154947 A JP H03154947A
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- 230000010365 information processing Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 101000667291 Homo sapiens WD repeat-containing protein 13 Proteins 0.000 description 2
- 102100039130 WD repeat-containing protein 13 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100491817 Caenorhabditis elegans evl-20 gene Proteins 0.000 description 1
- 102100038513 E3 ubiquitin-protein ligase ARIH2 Human genes 0.000 description 1
- 108050009344 E3 ubiquitin-protein ligase ARIH2 Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- Mathematical Physics (AREA)
- Computational Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、キャッシュを有する処理装置と、主記憶装置
とを含む情報処理装置に関する。
とを含む情報処理装置に関する。
［従来の技術］
従来この種のキャッシュを有する処理部と、主記憶部と
を含む情報処理装置は、前記キャッシュ及び前記主記憶
部に対する処理が完了してい・ないストアリクエストの
アドレスと、後続のロードリクエストのアドレスが一致
した場合、古い誤ったデータを読出さないために、後続
のロードリクエストを止めて、ストアリクエストのキャ
ッシュ及び主記憶部への処理をしてから後続のロードリ
クエストを受は付け、後続のロードリクエストの処理を
行うという処理が必要であった。
を含む情報処理装置は、前記キャッシュ及び前記主記憶
部に対する処理が完了してい・ないストアリクエストの
アドレスと、後続のロードリクエストのアドレスが一致
した場合、古い誤ったデータを読出さないために、後続
のロードリクエストを止めて、ストアリクエストのキャ
ッシュ及び主記憶部への処理をしてから後続のロードリ
クエストを受は付け、後続のロードリクエストの処理を
行うという処理が必要であった。
［発明が解決しようとする課題］
しかしながら、上述した従来のキ・ヤッシュを有する処
理部と主記憶部とを含む情報処理装置では、キャッシュ
及び主記憶部に対する処理が完了していないストアリク
エストのアドレスと後続のロードリクエストのアドレス
とが一致した場合、後続のロードリクエストを止め、ス
トアリクエストのキャッシュを有する処理部及び主記憶
部への処理をしてから、後続のロードリクエストを受付
け、後続のロードリクエストの処理を行うという処理が
必要となっているので、メモリオペランドが確定するの
に多大な時間を要するという欠点があった。
理部と主記憶部とを含む情報処理装置では、キャッシュ
及び主記憶部に対する処理が完了していないストアリク
エストのアドレスと後続のロードリクエストのアドレス
とが一致した場合、後続のロードリクエストを止め、ス
トアリクエストのキャッシュを有する処理部及び主記憶
部への処理をしてから、後続のロードリクエストを受付
け、後続のロードリクエストの処理を行うという処理が
必要となっているので、メモリオペランドが確定するの
に多大な時間を要するという欠点があった。
そこで、本発明の技術的課題は、上記欠点に鑑み、メモ
リオペランドの確定待ちのない情報処理装置を提供する
ことである。
リオペランドの確定待ちのない情報処理装置を提供する
ことである。
［課題を解決するための手段］
本発明によれば、キャッシュを有する処理部と、主記憶
部とを有する情報処理装置において、主記憶装置へのス
トアリクエストに対応し、ストアアドレスを保持するス
トアアドレス保持手段と、ストアデータとして演算結果
を保持する演算結果保持手段と、前記ストアアドレスと
後続のロードリクエストのロードアドレスとを比較する
比較手段と、該比較手段の比較結果かアドレスの一致を
示す場合、対応するストアリクエストの前記キャッシュ
及び主記憶装置に対する処理が完了していなければ、前
記ロードリクエストに対する応答として前記演算結果保
持手段から演算部の入力にデータをバイパスする手段と
を有していることを特徴とする情報処理装置が得られる
。
部とを有する情報処理装置において、主記憶装置へのス
トアリクエストに対応し、ストアアドレスを保持するス
トアアドレス保持手段と、ストアデータとして演算結果
を保持する演算結果保持手段と、前記ストアアドレスと
後続のロードリクエストのロードアドレスとを比較する
比較手段と、該比較手段の比較結果かアドレスの一致を
示す場合、対応するストアリクエストの前記キャッシュ
及び主記憶装置に対する処理が完了していなければ、前
記ロードリクエストに対する応答として前記演算結果保
持手段から演算部の入力にデータをバイパスする手段と
を有していることを特徴とする情報処理装置が得られる
。
［実施例］
次に本発明の実施例について、図面を参照して説明する
。
。
第１図は本実施例のキャッシュ及びストアバッファ及び
主記憶装置を有する情報処理装置の一実施例のブロック
図であり、第２図はストアリクエストに対するメモリオ
ペランドバイパス可能な後続ロードリクエストのデータ
ｔＩＪとデータバウンダリを表わした図である。
主記憶装置を有する情報処理装置の一実施例のブロック
図であり、第２図はストアリクエストに対するメモリオ
ペランドバイパス可能な後続ロードリクエストのデータ
ｔＩＪとデータバウンダリを表わした図である。
第１図において５ＢＱＡＩ−１はリクエスト情報受付は
レジスタであり、ＰＡＲＩ−２（後述）レジスタのリク
エストアドレスに対応するバイパス対象リクエスト情報
（データ１Ｊ１データバウンダリ）を受付ける。ＰＡＲ
Ｉ−２はリクエストアドレス保持レジスタであり、５Ａ
Ｂ６−１ （後述）へのストアリクエストアドレス登録
レジスタでもある。５ＢＱＲ２−１は、ストアリクエス
ト情報受付はレジスタであり、５ＢＡ２−２ （後述）
レジスタのストアリクエストアドレスに対応するバイパ
ス対象リクエスト情報（データ中、データバウンダリ）
を受付ける。５ＢＡ２−２は、ストアリクエストアドレ
ス保持レジスタであり、ストアリクエストアドレスを保
持する。■２−３は、５ＢＡ２−２に付すされる有効ビ
ットＦ／Ｆ （Ｖビット）であり、５ＢＡ２−２にスト
アリクエストアドレスが登録されるとＯＮになり、登録
されたストアリクエストがキャッシュ・主記憶装置に対
して処理が終るとＯＦＦになる。バイパス指示制御３は
、５ＢＡ２−２に保持されている。ストアリクエストア
ドレスに対応するバイパス対象リクエスト情報を保持し
ている５ＢＱＲ２−１と、ＰＡＲＩ−２に保持されてい
る後続ロードリクエストアドレスに対応するバイパス対
象リクエスト情報を保持している５ＢＱＡＩ−１の内容
から、第２図（後述）に示すようなストアデータｌ＋と
データバウンダリに対するメモリオペランドバイパス可
能な後続ロードデータ中とデータバウンダリであるかを
判断し、メモリオペランドバイパス可能であれば、１を
出力する制御をする。３−１はコンバレーであり、スト
アリクエストアドレスが保持されている５ＢＡ２−２と
後続ロードリクエストアドレスが保持されているＰＡＲ
Ｉ−２を比較し、その一致と有効ビットｖ２−３のＯＮ
により１が出力される。４は、アンド回路であり、バイ
パス指示制御３とコンパレータ３−１の出力をアンドす
る。Ｓ ＢＯＫ５は、アンド回路４の結果が保持される
Ｆ／Ｆで、１のときメモリオペランドバイパス指示とな
る。５ＡＢ６−１はストアアドレスバッファであり、キ
ャッシュ・主記憶装置に対してストア未処理のストアリ
クエストアドレスを保持する。５ＤＢ６−２は、ストア
データバッファであり、キャッシュ・主記憶装置に対し
てストア未処理のストアデータを保持する。７はオペラ
ンドキャッシュである。ＤＡＡ７−１はオペランドキャ
ッシュ７アドレスレジスタ、ＤＡＷ７−２はオペランド
キャッシュ７書き込みデータレジスタである。ＷＳＡ８
−１は５ＡＢ６−１掃出しレジスタ、ＷＳＤ８−２はＳ
ＤＢ掃出しレジスタである。ＤＡＲ９はキャッシュ又は
主記憶装置がらの読出しレジスタである。ＧＲＩＯはソ
フトウェアビジプルレジスタ、ＷＧＲｌｌはＧＲＩＯの
読出しレジスタである。１２は演算部、１２−１はキャ
ッシュ又は主記憶装置からの読出しデータ１０９（後述
）か、メモリオペランドバイパス１１３−１ （後述）
のデータかをセレクトするセレクタである。ＷＤＲ１３
は、メモリオペランドバイパスを可能にするため、演算
部１２の演算結果を保持するストアリクエスト専用のレ
ジスタである。１０１−１はリクエストアドレスＰＡＲ
Ｉ２に対応するバイパス対象リクエスト情報（データ巾
、データバウンダリ）ＳＢＱＡＩ−１の内容、１０２−
１はストアリクエストアドレス５ＢＡ２−２に対応する
バイパス対象リクエスト情報（データ１１１、データバ
ウンダリ）ＳＢＱＲ２−１の内容を表わす。１０１−２
はリクエストアドレスＰＡＲＩ−２の内容１０２−２は
ストアリクエストアドレス５ＢＡ２−２の内容を表わす
。１０５はメモリオペランドバイパス指示信号でセレク
タ１２−１を制御する。１０９はキャッシュ又は主記憶
装置からの読出しデータを保持する読出しレジスタＤＡ
Ｒ９の内容である。１１１はＧＲＩＯからの読出しデー
タを保持する読出しレジスタＷＧＲ１１の内容である。
レジスタであり、ＰＡＲＩ−２（後述）レジスタのリク
エストアドレスに対応するバイパス対象リクエスト情報
（データ１Ｊ１データバウンダリ）を受付ける。ＰＡＲ
Ｉ−２はリクエストアドレス保持レジスタであり、５Ａ
Ｂ６−１ （後述）へのストアリクエストアドレス登録
レジスタでもある。５ＢＱＲ２−１は、ストアリクエス
ト情報受付はレジスタであり、５ＢＡ２−２ （後述）
レジスタのストアリクエストアドレスに対応するバイパ
ス対象リクエスト情報（データ中、データバウンダリ）
を受付ける。５ＢＡ２−２は、ストアリクエストアドレ
ス保持レジスタであり、ストアリクエストアドレスを保
持する。■２−３は、５ＢＡ２−２に付すされる有効ビ
ットＦ／Ｆ （Ｖビット）であり、５ＢＡ２−２にスト
アリクエストアドレスが登録されるとＯＮになり、登録
されたストアリクエストがキャッシュ・主記憶装置に対
して処理が終るとＯＦＦになる。バイパス指示制御３は
、５ＢＡ２−２に保持されている。ストアリクエストア
ドレスに対応するバイパス対象リクエスト情報を保持し
ている５ＢＱＲ２−１と、ＰＡＲＩ−２に保持されてい
る後続ロードリクエストアドレスに対応するバイパス対
象リクエスト情報を保持している５ＢＱＡＩ−１の内容
から、第２図（後述）に示すようなストアデータｌ＋と
データバウンダリに対するメモリオペランドバイパス可
能な後続ロードデータ中とデータバウンダリであるかを
判断し、メモリオペランドバイパス可能であれば、１を
出力する制御をする。３−１はコンバレーであり、スト
アリクエストアドレスが保持されている５ＢＡ２−２と
後続ロードリクエストアドレスが保持されているＰＡＲ
Ｉ−２を比較し、その一致と有効ビットｖ２−３のＯＮ
により１が出力される。４は、アンド回路であり、バイ
パス指示制御３とコンパレータ３−１の出力をアンドす
る。Ｓ ＢＯＫ５は、アンド回路４の結果が保持される
Ｆ／Ｆで、１のときメモリオペランドバイパス指示とな
る。５ＡＢ６−１はストアアドレスバッファであり、キ
ャッシュ・主記憶装置に対してストア未処理のストアリ
クエストアドレスを保持する。５ＤＢ６−２は、ストア
データバッファであり、キャッシュ・主記憶装置に対し
てストア未処理のストアデータを保持する。７はオペラ
ンドキャッシュである。ＤＡＡ７−１はオペランドキャ
ッシュ７アドレスレジスタ、ＤＡＷ７−２はオペランド
キャッシュ７書き込みデータレジスタである。ＷＳＡ８
−１は５ＡＢ６−１掃出しレジスタ、ＷＳＤ８−２はＳ
ＤＢ掃出しレジスタである。ＤＡＲ９はキャッシュ又は
主記憶装置がらの読出しレジスタである。ＧＲＩＯはソ
フトウェアビジプルレジスタ、ＷＧＲｌｌはＧＲＩＯの
読出しレジスタである。１２は演算部、１２−１はキャ
ッシュ又は主記憶装置からの読出しデータ１０９（後述
）か、メモリオペランドバイパス１１３−１ （後述）
のデータかをセレクトするセレクタである。ＷＤＲ１３
は、メモリオペランドバイパスを可能にするため、演算
部１２の演算結果を保持するストアリクエスト専用のレ
ジスタである。１０１−１はリクエストアドレスＰＡＲ
Ｉ２に対応するバイパス対象リクエスト情報（データ巾
、データバウンダリ）ＳＢＱＡＩ−１の内容、１０２−
１はストアリクエストアドレス５ＢＡ２−２に対応する
バイパス対象リクエスト情報（データ１１１、データバ
ウンダリ）ＳＢＱＲ２−１の内容を表わす。１０１−２
はリクエストアドレスＰＡＲＩ−２の内容１０２−２は
ストアリクエストアドレス５ＢＡ２−２の内容を表わす
。１０５はメモリオペランドバイパス指示信号でセレク
タ１２−１を制御する。１０９はキャッシュ又は主記憶
装置からの読出しデータを保持する読出しレジスタＤＡ
Ｒ９の内容である。１１１はＧＲＩＯからの読出しデー
タを保持する読出しレジスタＷＧＲ１１の内容である。
１１３−１はストアデータＷＤＲ１３の内容を演算部１
２の入力にバイパスさせるためのバス、１１３−２はＷ
ＤＲ１３の内容を５ＤＢ６−２に格納するためのパスで
ある。
２の入力にバイパスさせるためのバス、１１３−２はＷ
ＤＲ１３の内容を５ＤＢ６−２に格納するためのパスで
ある。
第２図において、２０１はストアが４バイトストアの８
バイトバウンダリの前半４バイトで、メモリオペランド
バイパス可能な後続ロードバターンである。２０２はス
トアが４バイトストアの８バイトバウンダリの後半４バ
イトでメモリオペランドバイパス可能な後続ロードパタ
ーンである。
バイトバウンダリの前半４バイトで、メモリオペランド
バイパス可能な後続ロードバターンである。２０２はス
トアが４バイトストアの８バイトバウンダリの後半４バ
イトでメモリオペランドバイパス可能な後続ロードパタ
ーンである。
２０３はストアが８バイトストアでメモリオペランドバ
イパス可能な後続ロードパターンである。
イパス可能な後続ロードパターンである。
以下に本実施例の動作を説明する。
ＰＡＲＩ−２にリクエストアドレス５ＢＱＡＩ−１にＰ
ＡＲＩ−２に受付けられたリクエストアドレスに対応す
るバイパス対象リクエスト情報（データ［１１、データ
バウンダリ）が送られてくると、ロードリクエストであ
る場合５ＢＱＡＩ−１は１０１−１によりバイパス指示
制御へ、ＰＡＲｌ−２は１０１−２によりコンパレータ
３−１にそれぞれ送られる。ＰＡＲＩ−２に受付けられ
たロードリクエストアドレスは同時にＤＡＡ７−１にも
受付けられ、このアドレスでキャッシュ７を索引し、Ｆ
ＤＢであればキャッシュ７からＮＦＢであれば主記憶装
置からＤＡＲ９へデータが読出され、演算部１２へ送出
される。ストアリクエストである場合、５ＢＱＡＩ−１
の内容は５ＢＱＲ２−１にＰＡＲＩ−２の内容は、５Ｂ
Ａ２−２にそれぞれ保持されＶ２−３はＯＮとなり、Ｐ
ＡＲｌ−２の内容であるストアリクエストアドレスは５
ＢＡ２−２と同時に５ＡＢ６−１に登録され、演算部か
らのストアデータの待ち合わせをする。
ＡＲＩ−２に受付けられたリクエストアドレスに対応す
るバイパス対象リクエスト情報（データ［１１、データ
バウンダリ）が送られてくると、ロードリクエストであ
る場合５ＢＱＡＩ−１は１０１−１によりバイパス指示
制御へ、ＰＡＲｌ−２は１０１−２によりコンパレータ
３−１にそれぞれ送られる。ＰＡＲＩ−２に受付けられ
たロードリクエストアドレスは同時にＤＡＡ７−１にも
受付けられ、このアドレスでキャッシュ７を索引し、Ｆ
ＤＢであればキャッシュ７からＮＦＢであれば主記憶装
置からＤＡＲ９へデータが読出され、演算部１２へ送出
される。ストアリクエストである場合、５ＢＱＡＩ−１
の内容は５ＢＱＲ２−１にＰＡＲＩ−２の内容は、５Ｂ
Ａ２−２にそれぞれ保持されＶ２−３はＯＮとなり、Ｐ
ＡＲｌ−２の内容であるストアリクエストアドレスは５
ＢＡ２−２と同時に５ＡＢ６−１に登録され、演算部か
らのストアデータの待ち合わせをする。
演算部で生成されたデータはＷＤＲ１３に保持され、５
ＤＢ６−２に登録された後にストアアドレスとともにキ
ャッシュ及び主記憶装置に送出される。 例えば、ＧＲ
ＩＯの内容とキャッシュ７の内容を演算するようなリク
エストの場合で、それ以前にキャッシュ７の同一アドレ
スの内容を書換えるストアリクエストがあった場合の動
作を説明する。 まず、ＰＡＲＩ−２にストアリクエス
トアドレス、５ＢＱＡＩ−１にバイパス対象リクエスト
情報（データ１１」、データバウンダリ）が受付けられ
、次のタイミングに５ＢＱＡ１−１のバイパス対象リク
エスト情報は５ＢＱＲ２−１に、ＰＡＲＩ−２のストア
リクエストアドレスは５ＢＡ２−２，５ＢＡ６−１１：
：登録され、Ｖ ２−３１ｔ ＯＮとなる。ストアリク
エストにより演算部１２か０ ら生成されたデータは、ＷＤＲ１３に保持される。
ＤＢ６−２に登録された後にストアアドレスとともにキ
ャッシュ及び主記憶装置に送出される。 例えば、ＧＲ
ＩＯの内容とキャッシュ７の内容を演算するようなリク
エストの場合で、それ以前にキャッシュ７の同一アドレ
スの内容を書換えるストアリクエストがあった場合の動
作を説明する。 まず、ＰＡＲＩ−２にストアリクエス
トアドレス、５ＢＱＡＩ−１にバイパス対象リクエスト
情報（データ１１」、データバウンダリ）が受付けられ
、次のタイミングに５ＢＱＡ１−１のバイパス対象リク
エスト情報は５ＢＱＲ２−１に、ＰＡＲＩ−２のストア
リクエストアドレスは５ＢＡ２−２，５ＢＡ６−１１：
：登録され、Ｖ ２−３１ｔ ＯＮとなる。ストアリク
エストにより演算部１２か０ ら生成されたデータは、ＷＤＲ１３に保持される。
後続してＰＡＲＩ−２，ＤＡＡ７−１にロードリクエス
トアドレス、５ＢＱＡＩ−１にバイパス対象リクエスト
情報（データ１］、データバウンダリ）が受付けられ、
次のタイミングに５ＢＱＡＩ−１は１０１−１を通じて
５ＢＱＲ２−１は１０２１を通じてバイパス指示“制御
３に送られ、それぞれのバイパス対象リクエスト情報（
データ巾、データバウンダリ）が第２図のようなメモリ
オペランドバイパス可能か不可かを判断して、アンド回
路４に通知する。ＰＡＲｌ−２は１０１−２を通じて、
５ＢＡ２−２は１０２−２を通じてコンパレータ３−１
に送られ、それぞれのアドレスが比較され、ｖ２−３が
ＯＮのため比較結果は有効としてアンド回路４に通知さ
れる。この場合、メモリオペランドバイパス可とするの
で、アンド回路４の出力は１となり、５ＢＯＫ５に登録
され、メモリオペランドバイパス指示となる。ストア未
処理の場合、キャッシュ７からＤＡＡ７−１のロードリ
クエストアドレスにより、古い誤ったデータを索引して
ＤＡＲ９に読出してしまう。主記憶装置からの読出しも
同様である。
トアドレス、５ＢＱＡＩ−１にバイパス対象リクエスト
情報（データ１］、データバウンダリ）が受付けられ、
次のタイミングに５ＢＱＡＩ−１は１０１−１を通じて
５ＢＱＲ２−１は１０２１を通じてバイパス指示“制御
３に送られ、それぞれのバイパス対象リクエスト情報（
データ巾、データバウンダリ）が第２図のようなメモリ
オペランドバイパス可能か不可かを判断して、アンド回
路４に通知する。ＰＡＲｌ−２は１０１−２を通じて、
５ＢＡ２−２は１０２−２を通じてコンパレータ３−１
に送られ、それぞれのアドレスが比較され、ｖ２−３が
ＯＮのため比較結果は有効としてアンド回路４に通知さ
れる。この場合、メモリオペランドバイパス可とするの
で、アンド回路４の出力は１となり、５ＢＯＫ５に登録
され、メモリオペランドバイパス指示となる。ストア未
処理の場合、キャッシュ７からＤＡＡ７−１のロードリ
クエストアドレスにより、古い誤ったデータを索引して
ＤＡＲ９に読出してしまう。主記憶装置からの読出しも
同様である。
次に、前記後続ロードリクエストによりＧＲＩＯからす
でに読出されたデータはＷＧＲＩＩに格納されており、
この出力１１１とＤＡＲ９の出力が演算部１２に入力さ
れるのだが、キャッシュ７から索引したデータは誤って
おり、従って５ＢＯＫ５の出力であるメモリオペランド
バイパス指示信号１０５によりセレクタ１２−１におい
てストアデータである。ＷＤＲ１３の内容１１３−１を
選択して演算部１２に入力する。
でに読出されたデータはＷＧＲＩＩに格納されており、
この出力１１１とＤＡＲ９の出力が演算部１２に入力さ
れるのだが、キャッシュ７から索引したデータは誤って
おり、従って５ＢＯＫ５の出力であるメモリオペランド
バイパス指示信号１０５によりセレクタ１２−１におい
てストアデータである。ＷＤＲ１３の内容１１３−１を
選択して演算部１２に入力する。
以上の様に、メモリオペランドバイパスが無い場合は、
キャッシュ主記憶装置に対しストア未処理であればデー
タが確定するまで後続ロードリクエストを待たせなけれ
ばならず、本発明によると、データの確定待ちが無くな
り、後続ロードリクエストも待たせることなくストアリ
クエスト後の同一アドレスをアクセスするロードリクエ
ストを高速処理できる。
キャッシュ主記憶装置に対しストア未処理であればデー
タが確定するまで後続ロードリクエストを待たせなけれ
ばならず、本発明によると、データの確定待ちが無くな
り、後続ロードリクエストも待たせることなくストアリ
クエスト後の同一アドレスをアクセスするロードリクエ
ストを高速処理できる。
なお、本実施例は主記憶装置へのストアデータ１
２
ストに対応し、ストアアドレスを保持するストアアドレ
ス保持手段として５ＢＡ２−２を１ワード分持ち、スト
アデータとして演算結果を保持する演算結果保持手段と
してＷＤＲ１３を１ワード分持っているが、それぞれ複
数ワード持って、メモリオペランドバイパス可能なケー
スを増やすことも可能である。
ス保持手段として５ＢＡ２−２を１ワード分持ち、スト
アデータとして演算結果を保持する演算結果保持手段と
してＷＤＲ１３を１ワード分持っているが、それぞれ複
数ワード持って、メモリオペランドバイパス可能なケー
スを増やすことも可能である。
［発明の効果］
本発明によれば、主記憶装置へのストアリクエストに対
応し、ストアアドレスを保持するストアアドレス保持手
段により保持されたストアアドレスと、後続のロードリ
クエストのロードアドレスとを比較する比較手段により
、比較した結果がアドレスの一致を示す場合、対応する
ストアリクエストのキャッシュ及び主記憶装置に対する
処理が完了していなければ、ロードリクエストに対する
応答として演算結果保持手段から演算部の入力にストア
データをバイパスする手段により、メモリオペランドの
確定待ちを無くし、ストアリクエスト後の同一アドレス
をアクセスするロードリクエストを高速処理できる効果
がある。
応し、ストアアドレスを保持するストアアドレス保持手
段により保持されたストアアドレスと、後続のロードリ
クエストのロードアドレスとを比較する比較手段により
、比較した結果がアドレスの一致を示す場合、対応する
ストアリクエストのキャッシュ及び主記憶装置に対する
処理が完了していなければ、ロードリクエストに対する
応答として演算結果保持手段から演算部の入力にストア
データをバイパスする手段により、メモリオペランドの
確定待ちを無くし、ストアリクエスト後の同一アドレス
をアクセスするロードリクエストを高速処理できる効果
がある。
第１図は、本発明のキャッシュ及びストアバッファ及び
主記憶装置を有する情報処理装置の一実施例のブロック
図であり、第２図は、ストアリクエストに対するメモリ
オペランドバイパス可能な後続ロードリクエストのデー
タｒ１１とデータバウンダリを表わした図である。 １−１・・・リクエスト情報受付はレジスタ、１２・・
・リクエストアドレス保持レジスタ、２−１・・・スト
アリクエスト情報受付はレジスタ、２−２・・・ストア
リクエストアドレス保持レジスタ、２−３・・有効ビッ
トＦ／Ｆ、３・・・バイパス指示制御、３１・・・コン
パレータ、４・・・アンド回路、５・・・メモリオペラ
ンドバイパス指示Ｆ／Ｆ、６−１・・・ストアアドレス
バッファ、６−２・・・ストアデータバッファ、７・・
・オペランドキャッシュ、７−１・・・オペランドキャ
ッシュのアドレスレジスタ、７−２・・・オペランドキ
ャッシュの書き込みデータレジスタ、３ ４ ８−１・・・ストアアドレスバッファの掃出しレジスタ
、８−２・・・ストアデータバッファの掃出しレジスタ
、９・・・キャッシュ又は主記憶装置からの読出しレジ
スタ、１０・・・ソフトウェアビジプルレジスタ、１１
・・・ソフトウェアビジプルレジスタの読出しレジスタ
、１２・・・演算部、１２−１・・・セレクタ、１３・
・・演算結果保持レジスタ、１０１−１・・・後続リク
エスト情報、１０１−２・・・後続リクエストアドレス
、１０２−１・・・ストアリクエスト情報、１０２−２
・・・ストアリクエストアドレス、１０５・・・メモリ
オペランドバイパス指示信号、１１１・・・ＧＲ読出し
データ、１１３−１・・・ストアデータメモリオペラン
ドバイパスパス、１１３−２・・・ストアデータバッフ
ァ登録パス、２０１・・・ストアが４バイトストアの８
バイトバウンダリの前半４バイトでメモリオペランドバ
イパス可能な後続ロードパターン、２０２・・・ストア
が４バイトストアの８バイトバウンダリの後半４バイト
で、メモリオペランドバイパス可能な後続ロードパター
ン、２０３・・・ストアが８バイトでメモリオペランド
バイパス可能な後続ロードパターン。 ５ ス ト ア 第 ２図 後続ロード
主記憶装置を有する情報処理装置の一実施例のブロック
図であり、第２図は、ストアリクエストに対するメモリ
オペランドバイパス可能な後続ロードリクエストのデー
タｒ１１とデータバウンダリを表わした図である。 １−１・・・リクエスト情報受付はレジスタ、１２・・
・リクエストアドレス保持レジスタ、２−１・・・スト
アリクエスト情報受付はレジスタ、２−２・・・ストア
リクエストアドレス保持レジスタ、２−３・・有効ビッ
トＦ／Ｆ、３・・・バイパス指示制御、３１・・・コン
パレータ、４・・・アンド回路、５・・・メモリオペラ
ンドバイパス指示Ｆ／Ｆ、６−１・・・ストアアドレス
バッファ、６−２・・・ストアデータバッファ、７・・
・オペランドキャッシュ、７−１・・・オペランドキャ
ッシュのアドレスレジスタ、７−２・・・オペランドキ
ャッシュの書き込みデータレジスタ、３ ４ ８−１・・・ストアアドレスバッファの掃出しレジスタ
、８−２・・・ストアデータバッファの掃出しレジスタ
、９・・・キャッシュ又は主記憶装置からの読出しレジ
スタ、１０・・・ソフトウェアビジプルレジスタ、１１
・・・ソフトウェアビジプルレジスタの読出しレジスタ
、１２・・・演算部、１２−１・・・セレクタ、１３・
・・演算結果保持レジスタ、１０１−１・・・後続リク
エスト情報、１０１−２・・・後続リクエストアドレス
、１０２−１・・・ストアリクエスト情報、１０２−２
・・・ストアリクエストアドレス、１０５・・・メモリ
オペランドバイパス指示信号、１１１・・・ＧＲ読出し
データ、１１３−１・・・ストアデータメモリオペラン
ドバイパスパス、１１３−２・・・ストアデータバッフ
ァ登録パス、２０１・・・ストアが４バイトストアの８
バイトバウンダリの前半４バイトでメモリオペランドバ
イパス可能な後続ロードパターン、２０２・・・ストア
が４バイトストアの８バイトバウンダリの後半４バイト
で、メモリオペランドバイパス可能な後続ロードパター
ン、２０３・・・ストアが８バイトでメモリオペランド
バイパス可能な後続ロードパターン。 ５ ス ト ア 第 ２図 後続ロード
Claims (1)
- 【特許請求の範囲】 １）キャッシュを有する処理部と、主記憶部とを含む情
報処理装置において、 主記憶部へのストアリクエストに対応し、ストアアドレ
スを保持するストアアドレス保持手段（２−２）と、 ストアデータとして演算結果を保持する演算結果保持手
段（１３）と、 前記ストアアドレスと後続のロードリクエストのロード
アドレスとを比較する比較手段（３−１）と、 該比較手段（３−１）の比較結果がアドレスの一致を
示す場合、対応するストアリクエストの前記キャッシュ
を有する処理部及び前記主記憶部に対する処理が完了し
ていなければ、前記ロードリクエストに対する応答とし
て前記演算結果保持手段（１３）から演算部（１２）の
入力にデータをバイパスする手段（１２−１、１１３−
１等）とを含むことを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292193A JPH03154947A (ja) | 1989-11-13 | 1989-11-13 | 情報処理装置 |
| FR9014074A FR2654529B1 (fr) | 1989-11-13 | 1990-11-13 | Systeme de traitement de l'information capable de contourner un dispositif de memoire pour envoyer des donnees-memoire, en tant qu'operande a l'unite arithmetique et logique. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292193A JPH03154947A (ja) | 1989-11-13 | 1989-11-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154947A true JPH03154947A (ja) | 1991-07-02 |
Family
ID=17778750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292193A Pending JPH03154947A (ja) | 1989-11-13 | 1989-11-13 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03154947A (ja) |
| FR (1) | FR2654529B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008033955A (ja) * | 2002-04-30 | 2008-02-14 | Advanced Micro Devices Inc | ロード操作の推測結果をレジスタ値にリンクするためのシステムおよび方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161043A (ja) * | 1982-02-27 | 1983-09-24 | Fujitsu Ltd | 命令制御装置 |
| JPS6015746A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | デ−タ処理装置 |
| AU553416B2 (en) * | 1984-02-24 | 1986-07-17 | Fujitsu Limited | Pipeline processing |
| JPH0754461B2 (ja) * | 1985-02-08 | 1995-06-07 | 株式会社日立製作所 | 情報処理装置 |
| JPH0810430B2 (ja) * | 1986-11-28 | 1996-01-31 | 株式会社日立製作所 | 情報処理装置 |
-
1989
- 1989-11-13 JP JP1292193A patent/JPH03154947A/ja active Pending
-
1990
- 1990-11-13 FR FR9014074A patent/FR2654529B1/fr not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008033955A (ja) * | 2002-04-30 | 2008-02-14 | Advanced Micro Devices Inc | ロード操作の推測結果をレジスタ値にリンクするためのシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2654529A1 (fr) | 1991-05-17 |
| FR2654529B1 (fr) | 1994-08-05 |
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