JP2000250810A - ロード命令を実行する方法、プロセッサ、およびシステム - Google Patents

ロード命令を実行する方法、プロセッサ、およびシステム

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Abstract

(57)【要約】 【課題】 プロセッサ内でパイプライン化されたロード
命令を実行する改善された処理技術を提供する。 【解決手段】 複数のロード命令のパイプライン化と並
列実行は、ロード・ストア・ユニット内で実行される。
第１のロード命令がキャッシュ・ミスを招き、システム
・メモリ階層からロード・データを検索し始めると、同
じロード・データをアドレスする第２のロード命令が、
第１のロード命令にマージされて、システム・メモリ階
層から戻されたデータが第１と第２のロード命令の両方
と関連づけられたレジスタ・ファイルに送られる。その
結果、第２のロード命令は、データキャッシュにロード
・データが書き込まれ、妥当性検査されるまで待つ必要
がない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にデータ処理
システムに関し、特にプロセッサにおけるロード命令の
実行に関する。
【０００２】
【従来の技術】マイクロプロセッサの処理速度を増すた
めに、アーキテクチャは、マイクロプロセッサ内で複数
の並列ロード命令を実行させるようにデザインされ、実
装されてきた。命令のパイプライン化は、複数の命令
が、実質的に並列に実行するために発行されることを可
能にする。このようなプロセスに伴う問題は、次のよう
なときに発生する。すなわち、第１のロード命令が、実
行のために送られるが、キャッシュ・ミスを生じ、そし
て第２のロード命令が、第１のロード命令と同じキャッ
シュ・ラインのロードを実行をするために送られるとき
に発生する。一般的に、そのような状況では、第２のロ
ード命令は、再実行されねばならず、または、第２のロ
ード命令が完了する前に、第１のロード命令からのロー
ド・データが、１次データ・キャッシュに取り込まれ、
妥当性検査されるのを少なくとも待たなければならな
い。
【０００３】
【発明が解決しようとする課題】その結果、プロセッサ
内でパイプライン化されたロード命令を実行する改善さ
れた方法が必要とされている。
【０００４】
【課題を解決するための手段】本発明は、特定の状況で
同じキャッシュ・ラインをアドレスするロード命令の対
をマージすることによって前述の必要性を処理してい
る。本発明は、キャッシュにおいて以前にミスされてい
るキャッシュ・ラインへのロード命令を受け取るロード
・ストア・ユニットを提供する。ロード・ミス・キュー
は、以前のロード命令のキャッシュ・ミスを扱うのに必
要とされる情報を保持する。後続するロード命令は、キ
ャッシュにおいて以前にミスされた同じキャッシュ・ラ
インからロードを試みるとき、ロード・ミス・キュー
は、第２のロード命令に対して責任を負う。キャッシュ
・ラインがデータ・キャッシュに戻されると、要求され
たデータは、第１のバスを通って第１のロード命令のレ
ジスタに渡され、第２のロード命令の要求されたデータ
は、第２のバスを通って第２のロード命令のレジスタに
渡される。このように、同じキャッシュ・ラインにアク
セスする２つのロード命令の各々のためのオペランド
が、同じミス・オペレーションによって共にサービスさ
れる。
【０００５】前述のことは、以下の本発明の詳細な説明
がより理解できるように、本発明の特徴と技術的利点を
より広く概説した。本発明の他の特徴と利点は、以下に
説明される。
【０００６】
【発明の実施の形態】以下の記述では、多くの特定の詳
細を、特定のワードまたはバイト長等で説明して、本発
明の完全な理解を与えるようにしている。しかし、当業
者にとって、本発明をそのような特定の詳細を必要とせ
ずに実行できることは明らかである。他の例では、周知
の回路をブロック図で示して、不必要な詳細さで本発明
を不明瞭にすることのないようにしている。大部分は、
タイミングの考察などに関連する詳細は、そのような詳
細が本発明の完全な理解を得るために必要でなく、また
関連技術における当業者の技術範囲内にあるので、省略
されている。
【０００７】次に図を参照すると、そこに表された構成
要素は、必ずしも一定の縮尺で示されておらず、同様な
または類似の構成要素は、各図を通じて同じ参照数字で
示されている。
【０００８】本発明を実施する代表的なハードウェア環
境が図１に示され、この図１は、ＣＰＵ１１０とシステ
ム・バス１１２を介して相互接続されたいくつかの他の
ユニットを有する本発明に係るワークステーション１１
３の典型的ハードウェア構成を示す。ＣＰＵ１１０は、
以下に述べられるような本発明のロード／ストア・ユニ
ット２０１を実現する。ワークステーション１１３は、
ＲＡＭ１１４、ＲＯＭ１１６、ディスク・ユニット１２
０およびテープ・ドライブ１４０のような周辺装置をバ
ス１１２に接続するＩ／Ｏアダプタ１１８、キーボード
１２４，マウス１２６，および／またはタッチ・スクリ
ーン・デバイス（図示せず）のような他のユーザー・イ
ンターフェース・デバイスをバス１１２に接続するユー
ザー・インターフェース・アダプタ１２２、ワークステ
ーション１１３をデータ処理ネットワークに接続する通
信アダプタ１３４、バス１１２をディスプレイ装置１３
８に接続するディスプレイ・アダプタ１３６を含む。Ｃ
ＰＵ１１０は、ここで示されない他の回路（ロード／ス
トア・ユニット２０１以外の）を含むことができ、それ
は、マイクロプロセッサ内で通常見いだされる回路、例
えば、実行ユニット，バス・インターフェース・ユニッ
ト，演算論理ユニット等を含むであろう。ＣＰＵ１１０
は、また、１つの集積回路上に実装することができる。
【０００９】図２および図３は、本発明に従って構成さ
れたロード／ストア（Ｌ／Ｓ）ユニット２０１を示す。
Ｌ／Ｓユニット２０１は、ＣＰＵ１１０内に設けられ、
典型的マイクロプロセッサ・アーキテクチャに従って構
成できる。
【００１０】Ｌ／Ｓユニット２０１は、マシン・サイク
ル毎に２つのロード命令またはストア命令が発行できる
ように２つのパイプラインを有している。レジスタ２０
２〜２０５は、技術上周知のように固定小数点ユニット
（ＦＸＵ）０および１（図示せず）から命令を受け取
る。６４ビット加算器２０６は、レジスタ２０２と２０
３から受け取ったオペランドを加算し、一方、６４ビッ
ト加算器２０７は、レジスタ２０４と２０５からのオペ
ランドを加算して、一対の６４ビット有効アドレスを生
成する。これらの有効アドレスは、それぞれレジスタ２
０８，２０９に出力される。レジスタ２０８と２０９
は、有効アドレス（ＥＡ）を取り込む。次にそれらレジ
スタは共に、ＬＭＱ２１８，ＬＲＱ２２０，ＳＲＱ２２
２を与え、これらはすべて、アドレス・チェックを実行
するため、レジスタ２１６，２１７からの実アドレスに
加えてＥＡの一部を必要とする。さらに、有効アドレス
はデコードされて、Ｌ１キャッシュ２３６にヒットまた
はミスが存在するか否かを判別するために、タグ・アレ
イ２１０，２１１にアクセスする。ミスならば、そのア
ドレスは、レジスタ２１２，２１３を通り過ぎて、Ｌ２
キャッシュ（図示せず）に送られる。
【００１１】さらに、有効アドレスは加算器２０６，２
０７から送られてデコードされ、有効実アドレス変換器
（ＥＲＡＴ）アレイ２１４，２１５にアクセスし、それ
らは変換されたアドレスをレジスタ２１６，２１７を通
してそれぞれ出力する。
【００１２】さらにまた、加算器２０６，２０７からの
有効アドレスは、Ｌ１キャッシュ２３６内のデコーダに
よってデコードされた後に、ロード・オペレーションの
ために、Ｌ１キャッシュ２３６にアクセスする。Ｌ１キ
ャッシュ２３６にヒットが存在するならば、そのデータ
はＬ１キャッシュ２３６からレジスタ２３７，２３８に
読み出され、フォーマッタ２４０，２４１によってフォ
ーマットされ、結果バス上に戻されて、レジスタ・ファ
イル（RegFile：図示せず）に送られる。Ｌ１キャッシ
ュ２３６から読み出されたキャッシュ・ラインは、ま
た、その結果に依存するオペレーションのために、レジ
スタ２０２〜２０５にオペランドとして戻される。
【００１３】本質的に、Ｌ／Ｓユニット２０１内で実行
される３サイクルは、実行サイクル（加算が実行され
る），アクセス・サイクル（アレイへのアクセスが実行
される），結果サイクル（データのフォーマットと転送
が実行される）である。
【００１４】キャッシュにミスが存在するならば、リク
エストがＬ２キャッシュ（図示せず）に送られる。ロー
ド・ミス・キュー（ＬＭＱ）２１８は、ロード・データ
を待って、Ｌ２キャッシュ（図示せず）から戻る。その
キャッシュ・ラインに関連したデータは、Ｌ１キャッシ
ュ２３６にロードされる。
【００１５】これらのロード・オペレーションは、見込
み的にかつアウトオブオーダーに実行できる。ストア命
令も、また、アウトオブオーダーに実行される。ストア
命令は、変換器２１４，２１５内の変換オペレーション
によってランされ、命令が完了した後、Ｌ１キャッシュ
２３６への記憶のために、ストア・データ・キュー（Ｓ
ＤＱ）２２１に挿入される。したがって、ストア命令は
アウトオブオーダーに実行されるが、Ｌ１キャッシュ２
３６にインオーダー(in order)に書き込まれる。
【００１６】ストア・リオーダー・キュー（ＳＲＱ）２
２２は、実行されたストア命令を追跡する。ＳＲＱ２２
２は、ストア命令を待ち行列で保持し、いつデータがス
トア・データ・キュー（ＳＤＱ）２２１で使用可能であ
るか、およびいつストア命令がほとんど完了するかを判
別する。そしてＬ１キャッシュ２３６へのストアが完了
する。
【００１７】レジスタ２２３，２２５〜２２９，２３７
〜２３８の多くは、タイミングのために利用される。
【００１８】Ｌ１キャッシュ２３６内のキャッシュ・ラ
インは、キャッシュ・ラインの有効アドレスに基づいて
アクセスされる。ＲＡタグ・アレイ２３３は、Ｌ１キャ
ッシュ２３６内でキャッシュ・ラインが書き込まれた場
所を追跡する。フォーマット・ブロック２３１は、ＳＤ
Ｑ２２１からのデータを受け取って、それを適切に回転
し、ストア命令の実行時に、Ｌ１キャッシュ２３６内の
正しいバイト位置に書き込む。回転ブロック２２４，２
３０は、ストア転送に利用される。したがって、ストア
・キュー内にあり、ほとんど完了していないが故に、キ
ャッシュ／メモリ・サブシステム内にまだ書き込まれて
おらず、データを必要とする若いロード命令が受け取ら
れるならば、データは実行されるロード命令に転送され
る。
【００１９】回転ブロック２３９を用いて、Ｌ１キャッ
シュ・ミスに応じてＬ２キャッシュ（図示せず）から受
け取ったデータを回転し、適切なレジスタ・ファイルに
転送するために、Ｌ２キャッシュからのデータを結果バ
ス上に転送する。
【００２０】ブロック２１９は、いくつかの特別の目的
のレジスタを含み、特別の目的のレジスタ命令の結果と
してデータをストアし、それらのレジスタからデータを
読み出して、通常のパイプラインに送るようにする。
【００２１】レジスタ２３５は、タイミングのために実
装され、Ｌ２キャッシュ（図示せず）からのデータを格
納する。フォーマット・ブロック２４０と２４１は、キ
ャッシュ・データを、レジスタ・ファイルへのロード結
果に対する適切なバイト位置にフォーマットする（また
はシフトする）。
【００２２】ロード・ストア・ユニット２０１は、上述
したロード・ミス・キュー（ＬＭＱ）２１８を含み、こ
のＬＭＱは、Ｌ１データ・キャッシュ２３６をミスする
ロード命令を処理する。ＬＭＱ２１８は、ダウンストリ
ーム・メモリ（２番目のすなわちＬ２キャッシュ，Ｌ３
キャッシュ，システム・メモリ等）からのＬ１データ・
キャッシュ・ラインのリロードを制御する。ＬＭＱ２１
８は、データが記憶階層から戻されるとき、結果バス２
８０，２８１を経てレジスタ・ファイル（図示せず）へ
の重要なロードデータの転送を制御する。
【００２３】ＬＭＱ２１８は８つのエントリを有し、異
なるキャッシュ・ラインに対し最大８つの要求を一度に
処理する（１エントリ当たり１キャッシュ・ライン・ミ
ス）ことを可能にする。また、８つのＬＭＱのエントリ
のそれぞれは、最大２つのロード命令（第２のロード命
令は、以下に述べるように、既存のエントリに“マー
ジ”される）に、重要なデータを転送できる。したがっ
て、ＬＭＱ２１８は、一度に１６ロード命令を、潜在的
にサービスできる。
【００２４】本発明は、“ロード・ヒット・リロード・
マージ”機能を実行し、その機能はリロード・データを
待っている既存のＬＭＱ２１８のエントリに、実行時に
ロード命令をマージする。
【００２５】データが記憶階層から戻されると、重要な
ロード・データは、結果バス２８０，２８１上をレジス
タ・ファイルに転送される。この重要なデータ転送は、
丁度発行された他のロード命令またはストア命令に対し
て、最優先順位を有することができる。ロード・ストア
・ユニット２０１は、２つの実行パイプラインを有し、
したがって２つの結果バス２８０，２８１を有すること
に注意されたい。マージすることによって、本発明は、
データが記憶階層から戻されると、各結果バス２８０，
２８１上にロード・データを戻すことによって、これら
２つのパイプラインを利用する。
【００２６】図４を参照すると、第１のロード命令は、
ステップ３０１で、ディスパッチ・ユニット２７１によ
って発行される。ステップ３０２で、第１のロード命令
によってアドレスされたデータ（キャッシュ・ライン）
が、Ｌ１データ・キャッシュ２３６内にあるか否かを判
別される。イエスならば、処理はステップ３０３に進
み、Ｌ１データ・キャッシュ２３６からのアドレスされ
たロード・データを結果バス２８０，２８１上に戻す。
【００２７】アドレスされたキャッシュ・ラインが、Ｌ
１データ・キャッシュ２３６内に無いならば、処理はス
テップ３０２からステップ３０４に進んで、キャッシュ
・ラインのアドレスが、既存のＬＭＱ２１８のエントリ
内のアドレスと一致するか否かを判別する。一致しなけ
れば、処理はステップ３０５に進んで、ＬＭＱ２１８が
フル(full)であるか否かを判別する。フルでなければ、
キャッシュ・ミスに対し新しいＬＭＱ２１８のエントリ
が作成され、キャッシュ・ラインに対する要求は、シス
テム・メモリ階層のダウンストリーム(downstream)に送
られる。この要求は、この場合、ステップ３０６で、Ｌ
２キャッシュ（図示せず）に対する要求である。ステッ
プ３１１で、第１のロード命令は、Ｌ２キャッシュから
のロード・データの戻りを待つ。その時に、第２のロー
ド命令は、ロード・ストア・ユニット２０１内で実行す
るために、ディスパッチ・ユニット２７１によって発行
することができる（ステップ３０１）。この例について
は、この第２のロード命令が、第１のロード命令によっ
てアドレスされた同じキャッシュ・ラインのデータを要
求しているものとする。したがって、第２のロード命令
は、また、第１のロード命令と同じキャッシュ・ライン
をアドレスする。ステップ３０２で、第２のロード命令
によって要求されたキャッシュ・ラインが、Ｌ１データ
・キャッシュ２３６内に無いことが判別されるであろ
う。というのは、このキャッシュ・ラインは、第１のロ
ード命令に対して使用可能ではないからである。このシ
ナリオは、ロード・ストア・ユニット２０１によって複
数の並列ロード命令を実行する本発明において起こりう
ることであることに留意すべきである。キャッシュ・ラ
インが、Ｌ２キャッシュによってＬ１データ・キャッシ
ュ２３６に既に戻されて、妥当性検査されたならば、Ｌ
１ヒットがステップ３０２で判別され、第２のロード命
令が、ステップ３０３にて結果バス２８０，２８１上に
戻されたデータを有する。しかし、前述したように、第
１のロード命令は、要求されたキャッシュ・ラインの戻
りをまだ待っている（ステップ３１１）ものとしてい
る。
【００２８】ステップ３０４で、同じキャッシュ・ライ
ンが、第１と第２のロード命令によってアドレスされて
いるので、処理はステップ３０７に進んで、スロットが
フルであるか否かを判別する。言い換えれば、第１のロ
ード命令のために作成されたＬＭＱのエントリが、他の
第３のロード命令とすでにマージされたか否かが判別さ
れる。イエスならば、第２のロード命令はステップ３０
８で拒否される。しかし、スロットがフルでないなら
ば、処理はステップ３０９に進んで、キャッシュ・ライ
ンが、すでにロード・ストア・ユニット２０１に戻され
る処理にあるか否かを判別する。これが真ならば、第２
のロード命令はステップ３０８で拒否される。ステップ
３０９での判別は、Ｌ２キャッシュ・アービトレーショ
ン信号を監視することによって行うことができる。
【００２９】データがまだ戻っていないならば、処理は
ステップ３１０に進んで、第２のロード命令を、第１の
ロード命令に対応する既存のＬＭＱ２１８のエントリに
マージする。ＬＭＱ２１８はいくつかのエントリを含
む。各エントリは、ロード・ミスを招くキャッシュ・ラ
インのアドレスのための１組のビットを有する。各エン
トリのための第２のビット組は、戻されてストアされる
べきデータのフォーマットを判別する制御情報に関係す
る。ステップ３０４は、第２のロード命令のアドレス
を、ＬＭＱのエントリに示された第１のロード命令のア
ドレスと比較する。
【００３０】各ＬＭＱのエントリは、また、検索されて
ストアされるべきデータのフォーマットを判別する制御
情報のための他のビット組を含むが、マージされたロー
ド命令に対応している。ステップ３０７で、この第２の
ビット組が前のマージにより既に占められているなら
ば、第２のロード命令はステップ３０８で拒否される。
しかし、そうでなければ、ステップ３１０で実行された
マージ・オペレーションは、第１のロード命令に対応す
るＬＭＱのエントリにストアされる第２のロード命令に
関係する制御情報を生成する。
【００３１】その後、ステップ３１１で、第２のロード
命令は、また、戻されたロード・データを待つ。
【００３２】一度ロード・データが戻されると、そのロ
ード・データは、結果バス２８０，２８１の両方を経
て、マージされたＬＭＱ２１８のエントリ内で示された
第１と第２のロード命令に対応するレジスタ・ファイル
に送られる。
【００３３】本発明の利点は、データが記憶階層から戻
されるときに、第２のロード命令を第１のロード命令と
マージすることが、ロード・ストア・ユニット２０１
に、重要なロード・データを結果バス２８０，２８１上
に転送させることを可能にすることである。第２のロー
ド命令が第１のロード命令とマージされなければ、第２
のロード命令は全てのデータ（キャッシュ・ライン）が
Ｌ１データ・キャッシュ２３６に書き込まれるまで待た
ねばならず、第２のロード命令の前に妥当性検査された
キャッシュ・ラインがデータを得ることができる。第２
のロード命令をマージすることは、ロード・データが、
ロード・ストア・ユニット２０１に使用可能にされると
すぐに、ロード・データを戻すことによって、性能の利
点を与える。できるだけすぐにロード・データを戻すこ
とは、従属する命令の実行を可能にする。
【００３４】本発明とその利点を、詳細に説明したが、
種々の変更，置換，変形を、本発明の趣旨と範囲から逸
脱することなしに行うことができることが、理解される
であろう。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３６】（１）プロセッサにおいてロード命令を実
行する方法であって、実行のために、第１のロード命令
を発行するステップと、前記第１のロード命令によって
アドレスされたデータが、１次キャッシュ内に無いこと
を判別するステップと、システム・メモリから前記デー
タを検索するステップと、実行のために、前記データを
アドレスする第２のロード命令を発行するステップと、
前記データを前記第１と第２のロード命令の両方に戻す
ステップとを含む方法。
【００３７】（２）前記システム・メモリが、２次キャ
ッシュを含む上記（１）記載の方法。
【００３８】（３）前記判別するステップが、前記第１
のロード命令に対応するロード・ミス・キュー内に、エ
ントリを割り振るステップをさらに含む上記（１）記載
の方法。
【００３９】（４）前記ロード・ミス・キュー内のエン
トリが、前記データのアドレスを含む上記（３）記載の
方法。
【００４０】（５）前記戻すステップが、前記第２のロ
ード命令のアドレスを、前記ロード・ミス・キュー内の
前記データのアドレスと比較するステップをさらに含む
上記（４）記載の方法。
【００４１】（６）前記戻すステップが、前記第２のロ
ード命令を前記第１のロード命令とマージするステップ
をさらに含む上記（５）記載の方法。
【００４２】（７）ロード／ストア・ユニットと、第１
のロード命令を前記ロード／ストア・ユニットに発行す
る命令ディスパッチ・ユニットとを備え、前記第１のロ
ード命令はキャッシュ・ラインをアドレスし、前記アド
レスされたキャッシュ・ラインが、前記ロード／ストア
・ユニットに結合されたデータ・キャッシュ内にあるか
否かを判別する回路手段と、前記アドレスされたキャッ
シュ・ラインが、前記ロード／ストア・ユニットに結合
された前記データ・キャッシュ内に無いことが判別され
ると、前記第１のロード命令に対応するエントリをスト
アするロード・ミス・キューと、前記データ・キャッシ
ュからのダウンストリーム・メモリから、前記アドレス
されたキャッシュ・ラインを要求する回路手段と、前記
ロード／ストア・ユニット内で実行するために受け取っ
た第２のロード命令のキャッシュ・ライン・アドレス
を、前記ロード・ミス・キュー内のエントリと比較する
回路手段と、前記第２のロード命令を、前記第１のロー
ド命令に対応する前記ロード・ミス・キュー内のエント
リとマージする回路手段と、前記ダウンストリーム・メ
モリから受け取った前記アドレスされたキャッシュ・ラ
インを、第１のロード命令と関連づけられたレジスタに
転送する第１の結果バスと、前記ダウンストリーム・メ
モリから受け取った前記アドレスされたキャッシュ・ラ
インを、第２のロード命令と関連づけられたレジスタに
転送する第２の結果バスとを備えるプロセッサ。
【００４３】（８）前記第２のロード命令は、第２のロ
ード命令を再発行する必要なしに、前記第１のロード命
令と同時にサービスされる上記（７）記載のプロセッ
サ。
【００４４】（９）前記第２のロード命令は、前記キャ
ッシュ・ラインが前記データ・キャッシュ内にストアさ
れるのを待つ必要なしに、前記アドレスされたキャッシ
ュ・ラインを受け取る上記（７）記載のプロセッサ。
【００４５】（１０）前記第２のロード命令は、前記キ
ャッシュ・ラインが前記データ・キャッシュにストアさ
れ、および前記キャッシュ・ラインが妥当性検査される
のを待つ必要なしに、前記アドレスされたキャッシュ・
ラインを受け取る上記（９）記載のプロセッサ。
【００４６】（１１）プロセッサにおいてロード命令を
実行するシステムであって、実行のために第１のロード
命令をロード／ストア・ユニットに発行する回路手段
と、前記第１のロード命令によってアドレスされたキャ
ッシュ・ラインが、前記ロード／ストア・ユニットに結
合された１次キャッシュ内に無いことを判別する回路手
段と、前記プロセッサに結合された２次キャッシュから
前記キャッシュ・ラインを検索する回路手段と、実行の
ために、前記キャッシュ・ラインをアドレスする第２の
ロード命令を前記ロード／ストア・ユニットに発行する
回路手段と、前記キャッシュ・ラインを前記第１と第２
のロード命令の両方に戻す回路手段とを含むシステム。
【００４７】（１２）前記第２のロード命令は、前記キ
ャッシュ・ラインが、前記１次キャッシュ内にストアさ
れるのを待つ必要なしに、前記キャッシュ・ラインを受
け取る上記（１１）記載のシステム。
【００４８】（１３）前記第２のロード命令は、前記キ
ャッシュ・ラインが前記データ・キャッシュにストアさ
れ、および前記キャッシュ・ラインが妥当性を検査され
るのを待つ必要なしに、前記キャッシュ・ラインを受け
取る上記（１１）記載のシステム。
【００４９】（１４）前記判別する回路手段が、前記第
１のロード命令に対応するロード・ミス・キュー内に、
エントリを割り振る回路手段をさらに備える上記（１
２）記載のシステム。
【００５０】（１５）前記ロード・ミス・キュー内のエ
ントリが、前記キャッシュ・ラインのアドレスを含む上
記（１４）記載のシステム。
【００５１】（１６）前記戻す回路手段が、前記第２の
ロード命令のアドレスを、前記ロード・ミス・キュー内
の前記キャッシュ・ラインのアドレスと比較する回路手
段をさらに備える上記（１５）記載のシステム。
【００５２】（１７）前記戻す回路手段が、前記第２の
ロード命令を、前記第１のロード命令に対応する前記ロ
ード・ミス・キュー内のエントリとマージする回路手段
をさらに備える上記（１６）記載のシステム。
【００５３】（１８）前記戻す回路手段が、前記２次キ
ャッシュから受け取ったキャッシュ・ラインを、第１の
ロード命令に関連づけられた第１のレジスタに転送する
第１の結果バスと、前記２次キャッシュから受け取った
キャッシュ・ラインを、第２のロード命令に関連づけら
れた第２のレジスタに転送する第２の結果バスとをさら
に備える上記（１７）記載のシステム。
【００５４】（１９）前記第１と第２の結果バスは、前
記キャッシュ・ラインを、前記第１と第２のレジスタに
並列に転送する上記（１８）記載のシステム。
【図面の簡単な説明】
【図１】本発明に従って構成されたデータ処理システム
を示す図である。
【図２】本発明に従って構成されたロード／ストア・ユ
ニットを示す図である。
【図３】本発明に従って構成されたロード／ストア・ユ
ニットを示す図である。
【図４】本発明による処理を示す流れ図である。
【符号の説明】
２０１ ロード／ストア（Ｌ／Ｓ）ユニット ２０２〜２０５ レジスタ ２０６，２０７ ６４ビット加算器 ２０８，２０９ レジスタ ２１０，２１１ タグ・アレイ ２１２，２１３ レジスタ ２１４，２１５ 有効実アドレス変換器（ＥＲＡＴ）ア
レイ ２１６，２１７ レジスタ ２１８ ロード・ミス・キュー（ＬＭＱ） ２１９ 特別目的レジスタ（ＳＰＲ）・ブロック ２２０ ロード・リオーダー・キュー（ＬＲＱ） ２２１ ストア・データ・キュー（ＳＤＱ） ２２２ ストア・リオーダー・キュー（ＳＲＱ） ２２３，２２５〜２２９，２３７〜２３８ レジスタ ２２４，２３０ 回転ブロック ２３１ フォーマット・ブロック ２３３ ＲＡタグ・アレイ ２３５ レジスタ ２３６ Ｌ１キャッシュ ２３９ 回転ブロック ２４０，２４１ フォーマッタ ２７０ 命令キャッシュ ２７１ 命令ディスパッチ・ユニット ２７２ 命令キュー ２７３，２７４ タグ ２８０，２８１ 結果バス
フロントページの続き (72)発明者 マーリン・ウェイン・フレデリック、ジュ ニア アメリカ合衆国 78613 テキサス州 セ ダー パーク ハンターズ クリーク ド ライブ 1108 (72)発明者 ブルース・ジョセフ・ロンシェッティ アメリカ合衆国 78731 テキサス州 オ ースティン ジェントル ブリーズ テラ ス 5820 (72)発明者 デヴィッド・ジェイムス・シッピィ アメリカ合衆国 78731 テキサス州 オ ースティン ロンサム ヴァレィ コート 4200 (72)発明者 ラリー・エドワード・サッチャー アメリカ合衆国 78759 テキサス州 オ ースティン ディーケイ ランチ ロード 11507

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】プロセッサにおいてロード命令を実行する
    方法であって、 実行のために、第１のロード命令を発行するステップ
    と、 前記第１のロード命令によってアドレスされたデータ
    が、１次キャッシュ内に無いことを判別するステップ
    と、 システム・メモリから前記データを検索するステップ
    と、 実行のために、前記データをアドレスする第２のロード
    命令を発行するステップと、 前記データを前記第１と第２のロード命令の両方に戻す
    ステップとを含む方法。
  2. 【請求項２】前記システム・メモリが、２次キャッシュ
    を含む請求項１記載の方法。
  3. 【請求項３】前記判別するステップが、 前記第１のロード命令に対応するロード・ミス・キュー
    内に、エントリを割り振るステップをさらに含む請求項
    １記載の方法。
  4. 【請求項４】前記ロード・ミス・キュー内のエントリ
    が、前記データのアドレスを含む請求項３記載の方法。
  5. 【請求項５】前記戻すステップが、 前記第２のロード命令のアドレスを、前記ロード・ミス
    ・キュー内の前記データのアドレスと比較するステップ
    をさらに含む請求項４記載の方法。
  6. 【請求項６】前記戻すステップが、 前記第２のロード命令を前記第１のロード命令とマージ
    するステップをさらに含む請求項５記載の方法。
  7. 【請求項７】ロード／ストア・ユニットと、 第１のロード命令を前記ロード／ストア・ユニットに発
    行する命令ディスパッチ・ユニットとを備え、前記第１
    のロード命令はキャッシュ・ラインをアドレスし、 前記アドレスされたキャッシュ・ラインが、前記ロード
    ／ストア・ユニットに結合されたデータ・キャッシュ内
    にあるか否かを判別する回路手段と、 前記アドレスされたキャッシュ・ラインが、前記ロード
    ／ストア・ユニットに結合された前記データ・キャッシ
    ュ内に無いことが判別されると、前記第１のロード命令
    に対応するエントリをストアするロード・ミス・キュー
    と、 前記データ・キャッシュからのダウンストリーム・メモ
    リから、前記アドレスされたキャッシュ・ラインを要求
    する回路手段と、 前記ロード／ストア・ユニット内で実行するために受け
    取った第２のロード命令のキャッシュ・ライン・アドレ
    スを、前記ロード・ミス・キュー内のエントリと比較す
    る回路手段と、 前記第２のロード命令を、前記第１のロード命令に対応
    する前記ロード・ミス・キュー内のエントリとマージす
    る回路手段と、 前記ダウンストリーム・メモリから受け取った前記アド
    レスされたキャッシュ・ラインを、第１のロード命令と
    関連づけられたレジスタに転送する第１の結果バスと、 前記ダウンストリーム・メモリから受け取った前記アド
    レスされたキャッシュ・ラインを、第２のロード命令と
    関連づけられたレジスタに転送する第２の結果バスとを
    備えるプロセッサ。
  8. 【請求項８】前記第２のロード命令は、第２のロード命
    令を再発行する必要なしに、前記第１のロード命令と同
    時にサービスされる請求項７記載のプロセッサ。
  9. 【請求項９】前記第２のロード命令は、前記キャッシュ
    ・ラインが前記データ・キャッシュ内にストアされるの
    を待つ必要なしに、前記アドレスされたキャッシュ・ラ
    インを受け取る請求項７記載のプロセッサ。
  10. 【請求項１０】前記第２のロード命令は、前記キャッシ
    ュ・ラインが前記データ・キャッシュにストアされ、お
    よび前記キャッシュ・ラインが妥当性検査されるのを待
    つ必要なしに、前記アドレスされたキャッシュ・ライン
    を受け取る請求項９記載のプロセッサ。
  11. 【請求項１１】プロセッサにおいてロード命令を実行す
    るシステムであって、 実行のために第１のロード命令をロード／ストア・ユニ
    ットに発行する回路手段と、 前記第１のロード命令によってアドレスされたキャッシ
    ュ・ラインが、前記ロード／ストア・ユニットに結合さ
    れた１次キャッシュ内に無いことを判別する回路手段
    と、 前記プロセッサに結合された２次キャッシュから前記キ
    ャッシュ・ラインを検索する回路手段と、 実行のために、前記キャッシュ・ラインをアドレスする
    第２のロード命令を前記ロード／ストア・ユニットに発
    行する回路手段と、 前記キャッシュ・ラインを前記第１と第２のロード命令
    の両方に戻す回路手段とを含むシステム。
  12. 【請求項１２】前記第２のロード命令は、前記キャッシ
    ュ・ラインが、前記１次キャッシュ内にストアされるの
    を待つ必要なしに、前記キャッシュ・ラインを受け取る
    請求項１１記載のシステム。
  13. 【請求項１３】前記第２のロード命令は、前記キャッシ
    ュ・ラインが前記データ・キャッシュにストアされ、お
    よび前記キャッシュ・ラインが妥当性を検査されるのを
    待つ必要なしに、前記キャッシュ・ラインを受け取る請
    求項１１記載のシステム。
  14. 【請求項１４】前記判別する回路手段が、 前記第１のロード命令に対応するロード・ミス・キュー
    内に、エントリを割り振る回路手段をさらに備える請求
    項１２記載のシステム。
  15. 【請求項１５】前記ロード・ミス・キュー内のエントリ
    が、前記キャッシュ・ラインのアドレスを含む請求項１
    ４記載のシステム。
  16. 【請求項１６】前記戻す回路手段が、 前記第２のロード命令のアドレスを、前記ロード・ミス
    ・キュー内の前記キャッシュ・ラインのアドレスと比較
    する回路手段をさらに備える請求項１５記載のシステ
    ム。
  17. 【請求項１７】前記戻す回路手段が、 前記第２のロード命令を、前記第１のロード命令に対応
    する前記ロード・ミス・キュー内のエントリとマージす
    る回路手段をさらに備える請求項１６記載のシステム。
  18. 【請求項１８】前記戻す回路手段が、 前記２次キャッシュから受け取ったキャッシュ・ライン
    を、第１のロード命令に関連づけられた第１のレジスタ
    に転送する第１の結果バスと、 前記２次キャッシュから受け取ったキャッシュ・ライン
    を、第２のロード命令に関連づけられた第２のレジスタ
    に転送する第２の結果バスとをさらに備える請求項１７
    記載のシステム。
  19. 【請求項１９】前記第１と第２の結果バスは、前記キャ
    ッシュ・ラインを、前記第１と第２のレジスタに並列に
    転送する請求項１８記載のシステム。
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