CN111767081A - 用于加速存储处理的装置、方法和系统 - Google Patents

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Abstract

描述了关于用于加速存储处理的电路的系统、方法和装置。在一个实施例中，处理器包括：(例如，L1)高速缓存；填充缓冲器；存储缓冲器；以及高速缓存控制器，用于：当第一存储请求在高速缓存中未命中时，分配填充缓冲器中的多个条目中的、用于存储第一存储请求的第一条目；将第一所有权请求发送到与第一存储请求对应的另一高速请求；在高速缓存中检测针对第二存储请求的命中；更新全局可观察缓冲器，以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求；当第三存储请求在高速缓存中未命中时，在第二存储请求从存储缓冲器被移除之前，分配填充缓冲器中的多个条目中的、用于存储第三存储请求的第二条目；将第二所有权请求发送到与第三存储请求对应的另一高速缓存；以及更新全局可观察缓冲器，以指示填充缓冲器中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求。

Description

用于加速存储处理的装置、方法和系统
技术领域
本公开总体上关于电子学，更具体地，本公开的实施例关于用于加速存储处理的电路。
背景技术
处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中可以指宏指令或指微指令，该宏指令例如，提供给处理器供执行的指令，该微指令例如，由处理器的解码电路解码宏指令所产生的指令。
附图说明
在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，并且其中：
图1图示出根据本公开的实施例的耦合至存储器的硬件处理器。
图2图示根据本公开的实施例的耦合至数据高速缓存单元的存储缓冲器。
图3图示根据本公开的实施例的耦合至数据高速缓存单元的存储缓冲器。
图4图示出根据本公开的实施例的流程图。
图5A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。
图5B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。
图6A是图示根据本公开的实施例的用于图5A和图5B中的通用向量友好指令格式的字段的框图。
图6B是图示根据本公开的一个实施例的构成完整操作码字段的图6A中的专用向量友好指令格式的字段的框图。
图6C是图示根据本公开的一个实施例的构成寄存器索引字段的图6A中的专用向量友好指令格式的字段的框图。
图6D是图示根据本公开的一个实施例的构成扩充操作字段550的图6A中的专用向量友好指令格式的字段的框图。
图7是根据本公开的一个实施例的寄存器架构的框图。
图8A是图示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。
图8B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。
图9A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。
图9B是根据本公开的实施例的图9A中的处理器核的一部分的展开图。
图10是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。
图11是根据本公开的一个实施例的系统的框图。
图12是根据本公开的实施例的更具体的示例性系统的框图。
图13示出的是根据本公开的实施例的第二更具体的示例性系统的框图。
图14示出的是根据本公开的实施例的芯片上系统(SoC)的框图。
图15是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在下列描述中，阐述了众多特定细节。然而，应当理解，可不利用这些特定细节来实践本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免混淆对本描述的理解。
说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
处理器可例如在执行算术或逻辑功能时对存储在计算系统的存储器(例如，处理器的高速缓存)中的数据(例如，高速缓存行)进行操作。高速缓存行一般可以指存储器(例如，高速缓存)的出于一致性目的而被管理为单元的部分(例如，扇区)。数据可被存储在高速缓存(例如，任何级别的高速缓存，诸如但不限于L1、L2、L3等)、(例如，与处理器分开的)系统存储器、或其组合中。在某些实施例中，存储器由处理器的多个核共享，或者在处理器的每个核的本地(例如，不被共享)。高速缓存(例如，高速缓存存储器)一般可以指被插入在一个或多个处理器核与其间的总线/互连之间的存储器缓冲器，例如，用于存储(例如，保存)数据的当前活跃的副本(例如，来自系统(例如，主)存储器的数据的高速缓存行)的高速缓存。高速缓存可以在每个处理器本地。附加地或替代地，可由例如与每个处理器分开的多个处理器共享(例如，下一级别的)高速缓存。存储器可与任何高速缓存存储器(例如，相对于处理器核在管芯外的系统存储器)分开。在一个实施例中，高速缓存行是存储器的64字节尺寸的部分，例如64字节粒度。
高速缓存(例如，行)一致性一般可以指一致性域中的每个高速缓存(例如，高速缓存存储器)和/或其他(例如，系统)存储器观察对那个相同的高速缓存数据(例如，高速缓存行，更具体地，用于包含该相同数据的那个高速缓存行的每个实例)的所有修改。例如，当任何后续读取将返回新(例如，当前)写入的值时，可以说由高速缓存观察到修改。在某些实施例中，高速缓存控制器(例如，高速缓存一致性控制器)被包括在计算系统中以维持高速缓存一致性。在一个实施例中，高速缓存控制器是高速缓存控制器电路。可根据高速缓存一致性协议来维持高速缓存一致性，高速缓存一致性协议例如，四状态修改(M)、独占(E)、共享(S)和无效(I)(MESI)协议、或五状态修改(M)、独占(E)、共享(S)、无效(I)和转发(F)(MESIF)协议。(多个)高速缓存控制器可对于(例如，存储在任何存储器中的)数据项的多个副本在那个数据项的一个副本被改变时提供对该数据项的其他副本的更新，以便例如确保共享项(例如，操作数)的数据值以及时的方式贯穿系统被传播。
在某些实施例中，如果要写入的高速缓存行(例如，那个高速缓存行被存储在多个物理位置中)处于修改模式或独占模式，则仅可执行写入。在某些实施例中，如果要写入的高速缓存行处于共享模式，则必须首先使所有其他被高速缓存的副本无效。在一个实施例中，该无效由被称为所有权请求(RFO)的广播操作引起。在某些实施例中，保存处于修改状态的行的高速缓存必须监听(例如，拦截)对应的(例如，主)存储器位置的(例如，来自系统中的所有其他高速缓存的)所有尝试的读取，并且插入它保存的数据。在一个实施例中，这通过以下方式完成：迫使读取放弃(例如，稍后重试)，随后将数据写入(例如，主)存储器并将高速缓存改变为共享状态。在另一实施例中，这通过将来自修改高速缓存的数据发送到执行读取的高速缓存来完成。在某些实施例中，仅对读取未命中要求监听(例如，如果任何其他高速缓存可执行读取命中，则确保那个修改的一致性协议不能够存在)。在一个实施例中，包括出于共享状态的高速缓存行的高速缓存必须听取来自其他高速缓存的无效或所有权请求广播，并且在匹配时(例如，通过将行移到无效状态)丢弃行。在某些实施例中，修改状态和独占状态总是精确的，这体现在它们匹配系统中的真实高速缓存行所有权情景。在某些实施例中，共享状态可能是不精确的，例如，如果另一高速缓存丢弃共享行，则该高速缓存会变成那个高速缓存行的仅有的所有者，但是该高速缓存行将不被提升到独占状态。在一个实施例中，当其他高速缓存行丢弃高速缓存行时，它们不广播通知，并且该高速缓存不能够在不维护共享副本的数量计数的情况下使用此类通知。因此，在某些实施例中，独占状态是伺机优化，例如，如果处理器想要修改处于共享状态的高速缓存行，则存储器(例如，总线或互连)事务有必要使所有其他被高速缓存的副本无效。在一个实施例中，独占状态在不利用存储器(例如，总线或互连)事务的情况下启用对高速缓存行的修改。
图1图示根据本公开的实施例的耦合至存储器104的硬件处理器102。在一个实施例中，存储器是系统存储器(例如，动态随机存取存储器(DRAM))。存储器控制器106可被包括以例如管理处理器102与存储器104之间的存储器请求。在一个实施例中，存储器控制器106用于提供针对(多个)高速缓存中的未命中(例如，处理器102的L3或其他末级高速缓存(LLC)108中的未命中)的数据(例如，高速缓存行)。处理器102可包括一个或多个处理器核，例如，处理器核0至N，其中，N是正整数。在一个实施例中，多个处理器核中的每个处理器核具有参考图1中的核110描绘和/或讨论的电路等的实例。
所描绘的核110包括寄存器的集合112、第一级高速缓存(级别一(L1))114(例如，数据高速缓存(Dcache))、以及二级(L2)或中级高速缓存(MLC)116。在一些实施例中，如图1中所示，处理器102包括耦合至核中的一个或多个(例如，所有)核并且由核中的一个或多个(例如，所有)共享的下一级(例如，三级(L3))高速缓存或末级高速缓存(LLC)108(例如，在从存储器104取出数据项之前被搜索的最后的高速缓存)。在某些实施例中，L1 114、L2/MLC116和L3/LLC 108高速缓存中的每个高速缓存由相应的高速缓存控制器(例如，分别为118、120、122)(例如，高速缓存控制器电路)管理，以便根据例如如上文所讨论的所指定的高速缓存一致性对数据(例如，和/或指令)进行高速缓存。在某些实施例中，存储在各种处理器高速缓存内的指令和数据以可以是固定尺寸(如，64字节、128字节、512字节等长度的)高速缓存行的粒度被管理。核110进一步包括：指令取出单元124，用于(例如，经由存储器控制器106从(例如，主)存储器104和/或经由L3/LLC高速缓存控制器122从共享LLC 108)取出指令；解码器126(例如，解码电路或解码单元)，用于对指令解码(例如，将程序解码为微操作或“μop”)；执行单元128(例如，执行电路)，用于执行经解码的指令；以及写回/引退单元130(例如，写回/引退电路)，用于引退指令并写回结果。虽然描绘了用于每一层的分开的高速缓存控制器，但是应当理解，可利用控制多个(例如，所有)高速缓存层的单个高速缓存控制器(以及例如利用高速缓存一致性的其他组件)。在某些实施例中，核是图8B中的核890的实例。
图1中的所描绘的核110包括数据高速缓存单元132。数据高速缓存单元132可包括数据(例如，L1)高速缓存114和/或填充缓冲器134。在某些实施例中，数据高速缓存单元132用于例如从执行单元128和/或写回/引退单元130接收执行存储器访问(例如，存储或加载)的请求。作为一个示例，处理器(例如，经由指令的执行)可具有(例如，用于存储由指令执行的(多个)操作的结果的)多个存储请求。存储缓冲器可被包括。在一个实施例中，执行单元128包括任选的存储缓冲器138。在一个实施例中，写回/引退130包括任选的存储缓冲器140。在一个实施例中，存储缓冲器(例如，存储缓冲器138或存储缓冲器140中的任一者)按(例如，程序)顺序(且不是可能是乱序的执行顺序)维护(例如，串行化)存储(例如，还可包括要存储在目标高速缓存行处的有效载荷的存储请求)以确保对存储器(例如，高速缓存)的按(例如，程序)顺序的更新。在某些实施例中，处理器被置于完全存储顺序(TSO)模式以启用(多个)存储缓冲器等的使用。存储缓冲器可以是先进先出缓冲器(FIFO)，例如，其中存储按程序顺序被提供给FIFO缓冲器。
在某些实施例中，存储(例如，存储请求)从生成组件(例如，执行单元)被发送到存储器组件(例如，高速缓存控制器)以执行存储操作。在一个实施例中，存储被发送到数据高速缓存单元132，例如被发送到数据高速缓存(L1)114以检查是否存在针对该存储的命中。在一个实施例中，存储请求包括用于执行存储操作的位置(例如，地址)的标识符。在某些实施例中，当判定了高速缓存包括针对该位置的数据的副本时，针对高速缓存命中发生。
在某些实施例中，存储请求被发送到数据高速缓存(DCache)114，并且如果存在未命中(例如，非命中)，则存储请求被发送到填充缓冲器134以进行服务。填充缓冲器134(或例如未命中状态处置寄存器(MSHR))可具有被指派给未命中的存储请求的其多个条目中的一个条目，并且获得访问权以便能够将数据写入存储位置的过程开始。在一个实施例中，所有权请求(RFO)(例如，从填充缓冲器)被发送到存储器子系统中(例如，发送到当前具有对要将数据存储到的位置的写入访问权的高速缓存)，并且当针对未命中的存储位置被允许写入时，确认响应被往回发送。确认响应可以是确认值，该确认值指示高速缓存114现在具有对存储针对位置的数据的其他位置(例如，其他高速缓存)的所有权，并且存储请求现在可被服务(例如，通过将那个数据写入数据高速缓存114中的高速缓存行，并且将那个数据传播到具有那个高速缓存行的实例的任何其他高速缓存)。处理器102还可包括全局可观察(GO)缓冲器132，该GO缓冲器136被描绘为在L1高速缓存控制器118中。GO缓冲器136可被提供以保持对于未命中(例如，针对在作为目标的数据高速缓存中未命中的存储请求)跟踪程序顺序。在一个实施例中，来自GO缓冲器136的信息随后被用于引起(例如，保证)对按程序顺序的所针对的高速缓存(例如，高速缓存114)的存储更新。在某些实施例中，“全局可观察缓冲器”(例如，按程序顺序)存储正等待对共享存储器子系统的所有组件变得架构可见的数据(例如，存储请求)，例如，用于正等待变得架构可见的存储的全局可观察存储缓冲器(GoSB)。在某些实施例中，“全局可观察缓冲器”(例如，按程序顺序)存储等待其“所有权请求”响应(例如，指示所有权的响应，该所有权允许将数据存储到对应的高速缓存行)的所有待决存储的列表。
在某些实施例中，当在(多个)高速缓存中未命中的多个存储与在(多个)高速缓存中命中的存储的组交织时，存储被串行化以确保对存储器子系统(例如，包括其他高速缓存和/或存储器104)的按(例如，程序)顺序的更新。在一个实施例中，当(例如，按程序顺序)较旧的存储仍是未决的(例如，具有高速缓存未命中)时在高速缓存中命中的存储必须在存储缓冲器(SB)中等待，并且阻止较新的存储分派到存储器系统。这可被称为“未命中后的存储命中”问题。本文中的当前实施例解决那个问题。
在某些实施例中，该停止的原因在于，高速缓存更新是立即可见的，而(例如，具有用于待决的未命中的条目的)填充缓冲器中的高速缓存行的可见性可被控制以强加存储器排序。在这些实施例中的某些实施例中，高速缓存更新可仅在所有先前的存储可见时被执行。在其中按(例如，程序)顺序从存储缓冲器分派存储的一个实施例中，命中高速缓存且被停止的存储还使所有后续存储被停止。一个可能的解决方案是使用预取器来尝试预取将由存储使用的高速缓存行，以便例如增加命中率和/或减少未命中时间。然而，预取器可能无法总是足够早地发布请求，并且当在分派端口上具有低优先级时，预取器可能经常失去对较高优先级代理的仲裁并且不能够发布预取。在一些实施例中，STA预取器自身通过仅将高速缓存行中的一些而非全部带到高速缓存而导致“未命中后命中”问题另一被考虑的解决方式是将存储高速缓存命中视为未命中，并且分配将保存数据的填充缓冲器，直到所有先前的请求可见，而不实际从较高的高速缓存(例如，L2)请求高速缓存行。该解决方案的某些实施例在硬件设计方面可能是复杂的，并且在增加对填充缓冲器的压力的情况下不带来性能改善。本文中的某些实施例去除由较旧的命中-未命中存储序列引发的不必要的延迟和/或允许存储充分利用存储器系统能够提供的并行性。
在一个实施例中，只要核具有足够的填充缓冲器(FB)条目(或MSHR条目)来缓冲在数据高速缓存单元(DCU)中未命中的多个存储，就可并行地处置这些存储。当在(例如，高速缓存一致性)系统中观察到存储(这可乱序地发生)后，本文中的某些实施例根据程序顺序使存储串行化，以确保这些存储按正确的顺序更新存储器系统。在其他实施例中，用于处置该串行化的电路不包括当前在DCU中命中的存储。本文中的某些实施例将此扩展为也包括在DCU中命中的存储，使得后续的较新的存储可被分派到存储器系统而不是在存储缓冲器中等待(例如，同时仍如预期维持总存储顺序)。
图2图示根据本公开的实施例的耦合至数据高速缓存单元(DCU)220的存储缓冲器210。在某些实施例中，存储缓冲器210是图1中的存储缓冲器138或存储缓冲器140。在某些实施例中，存储缓冲器210驻留在存储器访问单元(例如，图8B中的存储器访问单元864)中。在某些实施例中，数据高速缓存单元220是图1中的数据高速缓存单元132。在某些实施例中，数据高速缓存单元220是图8B中的数据高速缓存单元874。
存储缓冲器210包括用于条目的多个槽(201-205)。虽然示出5个槽，但是可利用任何数量的多个槽。存储缓冲器210的每个槽可例如从诸如执行单元或写回/引退单元之类的请求方接收待决存储请求，并且按程序顺序存储这些存储请求。当数据高速缓存单元220对数据高速缓存230检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽201中的所描绘的存储请求1(S1)将是未命中；当数据高速缓存单元220对数据高速缓存230检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽202中的存储请求2(S2)将是未命中；当数据高速缓存单元220对数据高速缓存230检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽203中的存储请求3(S3)将是命中；当数据高速缓存单元220对数据高速缓存230检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽204中的存储请求4(S4)将是未命中；并且当数据高速缓存单元220对数据高速缓存230检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽205中的存储请求5(S5)将是未命中。注意，虽然它们被标记为“命中”或“未命中”，但是存储缓冲器可不知晓该信息，例如，可由(例如，与存储缓冲器分开的)数据高速缓存单元220生成该“命中”或“未命中”信息。
图2示出处置引退后存储(例如，旧存储)的一个实施例。存储(例如，此处的S1-S5)(例如，在存储变得旧之后)按顺序被分派到数据高速缓存单元220(例如，如由加圆圈的1所指示的步骤1)。如果在该实施例中存储未命中数据高速缓存单元220，则该存储分配填充缓冲器240中的条目(例如，如由加圆圈的2所指示的步骤2)，并且填充缓冲器240(例如，如由高速缓存控制器导致)将所有权请求(RFO)发送到其余的存储器系统(例如，图1中的L3/LLC108)。所描绘的填充缓冲器240包括用于未命中的四个槽(241-244)，但是可利用任何多个。
对那些RFO的响应可乱序地(例如，不按程序顺序)返回。为了保证按顺序的对数据高速缓存230(DCache)的存储更新，在某些实施例中，使用GO缓冲器(GOB)(例如，如由图2中的箭头245所描绘的链表)来组装这些存储更新。在某些实施例中，链表跟踪GOB链表中的当前的最旧(例如，头)元素，并且跟踪次旧元素，随后跟踪下一旧的元素，以此类推。在一个实施例中，GOB链表的头是指存储最旧的待决存储的槽(在该示例中，用于存储S1的槽241)。在某些实施例中，只要存储根据GOB中的顺序变得可见(例如，如由带圆圈的3所指示的步骤3)，顺序(例如，总存储顺序)就被维持。
图2还示出包括在DCU中的跟随的未命中的存储(S1、S2、S4和S5)和在DCU中命中的存储(S3)的序列。如上文所解释，S1和S2在填充缓冲器240中被分配槽(例如，分别为槽241和槽242)，并且将从填充缓冲器240发送对应的RFO请求。在一个实施例中，当S1和S2的RFO仍然待决时，S3被分派到DCU 220，并且发现该S3在DCU 220中(例如，在高速缓存230中)命中。然而，在某些实施例中，它不能够更新高速缓存230，否则违反了存储顺序。结果，在该实施例中，S3必须在存储缓冲器210中等待，并且即便FB仍具有可用的(例如，未经分配的)槽(例如，槽243和槽244)，也防止后续的存储(例如，S4和S5)被分派到填充缓冲器240。
为了解决该问题，本文中的某些实施例将GOB(例如，编码)扩展为也包括(例如，如图3中所示的)存储缓冲器条目。在一个实施例中，每个存储缓冲器条目被扩充有一个附加的位，这个附加的位指示条目(例如，S3)是否需要向DCU的重分派(例如，其中那个重分派随后将使是命中的存储请求使其数据存储到高速缓存中的高速缓存行中)。
图3图示根据本公开的实施例的耦合至数据高速缓存单元(DCU)320的存储缓冲器310。在某些实施例中，存储缓冲器310是图1中的存储缓冲器138或存储缓冲器140。在某些实施例中，存储缓冲器310驻留在存储器访问单元(例如，图8B中的存储器访问单元864)中。在某些实施例中，数据高速缓存单元320是图1中的数据高速缓存单元132。在某些实施例中，数据高速缓存单元320是图8B中的数据高速缓存单元874。
存储缓冲器310包括用于条目的多个槽(301-305)。虽然示出5个槽，但是可利用任何数量的多个槽。存储缓冲器310的每个槽可例如从诸如执行单元或写回/引退单元之类的请求方接收待决存储请求，并且按程序顺序存储这些存储请求。当数据高速缓存单元320对数据高速缓存330检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽301中的所描绘的存储请求1(S1)将是未命中；当数据高速缓存单元320对数据高速缓存330检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽302中的存储请求2(S2)将是未命中；当数据高速缓存单元320对数据高速缓存330检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽303中的存储请求3(S3)将是命中；当数据高速缓存单元320对数据高速缓存330检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽304中的存储请求4(S4)将是未命中；并且当数据高速缓存单元320对数据高速缓存330检查要针对那个请求将数据存储到的高速缓存行(例如，高速缓存指示符)的存在时，存储在槽305中的存储请求5(S5)将是未命中。注意，虽然它们被标记为“命中”或“未命中”，但是存储缓冲器可不知晓该信息，例如，可由(例如，与存储缓冲器分开的)数据高速缓存单元320生成该“命中”或“未命中”信息。
图3示出处置引退后存储(例如，旧存储)的一个实施例。存储(例如，此处的S1-S5)(例如，在存储变得旧之后)按顺序被分派到数据高速缓存单元320(例如，如由加圆圈的1所指示的步骤1)。如果在该实施例中存储未命中数据高速缓存单元320，则该存储分配填充缓冲器340中的条目(例如，如由加圆圈的2所指示的步骤2)，并且填充缓冲器340(例如，如由高速缓存控制器导致)将所有权请求(RFO)发送到其余的存储器系统(例如，图1中的L3/LLC108)。所描绘的填充缓冲器340包括用于未命中的四个槽(341-344)，但是可利用任何多个。
对那些RFO的响应可乱序地(例如，不按程序顺序)返回。为了保证按顺序的对数据高速缓存330(DCache)的存储更新，在某些实施例中，使用GO缓冲器(GOB)(例如，如由图3中的箭头所描绘的链表345-347)来组装这些存储更新。在某些实施例中，链表跟踪GOB链表中的当前的最旧(例如，头)元素，并且跟踪次旧元素，以此类推。在一个实施例中，GOB链表的头是指存储最旧的待决存储的槽(在该示例中，用于存储S1的槽341)。在某些实施例中，只要存储根据GOB中的顺序变得可见(例如，如由带圆圈的3所指示的步骤3)，顺序(例如，总存储顺序)就被维持。
图3还示出包括在DCU中的跟随的未命中的存储(S1、S2、S4和S5)和在DCU中命中的存储(S3)的序列。如上文所解释，S1和S2在填充缓冲器340中被分配槽(例如，分别为槽341和槽342)，并且将从填充缓冲器340发送对应的RFO请求。在一个实施例中，当S1和S2的RFO仍然待决时，S3被分派到DCU 320，并且发现该S3在DCU 320中(例如，在高速缓存330中)命中。然而，在某些实施例中，它不能够更新高速缓存330，否则违反了存储顺序。结果，在该实施例中S3必须在存储缓冲器310中等待，但是与即便FB仍具有可用的槽(例如，槽343和槽344)也防止后续存储(例如，S4和S5)被分派到填充缓冲器340不同，在GOB(例如，链表345-347)之后对DCU 320的后续存储(例如，存储S4和S5被发送，例如，S4后跟S5连续地被发送)被更新为也指示S3在存储缓冲器310中(例如，并且不在用于未命中的填充缓冲器340中)。
在一个实施例中，如果S3(作为命中)被置入填充缓冲器340中，则它将消耗否则可用于服务未命中存储请求的填充缓冲器槽。在另一实施例中，如果S3(作为命中)被置入填充缓冲器340中，则它会违反填充缓冲器的运作原理，该填充缓冲器用于发送用于未命中的RFO，并且随后当所有权已被建立时更新高速缓存330。替代地，本文中的某些实施例(例如，利用附加的位字段中的高值)标记指示条目(例如，S3)是否需要向DCU的重分派(例如，其中，那个重分派随后将使是命中的那个存储请求使其数据存储到高速缓存330中的高速缓存行中)的每个存储缓冲器条目。因此，如所描绘，对于填充缓冲器340中的槽342中的存储请求S2，链表被更新以如346处指向存储缓冲器310中用于存储请求S3的槽303(并且不像图2中可硬连线到填充缓冲器240中那样指向条目343)。在一个实施例中，下一存储请求S4随后被分派到DCU 320，判定了该存储请求S4是高速缓存330中的未命中，因此存储请求S4被存储到填充缓冲器340的槽343中以用于服务，并且对于存储缓冲器中的槽303中的条目S3，链表被更新以如347处指向填充缓冲器340中用于存储请求S4的槽343。在一个实施例中，下一存储请求S5随后被分派到DCU 320，判定了该存储请求S5是高速缓存330中的未命中，因此存储请求S4被存储到填充缓冲器340的槽344中以用于服务，并且对于填充缓冲器340中的槽343中的条目S4，链表被更新以如348处指向填充缓冲器340中用于存储请求S5的槽344。在另一实施例中，如果相反S5是命中，则可相应地在存储缓冲器中(例如，通过上文讨论的位)标记S5，并且相应地设置链表。
在一个实施例中，在针对存储(例如，存储请求)的高速缓存命中时，仅在存储是链表的头(例如，作为存储缓冲器中的最旧的存储)的情况下才将允许该存储更新高速缓存，否则，该存储被标记为需要向数据高速缓存单元的重分派(例如，“need_GO_redispatch”指示)。然而，在本文中的某些实施例中，在这之后的后续存储仍被允许分派到DCU，并且存储在数据高速缓存单元中未命中并分配填充缓冲器条目时，其填充缓冲器条目被添加到GOB(例如，链表)。
在一个实施例中，GOB头(例如，最旧条目)指示接下来允许哪个存储更新高速缓存(DCache)。在该实施例中，(i)当GOB头指向填充缓冲器条目时，该填充缓冲器条目被标记为全局可观察，并且GOB头被设置为指向列表中的下一元素；并且(ii)当GOB头指向存储缓冲器条目时，只要在列表中的随后的连续存储之间没有填充缓冲器条目，该GOB头就唤醒列表中所有随后的连续存储，使得它们可被重分派。在某些实施例中，这些存储将再次命中高速缓存是可能的。然而，如果在某些实施例中如果它们未命中，则它们将在那时分配填充缓冲器条目，并且将该填充缓冲器条目置于GOB的头处。在这种情况下，后续的高速缓存未命中将在SB中停止，并且等待新请求的GO。
因此，本文中的实施例允许存储伺机地分派至存储器子系统，并且使存储器系统可提供作为结果的并行性最大化。
图4图示根据本公开的实施例的流程图400。所描绘的流程400包括：402：利用处理器的解码器将指令解码为经解码的指令；404：利用处理器的执行单元执行经解码的指令以产生结果；406：按程序顺序将对来自执行单元的结果的第一存储请求、第二存储请求和第三存储请求存储到处理器的存储缓冲器中；408：当第一存储请求在处理器的高速缓存中未命中时，利用处理器的高速缓存控制器分配处理器的填充缓冲器中的多个条目中的、用于存储第一存储请求的第一条目；410：利用高速缓存控制器将第一所有权请求发送到与第一存储请求对应的另一高速缓存；412：利用高速缓存控制器在高速缓存中检测针对第二存储请求的命中；414：利用高速缓存控制器更新全局可观察缓冲器，以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求；416：当第三存储请求在高速缓存中未命中时，在将第二存储请求从存储缓冲器移除之前，利用高速缓存控制器分配填充缓冲器中的多个条目中的、用于存储第三存储请求的第二条目；418：利用高速缓存控制器将第二所有权请求发送到与第三存储请求对应的另一高速缓存；以及420：利用高速缓存控制器更新全局可观察缓冲器，以指示填充缓冲器中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求。
可鉴于以下示例来描述所公开的技术的至少一些实施例：
示例1：一种装置，包括：
高速缓存；
解码器，用于将指令解码为经解码的指令；
执行单元，用于执行经解码的指令以产生结果；
存储缓冲器，用于按程序顺序存储对来自执行单元的结果的第一存储请求、第二存储请求和第三存储请求；
填充缓冲器；以及
高速缓存控制器，用于：
当第一存储请求在高速缓存中未命中时，分配填充缓冲器中的多个条目中的、用于存储第一存储请求的第一条目；
将第一所有权请求发送到与第一存储请求对应的另一高速缓存；
在高速缓存中检测针对第二存储请求的命中；
更新全局可观察缓冲器，以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求；
当第三存储请求在高速缓存中未命中时，在第二存储请求从存储缓冲器被移除之前，分配填充缓冲器中的多个高速缓存条目中的、用于存储第三存储请求的第二条目；
将第二所有权请求发送到与第三存储请求对应的另一高速缓存；以及
更新全局可观察缓冲器，以指示填充缓冲器中的第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求。
示例2：如示例1的装置，其中，高速缓存控制器用于：在第二存储请求从存储缓冲器被移除之前，将第二所有权请求发送到与第三存储请求对应的另一高速缓存。
示例3：如示例1的装置，其中，高速缓存控制器用于：当接收到针对第一所有权请求的第一确认响应时，移除填充缓冲器中的用于第一存储请求的第一条目，并且从存储缓冲器移除第一存储请求。
示例4：如示例3的装置，其中，针对第二所有权请求的第二确认响应在针对第一所有权请求的第一确认响应之前到达。
示例5：如示例1的装置，其中，存储缓冲器中的每个条目的格式包括用于指示何时要将那个条目重分派到高速缓存的位。
示例6：如示例1的装置，其中，全局可观察缓冲器是链表，并且高速缓存控制器更新全局可观察缓冲器以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求并指示填充缓冲中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求包括：将填充缓冲器中的用于第一存储请求的第一条目链接到存储缓冲器中的用于第二存储请求的对应条目，并且将存储缓冲器中的用于第二存储请求的对应条目链接到填充缓冲器中的用于第三存储请求的第二条目。
示例7：如示例6的装置，其中，针对高速缓存中的命中的存储请求仅用于当存储请求在链表的头处时向高速缓存写入。
示例8：如示例1的装置，其中，填充缓冲器不包括用于高速缓存中的命中的条目。
示例9：一种方法，包括：
利用处理器的解码器将指令解码为经解码的指令；
利用处理器的执行单元执行经解码的指令以产生结果；
按程序顺序将对来自执行单元的结果的第一存储请求、第二存储请求和第三存储请求存储到处理器的存储缓冲器中；
当第一存储请求在处理器的高速缓存中未命中时，利用处理器的高速缓存控制器分配处理器的填充缓冲器中的多个条目中的、用于存储第一存储请求的第一条目；
利用高速缓存控制器将第一所有权请求发送到与第一存储请求对应的另一高速缓存；
利用高速缓存控制器在高速缓存中检测针对第二存储请求的命中；
利用高速缓存控制器更新全局可观察缓冲器，以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求；
当第三存储请求在高速缓存中未命中时，在第二存储请求从存储缓冲器被移除之前，利用高速缓存控制器分配填充缓冲器中的多个高速缓存条目中的、用于存储第三存储请求的第二条目；
利用高速缓存控制器将第二所有权请求发送到与第三存储请求对应的另一高速缓存；以及
利用高速缓存控制器更新全局可观察缓冲器，以指示填充缓冲器中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求。
示例10：如示例9的方法，其中，利用高速缓存控制器将第二所有权请求发送到与第三存储请求对应的另一高速缓存发生在将第二存储请求从存储缓冲器移除之前。
示例11：如示例9的方法，进一步包括：当接收到针对第一所有权请求的第一确认响应时，高速缓存控制器移除填充缓冲器中的所述第一存储请求的第一条目，并且从存储缓冲器移除第一存储请求。
示例12：如示例11的方法，其中，针对第二所有权请求的第二确认响应在针对第一所有权请求的第一确认响应之前到达。
示例13：如示例9的方法，其中，存储缓冲器中的每个条目的格式包括用于指示何时要将那个条目重分派到高速缓存的位。
示例14：如示例9的方法，其中，全局可观察缓冲器是链表，并且更新全局可观察缓冲器以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求并指示填充缓冲中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求包括：高速缓存控制器将填充缓冲器中的用于第一存储请求的第一条目链接到存储缓冲器中的用于第二存储请求的对应条目，并且将存储缓冲器中的用于第二存储请求的对应条目链接到填充缓冲器中的用于第三存储请求的第二条目。
示例15：如示例14的方法，其中，针对高速缓存中的命中的存储请求仅当存储请求在链表的头处时向高速缓存写入。
示例16：如示例9的方法，其中，填充缓冲器不包括用于高速缓存中的命中的条目。
示例17：一种非暂态机器可读介质，存储有代码，该代码当由机器执行时，使该机器执行包括以下步骤的方法：
利用处理器的解码器将指令解码为经解码的指令；
利用处理器的执行单元执行经解码的指令以产生结果；
按程序顺序将对来自执行单元的结果的第一存储请求、第二存储请求和第三存储请求存储到处理器的存储缓冲器中；
当第一存储请求在处理器的高速缓存中未命中时，利用处理器的高速缓存控制器分配处理器的填充缓冲器中的多个条目中的、用于存储第一存储请求的第一条目；
利用高速缓存控制器将第一所有权请求发送到与第一存储请求对应的另一高速缓存；
利用高速缓存控制器在高速缓存中检测针对第二存储请求的命中；
利用高速缓存控制器更新全局可观察缓冲器，以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求；
当第三存储请求在高速缓存中未命中时，在第二存储请求从存储缓冲器被移除之前，利用高速缓存控制器分配填充缓冲器中的多个高速缓存条目中的、用于存储第三存储请求的第二条目；
利用高速缓存控制器将第二所有权请求发送到与第三存储请求对应的另一高速缓存；以及
利用高速缓存控制器更新全局可观察缓冲器，以指示填充缓冲器中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求。
示例18：如示例17的非暂态机器可读介质，其中，利用高速缓存控制器将第二所有权请求发送到与第三存储请求对应的另一高速缓存发生在第二存储请求从存储缓冲器被移除之前。
示例19：如示例17所述的非暂态机器可读介质，进一步包括：当接收到针对第一所有权请求的第一确认响应时，高速缓存控制器移除填充缓冲器中的用于第一存储请求的第一条目，并且从存储缓冲器移除第一存储请求。
示例20：如示例19的非暂态机器可读介质，其中，针对第二所有权请求的第二确认响应在针对第一所有权请求的第一确认响应之前到达。
示例21：如示例17的非暂态机器可读介质，其中，存储缓冲器中的每个条目的格式包括用于指示何时要将那个条目重分派到高速缓存的位。
示例22：如示例17的非暂态机器可读介质，其中，全局可观察缓冲器是链表，并且更新全局可观察缓冲器以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求并指示填充缓冲中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求包括：高速缓存控制器将填充缓冲器中的用于第一存储请求的第一条目链接到存储缓冲器中的用于第二存储请求的对应条目，并且将存储缓冲器中的用于第二存储请求的对应条目链接到填充缓冲器中的用于第三存储请求的第二条目。
示例23：如示例22的非暂态机器可读介质，其中，针对高速缓存中的命中的存储请求仅当存储请求在链表的头处时向高速缓存写入。
示例24：如示例17的非暂态机器可读介质，其中，填充缓冲器不包括用于高速缓存中的命中的条目。
在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码当由硬件处理器执行时使硬件处理器执行本文中公开的任何方法。装置可以如在具体实施方式中所描述。方法可以如在具体实施方式中所描述。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年11月的
Figure BDA0002397168590000201
64和IA-32架构软件开发者手册；并且参见2018年10月的
Figure BDA0002397168590000202
架构指令集扩展编程参考)。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图5A-图5B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图5A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图5B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式500定义A类和B类指令模板，这两者都包括无存储器访问505的指令模板和存储器访问520的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图5A中的A类指令模板包括：1)在无存储器访问505的指令模板内，示出无存储器访问的完全舍入控制型操作510的指令模板、以及无存储器访问的数据变换型操作515的指令模板；以及2)在存储器访问520的指令模板内，示出存储器访问的时效性525的指令模板和存储器访问的非时效性530的指令模板。图5B中的B类指令模板包括：1)在无存储器访问505的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作512的指令模板以及无存储器访问的写掩码控制的vsize型操作517的指令模板；以及2)在存储器访问520的指令模板内，示出存储器访问的写掩码控制527的指令模板。
通用向量友好指令格式500包括以下列出的按照在图5A-5B中图示的顺序的如下字段。
格式字段540——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段542——其内容区分不同的基础操作。
寄存器索引字段544——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段546——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问505的指令模板与存储器访问520的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段550——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段568、α字段552和β字段554。扩充操作字段550允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段560——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段562A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段562B(注意，位移字段562A直接在位移因数字段562B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段574(稍后在本文中描述)和数据操纵字段554C确定。位移字段562A和位移因数字段562B不用于无存储器访问505的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段562A和位移因数字段562B是任选的。
数据元素宽度字段564——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段570——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段570允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段570的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段570的内容间接地标识要执行的掩码)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段570的内容直接指定要执行的掩码。
立即数字段572——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段568——其内容在不同类的指令之间进行区分。参考图5A-图5B，该字段的内容在A类和B类指令之间进行选择。在图5A-图5B中，圆角方形用于指示特定的值存在于字段中(例如，在图5A-图5B中分别用于类字段568的A类568A和B类568B)。
A类指令模板
在A类非存储器访问505的指令模板的情况下，α字段552被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作510和无存储器访问的数据变换型操作515的指令模板分别指定舍入552A.1和数据变换552A.2)的RS字段552A，而β字段554区分要执行所指定类型的操作中的哪一种。在无存储器访问505的指令模板中，比例字段560、位移字段562A和位移比例字段562B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作510的指令模板中，β字段554被解释为其(多个)内容提供静态舍入的舍入控制字段554A。尽管在本公开的所述实施例中舍入控制字段554A包括抑制所有浮点异常(SAE)字段556和舍入操作控制字段558，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段558)。
SAE字段556——其内容区分是否禁用异常事件报告；当SAE字段556的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段558——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段558允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段550的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作515的指令模板中，β字段554被解释为数据变换字段554B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问520的指令模板的情况下，α字段552被解释为驱逐提示字段552B，其内容区分要使用驱逐提示中的哪一个(在图5A中，对于存储器访问时效性525的指令模板和存储器访问非时效性530的指令模板分别指定时效性的552B.1和非时效性的552B.2)，而β字段554被解释为数据操纵字段554C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问520的指令模板包括比例字段560，并任选地包括位移字段562A或位移比例字段562B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段552被解释为写掩码控制(Z)字段552C，其内容区分由写掩码字段570控制的写掩码应当是合并还是归零。
在B类非存储器访问505的指令模板的情况下，β字段554的一部分被解释为RL字段557A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作512的指令模板和无存储器访问的写掩码控制VSIZE型操作517的指令模板分别指定舍入557A.1和向量长度(VSIZE)557A.2)，而β字段554的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问505的指令模板中，比例字段560、位移字段562A和位移比例字段562B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作510的指令模板中，β字段554的其余部分被解释为舍入操作字段559A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段559A——正如舍入操作控制字段558，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段559A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段550的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作517的指令模板中，β字段554的其余部分被解释为向量长度字段559B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问520的指令模板的情况下，β字段554的一部分被解释为广播字段557B，其内容区分是否要执行广播型数据操纵操作，而β字段554的其余部分被解释为向量长度字段559B。存储器访问520的指令模板包括比例字段560，并任选地包括位移字段562A或位移比例字段562B。
针对通用向量友好指令格式500，示出完整操作码字段574包括格式字段540、基础操作字段542和数据元素宽度字段564。尽管示出了其中完整操作码字段574包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段574包括少于所有的这些字段。完整操作码字段574提供操作代码(操作码)。
扩充操作字段550、数据元素宽度字段564和写掩码字段570允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图6A是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图6A示出专用向量友好指令格式600，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式600是专用的。专用向量友好指令格式600可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图5A-图5B的字段，来自图6A的字段映射到来自图5A-图5B的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式500的上下文中参考专用向量友好指令格式600描述了本公开的实施例，但是本公开不限于专用向量友好指令格式600，除非另有声明。例如，通用向量友好指令格式500构想了各种字段的各种可能的尺寸，而专用向量友好指令格式600示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式600中数据元素宽度字段564被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式500构想数据元素宽度字段564的其他尺寸)。
通用向量友好指令格式500包括以下列出的按照图6A中图示的顺序的如下字段。
EVEX前缀(字节0-3)602——以四字节形式进行编码。
格式字段540(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段540，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段605(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(557BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。
REX’字段510——这是REX’字段510的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段615(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段564(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 620(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段620对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 568类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段625(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段552(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段554(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。
REX’字段510——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段570(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。
实操作码字段630(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段640(字节5)包括MOD字段642、Reg字段644和R/M字段646。如先前所述的，MOD字段642的内容将存储器访问操作和非存储器访问操作区分开。Reg字段644的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段646的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段550的内容用于存储器地址生成。SIB.xxx 654和SIB.bbb 656——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段562A(字节7-10)——当MOD字段642包含10时，字节7-10是位移字段562A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段562B(字节7)——当MOD字段642包含01时，字节7是位移因数字段562B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段562B是disp8的重新解释；当使用位移因数字段562B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段562B替代传统x86指令集8位位移。由此，位移因数字段562B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段572如先前所述地操作。
完整操作码字段
图6B是图示根据本公开的一个实施例的构成完整操作码字段574的具有专用向量友好指令格式600的字段的框图。具体地，完整操作码字段574包括格式字段540、基础操作字段542和数据元素宽度(W)字段564。基础操作字段542包括前缀编码字段625、操作码映射字段615和实操作码字段630。
寄存器索引字段
图6C是图示根据本公开的一个实施例的构成寄存器索引字段544的具有专用向量友好指令格式600的字段的框图。具体地，寄存器索引字段544包括REX字段605、REX’字段610、MODR/M.reg字段644、MODR/M.r/m字段646、VVVV字段620、xxx字段654和bbb字段656。
扩充操作字段
图6D是图示根据本公开的一个实施例的构成扩充操作字段550的具有专用向量友好指令格式600的字段的框图。当类(U)字段568包含0时，它表明EVEX.U0(A类568A)；当它包含1时，它表明EVEX.U1(B类568B)。当U＝0且MOD字段642包含11(表明无存储器访问操作)时，α字段552(EVEX字节3，位[7]–EH)被解释为rs字段552A。当rs字段552A包含1(舍入552A.1)时，β字段554(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段554A。舍入控制字段554A包括一位SAE字段556和两位舍入操作字段558。当rs字段552A包含0(数据变换552A.2)时，β字段554(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段554B。当U＝0且MOD字段642包含00、01或10(表明存储器访问操作)时，α字段552(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段552B，并且β字段554(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段554C。
当U＝1时，α字段552(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段552C。当U＝1且MOD字段642包含11(表明无存储器访问操作)时，β字段554的一部分(EVEX字节3，位[4]–S0)被解释为RL字段557A；当它包含1(舍入557A.1)时，β字段554的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段559A，而当RL字段557A包含0(VSIZE557.A2)时，β字段554的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段559B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段642包含00、01或10(表明存储器访问操作)时，β字段554(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段559B(EVEX字节3，位[6-5]–L1-0)和广播字段557B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图7是根据本公开的一个实施例的寄存器架构700的框图。在所图示的实施例中，有32个512位宽的向量寄存器710；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式600对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
Figure BDA0002397168590000331
换句话说，向量长度字段559B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段559B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式600的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器715——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器715的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。
通用寄存器725——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)745，在其上面重叠了MMX紧缩整数平坦寄存器堆750——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图8A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图8B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图8A-图8B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图8A中，处理器流水线800包括取出级802、长度解码级804、解码级806、分配级808、重命名级810、调度(也被称为分派或发布)级812、寄存器读取/存储器读取级814、执行级816、写回/存储器写入级818、异常处置级822和提交级824。
图8B示出处理器核890，该处理器核890包括前端单元830，该前端单元830耦合到执行引擎单元850，并且前端单元830和执行引擎单元850两者都耦合到存储器单元870。核890可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核890可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元830包括分支预测单元832，该分支预测单元832耦合到指令高速缓存单元834，该指令高速缓存单元834耦合到指令转换后备缓冲器(TLB)836，该指令转换后备缓冲器836耦合到指令取出单元838，该指令取出单元838耦合到解码单元840。解码单元840(例如，解码电路)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元840可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核890包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元840中，或以其他方式在前端单元830内)。解码单元840耦合到执行引擎单元850中的重命名/分配器单元852。
执行引擎单元850包括重命名/分配器单元852，该重命名/分配器单元852耦合到引退单元854和一个或多个调度器单元的集合856。(多个)调度器单元856表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元856耦合到(多个)物理寄存器堆单元858。(多个)物理寄存器堆单元858中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元858包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元858由引退单元854重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元854和(多个)物理寄存器堆单元858耦合到(多个)执行集群860。(多个)执行集群860包括一个或多个执行单元(例如，执行电路)的集合862以及一个或多个存储器访问单元的集合864。执行单元862可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元856、(多个)物理寄存器堆单元858和(多个)执行集群860示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元864的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合864耦合到存储器单元870，该存储器单元870包括数据TLB单元872，该数据TLB单元872耦合到数据高速缓存单元874，该数据高速缓存单元874耦合到第二级(L2)高速缓存单元876。在一个示例性实施例中，存储器访问单元864可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元870中的数据TLB单元872。指令高速缓存单元834还耦合到存储器单元870中的第二级(L2)高速缓存单元876。L2高速缓存单元876耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线800：1)指令取出838执行取出级802和长度解码级804；2)解码单元840执行解码级806；3)重命名/分配器单元852执行分配级808和重命名级810；4)(多个)调度器单元856执行调度级812；5)(多个)物理寄存器堆单元858和存储器单元870执行寄存器读取/存储器读取级814；执行集群860执行执行级816；6)存储器单元870和(多个)物理寄存器堆单元858执行写回/存储器写入级818；7)各单元可牵涉到异常处置级822；以及8)引退单元854和(多个)物理寄存器堆单元858执行提交级824。
核890可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核890包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
Figure BDA0002397168590000371
超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元834/874以及共享的L2高速缓存单元876，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图9A-图9B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图9A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络902的连接及其第二级(L2)高速缓存的本地子集904的框图。在一个实施例中，指令解码单元900支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存906允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元908和向量单元910使用分开的寄存器集合(分别为标量寄存器912和向量寄存器914)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存906读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集904是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集904的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集904中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集904中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图9B是根据本公开的实施例的图9A中的处理器核的一部分的展开图。图9B包括L1高速缓存904的L1数据高速缓存906A部分，以及关于向量单元910和向量寄存器914的更多细节。具体地，向量单元910是16宽向量处理单元(VPU)(见16宽ALU 928)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元920支持对寄存器输入的混合，通过数值转换单元922A-B支持数值转换，并且通过复制单元924支持对存储器输入的复制。写掩码寄存器926允许掩蔽所得的向量写入。
图10是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1000的框图。图10中的实线框图示具有单个核1002A、系统代理1010、一个或多个总线控制器单元的集合1016的处理器1000，而虚线框的任选增加图示具有多个核1002A-N、系统代理单元1010中的一个或多个集成存储器控制器单元的集合1014以及专用逻辑1008的替代处理器1000。
因此，处理器1000的不同实现可包括：1)CPU，其中专用逻辑1008是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1002A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1002A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1002A-N是大量通用有序核。因此，处理器1000可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1000可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1006、以及耦合到集成存储器控制器单元的集合1014的外部存储器(未示出)。共享高速缓存单元的集合1006可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1012将集成图形逻辑1008、共享高速缓存单元的集合1006以及系统代理单元1010/(多个)集成存储器控制器单元1014互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1006与核1002A-N之间维持一致性。
在一些实施例中，一个或多个核1002A-N能够实现多线程化。系统代理1010包括协调和操作核1002A-N的那些部件。系统代理单元1010可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1002A-N以及集成图形逻辑1008的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1002A-N在架构指令集方面可以是同构的或异构的；即，核1002A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图11-14是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图11，所示出的是根据本公开一个实施例的系统1100的框图。系统1100可以包括一个或多个处理器1110、1115，这些处理器耦合到控制器中枢1120。在一个实施例中，控制器中枢1120包括图形存储器控制器中枢(GMCH)1190和输入/输出中枢(IOH)1150(其可以在分开的芯片上)；GMCH 1190包括存储器和图形控制器，存储器1140和协处理器1145耦合到该存储器和图形控制器；IOH 1150将输入/输出(I/O)设备1160耦合到GMCH1190。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1140和协处理器1145直接耦合到处理器1110，并且控制器中枢1120与IOH 1150处于单个芯片中。存储器1140可包括高速缓存管理模块1140，例如用于存储代码，该代码当被执行时使处理器执行本公开的任何方法。
附加的处理器1115的任选性在图11中通过虚线来表示。每一处理器1110、1115可包括本文中描述的处理核中的一个或多个，并且可以是处理器1000的某一版本。
存储器1140可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1120经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1195来与(多个)处理器1110、1115进行通信。
在一个实施例中，协处理器1145是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1120可以包括集成图形加速器。
在物理资源1110、1115之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1110执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1110将这些协处理器指令识别为具有应当由附连的协处理器1145执行的类型。因此，处理器1110在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1145。(多个)协处理器1145接受并执行所接收的协处理器指令。
现在参见图12，所示出的是根据本公开的实施例的第一更具体的示例性系统1200的框图。如图12中所示，多处理器系统1200是点对点互连系统，并且包括经由点对点互连1250耦合的第一处理器1270和第二处理器1280。处理器1270和1280中的每一个都可以是处理器1000的某一版本。在本公开的一个实施例中，处理器1270和1280分别是处理器1110和1115，而协处理器1238是协处理器1145。在另一实施例中，处理器1270和1280分别是处理器1110和协处理器1145。
处理器1270和1280示出为分别包括集成存储器控制器(IMC)单元1272和1282。处理器1270还包括作为其总线控制器单元的一部分的点对点(P-P)接口1276和1278；类似地，第二处理器1280包括P-P接口1286和1288。处理器1270、1280可以经由使用点对点(P-P)接口电路1278、1288的P-P接口1250来交换信息。如图12中所示，IMC 1272和1282将处理器耦合到相应的存储器，即存储器1232和存储器1234，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1270、1280可各自经由使用点对点接口电路1276、1294、1286、1298的各个P-P接口1252、1254来与芯片组1290交换信息。芯片组1290可以任选地经由高性能接口1239来与协处理器1238交换信息。在一个实施例中，协处理器1238是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1290可以经由接口1296耦合到第一总线1216。在一个实施例中，第一总线1216可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。
如图12中所示，各种I/O设备1214可连同总线桥1218一起耦合到第一总线1216，该总线桥1218将第一总线1216耦合到第二总线1220。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1215耦合到第一总线1216。在一个实施例中，第二总线1220可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1220，这些设备包括例如键盘和/或鼠标1222、通信设备1227以及存储单元1228，该存储单元1228诸如可包括指令/代码和数据1230的盘驱动器或者其他大容量存储设备。此外，音频I/O 1224可以被耦合到第二总线1220。注意，其他架构是可能的。例如，代替图12的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图13，示出的是根据本公开的实施例的第二更具体的示例性系统1200的框图。图12和13中的类似元件使用类似的附图标记，并且从图13中省略了图12的某些方面以避免混淆图13的其他方面。
图13图示处理器1270、1280可分别包括集成存储器和I/O控制逻辑(“CL”)1272和1282。因此，CL 1272、1282包括集成存储器控制器单元，并包括I/O控制逻辑。图13图示不仅存储器1232、1234耦合到CL 1272、1282，而且I/O设备1314也耦合到控制逻辑1272、1282。传统I/O设备1315被耦合到芯片组1290。
现在参考图14，示出的是根据本公开的实施例的SoC 1400的框图。图10中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图14中，(多个)互连单元1402被耦合到：应用处理器1410，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1006；系统代理单元1010；(多个)总线控制器单元1016；(多个)集成存储器控制器单元1014；一个或多个协处理器的集合1420，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1430；直接存储器访问(DMA)单元1432；以及用于耦合到一个或多个外部显示器的显示单元1440。在一个实施例中，(多个)协处理器1420包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图12中图示的代码1230)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图15是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图15示出可使用x86编译器1504来编译高级语言1502形式的程序，以生成可由具有至少一个x86指令集核的处理器1516原生执行的x86二进制代码1506。具有至少一个x86指令集核的处理器1516表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的
Figure BDA0002397168590000451
处理器基本相同的功能的任何处理器：1)
Figure BDA0002397168590000452
x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的
Figure BDA0002397168590000453
处理器上运行以便取得与具有至少一个x86指令集核的
Figure BDA0002397168590000454
处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1504表示可操作用于生成x86二进制代码1506(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1516上执行。类似地，图15示出可以使用替代的指令集编译器1508来编译高级语言1502形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1514(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1510。指令转换器1512用于将x86二进制代码1506转换成可以由不具有x86指令集核的处理器1514原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1510相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1512通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1506的软件、固件、硬件或其组合。

Claims (24)

1.一种装置，包括：
高速缓存；
解码器，用于将指令解码为经解码的指令；
执行单元，用于执行经解码的指令以产生结果；
存储缓冲器，用于按程序顺序存储对来自所述执行单元的所述结果的第一存储请求、第二存储请求和第三存储请求；
填充缓冲器；以及
高速缓存控制器，用于：
当所述第一存储请求在所述高速缓存中未命中时，分配所述填充缓冲器中的多个条目中的、用于存储所述第一存储请求的第一条目；
将第一所有权请求发送到与所述第一存储请求对应的另一高速缓存；
在所述高速缓存中检测针对所述第二存储请求的命中；
更新全局可观察缓冲器，以指示所述填充缓冲器中的用于所述第一存储请求的所述第一条目按程序顺序早于所述存储缓冲器中的所述第二存储请求；
当所述第三存储请求在所述高速缓存中未命中时，在所述第二存储请求从所述存储缓冲器被移除之前，分配所述填充缓冲器中的所述多个高速缓存条目中的、用于存储所述第三存储请求的第二条目；
将第二所有权请求发送到与所述第三存储请求对应的另一高速缓存；以及
更新全局可观察缓冲器，以指示所述填充缓冲器中的用于所述第三存储请求的所述第二条目按程序顺序晚于所述存储缓冲器中的所述第二存储请求。
2.如权利要求1所述的装置，其中，所述高速缓存控制器用于：在所述第二存储请求从所述存储缓冲器被移除之前，将所述第二所有权请求发送到与所述第三存储请求对应的所述另一高速缓存。
3.如权利要求1所述的装置，其中，所述高速缓存控制器用于：当接收到针对所述第一所有权请求的第一确认响应时，移除所述填充缓冲器中的用于所述第一存储请求的所述第一条目，并且从所述存储缓冲器移除所述第一存储请求。
4.如权利要求3所述的装置，其中，针对所述第二所有权请求的第二确认响应在针对所述第一所有权请求的所述第一确认响应之前到达。
5.如权利要求1所述的装置，其中，所述存储缓冲器中的每个条目的格式包括用于指示何时要将那个条目重分派到所述高速缓存的位。
6.如权利要求1所述的装置，其中，所述全局可观察缓冲器是链表，并且所述高速缓存控制器更新所述全局可观察缓冲器以指示所述填充缓冲器中的用于所述第一存储请求的所述第一条目按程序顺序早于所述存储缓冲器中的所述第二存储请求并指示所述填充缓冲中的用于所述第三存储请求的所述第二条目按程序顺序晚于所述存储缓冲器中的所述第二存储请求包括：将所述填充缓冲器中的用于所述第一存储请求的所述第一条目链接到所述存储缓冲器中的用于所述第二存储请求的对应条目，并且将所述存储缓冲器中的用于所述第二存储请求的所述对应条目链接到所述填充缓冲器中的用于所述第三存储请求的所述第二条目。
7.如权利要求6所述的装置，其中，针对所述高速缓存中的命中的存储请求仅用于当所述存储请求在所述链表的头处时向所述高速缓存写入。
8.如权利要求1所述的装置，其中，所述填充缓冲器不包括用于所述高速缓存中的命中的条目。
9.一种方法，包括：
利用处理器的解码器将指令解码为经解码的指令；
利用所述处理器的执行单元执行经解码的指令以产生结果；
按程序顺序将对来自所述执行单元的所述结果的第一存储请求、第二存储请求和第三存储请求存储到所述处理器的存储缓冲器中；
当所述第一存储请求在所述处理器的高速缓存中未命中时，利用所述处理器的高速缓存控制器分配所述处理器的填充缓冲器中的多个条目中的、用于存储所述第一存储请求的第一条目；
利用所述高速缓存控制器将第一所有权请求发送到与所述第一存储请求对应的另一高速缓存；
利用所述高速缓存控制器在所述高速缓存中检测针对所述第二存储请求的命中；
利用所述高速缓存控制器更新全局可观察缓冲器，以指示所述填充缓冲器中的用于所述第一存储请求的所述第一条目按程序顺序早于所述存储缓冲器中的所述第二存储请求；
当所述第三存储请求在所述高速缓存中未命中时，在所述第二存储请求从所述存储缓冲器被移除之前，利用所述高速缓存控制器分配所述填充缓冲器中的所述多个高速缓存条目中的、用于存储所述第三存储请求的第二条目；
利用所述高速缓存控制器将第二所有权请求发送到与所述第三存储请求对应的另一高速缓存；以及
利用所述高速缓存控制器更新全局可观察缓冲器，以指示所述填充缓冲器中的用于所述第三存储请求的所述第二条目按程序顺序晚于所述存储缓冲器中的所述第二存储请求。
10.如权利要求9所述的方法，其中，利用所述高速缓存控制器将所述第二所有权请求发送到与所述第三存储请求对应的所述另一高速缓存发生在将所述第二存储请求从所述存储缓冲器移除之前。
11.如权利要求9所述的方法，进一步包括：当接收到针对所述第一所有权请求的第一确认响应时，所述高速缓存控制器移除所述填充缓冲器中的用于所述第一存储请求的所述第一条目，并且从所述存储缓冲器移除所述第一存储请求。
12.如权利要求11所述的方法，其中，针对所述第二所有权请求的第二确认响应在针对所述第一所有权请求的所述第一确认响应之前到达。
13.如权利要求9所述的方法，其中，所述存储缓冲器中的每个条目的格式包括用于指示何时要将那个条目重分派到所述高速缓存的位。
14.如权利要求9所述的方法，其中，所述全局可观察缓冲器是链表，并且更新所述全局可观察缓冲器以指示所述填充缓冲器中的用于所述第一存储请求的所述第一条目按程序顺序早于所述存储缓冲器中的所述第二存储请求并指示所述填充缓冲中的用于所述第三存储请求的所述第二条目按程序顺序晚于所述存储缓冲器中的所述第二存储请求包括：所述高速缓存控制器将所述填充缓冲器中的用于所述第一存储请求的所述第一条目链接到所述存储缓冲器中的用于所述第二存储请求的对应条目，并且将所述存储缓冲器中的用于所述第二存储请求的所述对应条目链接到所述填充缓冲器中的用于所述第三存储请求的所述第二条目。
15.如权利要求14所述的方法，其中，针对所述高速缓存中的命中的存储请求仅当所述存储请求在所述链表的头处时向所述高速缓存写入。
16.如权利要求9所述的方法，其中，所述填充缓冲器不包括用于所述高速缓存中的命中的条目。
17.一种非暂态机器可读介质，存储有代码，所述代码当由机器执行时，使所述机器执行包括以下步骤的方法：
利用处理器的解码器将指令解码为经解码的指令；
利用所述处理器的执行单元执行经解码的指令以产生结果；
按程序顺序将对来自所述执行单元的所述结果的第一存储请求、第二存储请求和第三存储请求存储到所述处理器的存储缓冲器中；
当所述第一存储请求在所述处理器的高速缓存中未命中时，利用所述处理器的高速缓存控制器分配所述处理器的填充缓冲器中的多个条目中的、用于存储所述第一存储请求的第一条目；
利用所述高速缓存控制器将第一所有权请求发送到与所述第一存储请求对应的另一高速缓存；
利用所述高速缓存控制器在所述高速缓存中检测针对所述第二存储请求的命中；
利用所述高速缓存控制器更新全局可观察缓冲器，以指示所述填充缓冲器中的用于所述第一存储请求的所述第一条目按程序顺序早于所述存储缓冲器中的所述第二存储请求；
当所述第三存储请求在所述高速缓存中未命中时，在所述第二存储请求从所述存储缓冲器被移除之前，利用所述高速缓存控制器分配所述填充缓冲器中的所述多个高速缓存条目中的、用于存储所述第三存储请求的第二条目；
利用所述高速缓存控制器将第二所有权请求发送到与所述第三存储请求对应的另一高速缓存；以及
利用所述高速缓存控制器更新全局可观察缓冲器，以指示所述填充缓冲器中的用于所述第三存储请求的所述第二条目按程序顺序晚于所述存储缓冲器中的所述第二存储请求。
18.如权利要求17所述的非暂态机器可读介质，其中，利用所述高速缓存控制器将所述第二所有权请求发送到与所述第三存储请求对应的所述另一高速缓存发生在将所述第二存储请求从所述存储缓冲器移除之前。
19.如权利要求17所述的非暂态机器可读介质，进一步包括：当接收到针对所述第一所有权请求的第一确认响应时，所述高速缓存控制器移除所述填充缓冲器中的用于所述第一存储请求的所述第一条目，并且从所述存储缓冲器移除所述第一存储请求。
20.如权利要求19所述的非暂态机器可读介质，其中，针对所述第二所有权请求的第二确认响应在针对所述第一所有权请求的所述第一确认响应之前到达。
21.如权利要求17所述的非暂态机器可读介质，其中，所述存储缓冲器中的每个条目的格式包括用于指示何时要将那个条目重分派到所述高速缓存的位。
22.如权利要求17所述的非暂态机器可读介质，其中，所述全局可观察缓冲器是链表，并且更新所述全局可观察缓冲器以指示所述填充缓冲器中的用于所述第一存储请求的所述第一条目按程序顺序早于所述存储缓冲器中的所述第二存储请求并指示所述填充缓冲中的用于所述第三存储请求的所述第二条目按程序顺序晚于所述存储缓冲器中的所述第二存储请求包括：所述高速缓存控制器将所述填充缓冲器中的用于所述第一存储请求的所述第一条目链接到所述存储缓冲器中的用于所述第二存储请求的对应条目，并且将所述存储缓冲器中的用于所述第二存储请求的所述对应条目链接到所述填充缓冲器中的用于所述第三存储请求的所述第二条目。
23.如权利要求22所述的非暂态机器可读介质，其中，针对所述高速缓存中的命中的存储请求仅当所述存储请求在所述链表的头处时向所述高速缓存写入。
24.如权利要求17所述的非暂态机器可读介质，其中，所述填充缓冲器不包括用于所述高速缓存中的命中的条目。
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