CN112579158A - 用于处理器非写回能力的装置、方法和系统 - Google Patents

用于处理器非写回能力的装置、方法和系统 Download PDF

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Abstract

本申请公开了用于处理器非写回能力的装置、方法和系统。描述了关于处理器非写回能力的系统、方法和装置。在一个实施例中，处理器包括：多个逻辑处理器；控制寄存器，包括非写回锁禁用位；高速缓存，由多个逻辑处理器共享；总线，用于将高速缓存耦合至存储器以对来自多个逻辑处理器的对存储器的存储器请求进行服务；以及存储器控制器，用于：当非写回锁禁用位被设置为第一值时，禁用总线对由多个逻辑处理器中的逻辑处理器发布的读取‑修改‑写入类型的存储器请求的非写回锁访问，以及当非写回锁禁用位被设置为第二值时，实现总线对读取‑修改‑写入类型的存储器请求的非写回锁访问。

Description

用于处理器非写回能力的装置、方法和系统
技术领域
本公开总体上关于电子学，更具体地，本公开的实施例关于具有非写回能力的处理器。
背景技术
处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，该宏指令例如，提供给处理器以供执行的指令，该微指令例如，由处理器的解码器对宏指令进行解码得到的指令。
附图说明
在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，其中：
图1图示根据本公开的实施例的耦合至存储器的硬件处理器。
图2图示根据本公开的实施例的用于存储器控制寄存器的示例格式。
图3图示根据本公开的实施例的用于能力寄存器的示例格式。
图4图示根据本公开的实施例的用于控制寄存器(例如，CR4至CR0)的示例格式。
图5是根据本公开的实施例的流程图。
图6A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。
图6B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。
图7A是图示根据本公开的实施例的用于图6A和图6B中的通用向量友好指令格式的字段的框图。
图7B是图示根据本公开的一个实施例的构成完整操作码字段的图7A中的专用向量友好指令格式的字段的框图。
图7C是图示根据本公开的一个实施例的构成寄存储器索引字段的图7A中的专用向量友好指令格式的字段的框图。
图7D是图示根据本公开的一个实施例的构成扩充操作字段650的图7A中的专用向量友好指令格式的字段的框图。
图8是根据本公开的一个实施例的寄存器架构的框图。
图9A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。
图9B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。
图10A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。
图10B是根据本公开的实施例的图10A中的处理器核的部分的展开图。
图11是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。
图12是根据本公开的一个实施例的系统的框图。
图13是根据本公开的实施例的更具体的示例性系统的框图。
图14示出的是根据本公开的实施例的第二更具体的示例性系统的框图。
图15示出的是根据本公开的实施例的芯片上系统(SoC)的框图。
图16是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在下列描述中，阐述了众多具体细节。然而，应当理解，可在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，此类短语不一定指代同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
(例如，具有一个或多个核的)(例如，硬件)处理器可执行指令(例如，指令的线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核)可响应于该请求来执行该操作。在某些实施例中(例如，中央处理单元(CPU)的)一个或多个逻辑处理器用于响应于该请求来执行该操作。逻辑处理器可以是核。多个逻辑处理器可在例如其中核的组件支持多线程操作(例如，执行两个或更多个并行的操作或线程的集合)的单个核上实现，并且能以各种方式来这样做，这些方式包括时分多线程操作、同时多线程操作(其中单个物理核为那个物理核正在同时多线程操作的线程中的每个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的同时多线程操作，诸如在
Figure BDA0002539403370000031
超线程操作中那样)。
在某些实施例中，多个逻辑处理器执行操作。逻辑处理器中的至少一个处理器可执行锁定式读取-修改-写入(RMW)操作，在该操作中，用于要被读取、随后被修改且以其经修改的状态被写回的数据的存储被锁定以免其他逻辑处理器在RMW操作期间修改那个存储。作为一个示例，要修改数据(例如，数据的高速缓存行)的第一逻辑处理器用于对用于那个数据的存储断言锁，修改该数据(例如，其一个或多个位)，随后将该数据的经修改的版本往回写入到该存储(例如，从其读取的同一位置)，且随后对锁解除断言，从而例如防止另一逻辑处理器在由第一逻辑处理器进行的读取与写入之间执行写入。实现锁(例如，总线锁)的读取-修改-写入类型的存储器请求的非限制性示例是某些锁指令和流(例如，具有锁前缀的ADD(加法)、更新段访问位、或页表访问/脏位)。
在某些实施例中，锁定式RMW操作用于被存储在由多个逻辑处理器共享的高速缓存(例如，L1高速缓存)中的数据，因此它仅影响在共享该高速缓存的相同的那些逻辑处理器上运行的软件。然而，在其他实施例中，针对RMW类型的对存储要读取和修改的数据的存储的存储器请求实现非写回锁。在一个实施例中，由于要读取和修改的数据不被存储在用于执行RMW操作的逻辑处理器的(例如，内部)高速缓存内，而被存储在与被锁定而免受非写回锁的其他访问的高速缓存分开的存储器中，因此实现非写回锁。例如，锁定将多个逻辑处理器耦合至存储器的总线。
然而，在某些实施例中，非写回锁阻止(例如，经由被锁定的总线而被耦合至存储器的)所有逻辑处理器访问该存储器，直到RMW操作完成。在这些实施例中，具有由逻辑处理器中的一个逻辑处理器引起的总线锁的猝发因此导致对于逻辑处理器中的其余逻辑处理器的数据饥饿。在运行实时软件(例如，实时操作系统(RTOS))和通用软件(例如，通用操作系统(GPOS))的处理器中，来自通用软件的、引起非写回锁的发布的存储器请求防止实时软件访问存储器，并因此在这些实施例中防止实时软件进展。在一个实施例中，这发生在包括RTOS和GPOS两者的系统中，其中GPOS配置页表以允许对软件的非写回(非WB)访问。本文中的实施例因此是通过如所公开地允许对实现方式的选择性控制或禁用非写回锁而允许对(例如，计算机的)处理器自身的运作的改进。利用该特征，物联网(IoT)系统可摆脱这些总线锁，并且将允许实时软件运行而不受来自处理器(例如，CPU)上的其他软件的干扰。
本文中的某些实施例提供新架构，该新架构允许软件(例如，操作系统)选择性地禁用非写回锁访问(例如，禁用对将导致非写回锁的存储器请求进行服务)，这例如与仅禁用所有类型的锁形成对照。在一个实施例中，增加了新的型号专用寄存器(MSR)位，该MSR位在被设置为“开启”值时，用于例如通过在当该MSR位被设置为“开启”值时软件发布非WB锁访问的时候引起生成通用保护(GP)错误而使处理器(例如，CPU)禁用非写回锁访问。
图1图示根据本公开的实施例的耦合至存储器102的硬件处理器100。存储器102可以是例如与高速缓存分开的系统存储器。硬件处理器100可包括一个或多个核(例如，核104-1至104-N，其中N是大于1的任何正整数)。每个核可包括一个或多个逻辑处理器。单个逻辑处理器可以是单个核。多个逻辑处理器可在例如其中核的组件支持多线程操作(例如，执行两个或更多个并行的操作或线程的集合)的单个核上实现，并且能以各种方式来这样做，这些方式包括时分多线程操作、同时多线程操作(其中单个物理核为那个物理核正在同时多线程操作的线程中的每个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的同时多线程操作，诸如在
Figure BDA0002539403370000051
超线程操作中那样)。逻辑处理器可共享对某些组件(例如，(多个)高速缓存或存储器)的访问权。
如图1中所描绘，硬件处理器100包括共享对较高级别的高速缓存128的访问权的两个核——核104-1和104-N。每个核可执行多个硬件线程。例如，在其中由每个核实现两个逻辑处理器的实施例中，诸如操作系统之类的软件实体可将处理器100视为四个分开的逻辑处理器，而处理器100能够执行四个软件线程。核104-A至104-N可以是如图所示的对称核，或者可以是非对称核，例如，具有不同的配置、执行单元等的核。
在某些实施例中，核104-1包括以下各项的任何组合：一个或多个数据寄存器106-1、一个或多个控制寄存器110-1、以及一个或多个能力寄存器108-1。在其他实施例中，数据寄存器106-1用于存储要被操作的数据。在一个实施例中，能力寄存器108-1存储各自表示那个特定核的能力以例如指示核(或所有核)是否支持如本文中所讨论(例如，如图3中所描绘)的非写回锁禁用的一个或多个位。在一个实施例中，控制寄存器110-1存储各自控制是否针对那个核启用某个功能以例如开启或关闭如本文中所讨论的非写回锁禁用的一个或多个位。在一个实施例中，控制寄存器110-1包括例如如图2中所描绘的存储器控制寄存器112-1。在一个实施例中，控制寄存器110-1包括例如如图4中所描绘的其他一个或多个控制寄存器114-1。
所描绘的核104-1包括分支目标缓冲器(BTB)、指令高速缓存(i-高速缓存)和/或指令转换后备缓冲器(I-TLB)116-1，其例如具有用于预测要执行/采用的分支的BTB、用于对指令(例如，来自较高级别的高速缓存和/或存储器102的指令)进行高速缓存的指令高速缓存和/或用于存储指令的(例如，线性至物理)地址转换条目的I-TLB。在某些实施例中，具有伺机执行能力的处理器100进行预取并伺机执行所预测的分支。
解码器118-1(例如，解码电路)用于将(例如，来自对指令的取出的所接收的)指令解码为经解码的指令。在一个实施例中，处理器100支持指令集架构(ISA)，该ISA定义并指定在处理器100上可解码/可执行的指令。
所描绘的核104-1包括重命名/分配器/调度器120-1。在一个实施例中，重命名电路是用于将程序/指令参考寄存器重命名为处理器100内部的其他寄存器的寄存器重命名器。在一个实施例中，分配器电路用于分配(例如，预留)处理器资源(诸如，执行单元和/或重排序缓冲器)以跟踪指令结果。在一个实施例中，调度器电路用于调度指令(例如，与指令对应的微代码)在处理器资源(例如，(多个)执行单元122-1)上的执行。
在某些实施例中，根据指令(例如，微代码)的类型和/或可用性在执行单元(例如，执行电路)上调度这些指令(例如，微代码)。例如，在具有可用的浮点执行单元的执行单元的端口上调度浮点指令。还可包括与执行单元相关联的寄存器堆，以存储信息指令处理结果。示例性执行单元包括浮点执行单元、整数执行单元、跳转执行单元、加载执行单元、存储执行单元或其他执行单元。
所描绘的核104-1包括重排序/引退单元124-1。在一个实施例中，重排序/引退单元124-1包括诸如上文提及的重排序缓冲器、加载缓冲器和存储缓冲器之类的组件，这些组件用于支持乱序执行以及被乱序执行的指令的稍后的有序引退，例如，其中分配器和重命名电路还预留诸如重排序缓冲器之类的其他资源以跟踪指令结果。
在某些实施例中，核104-N包括以下各项的任何组合：一个或多个数据寄存器106-N、一个或多个控制寄存器110-N、以及一个或多个能力寄存器108-N。在一个实施例中，数据寄存器106-N用于存储要被操作的数据。在一个实施例中，能力寄存器108-N存储各自表示那个特定核的能力以例如指示核(或所有核)是否支持如本文中所讨论(例如，如图3中所描绘)的非写回锁禁用的一个或多个位。在一个实施例中，控制寄存器110-N存储各自控制是否针对那个核启用某个功能以例如开启或关闭如本文中所讨论的非写回锁禁用的一个或多个位。在一个实施例中，控制寄存器110-N包括例如如图2中所描绘的存储器控制寄存器112-N。在一个实施例中，控制寄存器110-N包括例如如图4中所描绘的其他一个或多个控制寄存器114-N。
所描绘的核104-N包括分支目标缓冲器(BTB)、指令高速缓存(i-高速缓存)和/或指令转换后备缓冲器(I-TLB)116-N，其例如具有用于预测要执行/采用的分支的BTB、用于对指令(例如，来自较高级别的高速缓存和/或存储器102的指令)进行高速缓存的指令高速缓存(i-高速缓存)和/或用于存储指令的(例如，线性至物理)地址转换条目的I-TLB。在某些实施例中，具有伺机执行能力的处理器100进行预取并伺机执行所预测的分支。
解码器118-N(例如，解码电路)用于将(例如，来自对指令的取出的所接收的)指令解码为经解码的指令。在一个实施例中，处理器100支持指令集架构(ISA)，该ISA定义并指定在处理器100上可解码/可执行的指令。
所描绘的核104-N包括重命名/分配器/调度器120-N。在一个实施例中，重命名电路是用于将程序/指令参考寄存器重命名为处理器100内部的其他寄存器的寄存器重命名器。在一个实施例中，分配器电路用于分配(例如，预留)处理器资源(诸如，执行单元和/或重排序缓冲器)以跟踪指令结果。在一个实施例中，调度器电路用于调度指令(例如，与指令对应的微代码)在处理器资源(例如，(多个)执行单元122-N)上的执行。
在某些实施例中，根据指令(例如，微代码)的类型和/或可用性在执行单元(例如，执行电路)上调度这些指令(例如，微代码)。例如，在具有可用的浮点执行单元的执行单元的端口上调度浮点指令。还可包括与执行单元相关联的寄存器堆，以存储信息指令处理结果。示例性执行单元包括浮点执行单元、整数执行单元、跳转执行单元、加载执行单元、存储执行单元或其他执行单元。
所描绘的核104-N包括重排序/引退单元124-N。在一个实施例中，重排序/引退单元124-N包括诸如上文提及的重排序缓冲器、加载缓冲器和存储缓冲器之类的组件，以支持乱序执行以及被乱序执行的指令的稍后的有序引退，例如，其中分配器和重命名电路还预留诸如重排序缓冲器之类的其他资源以跟踪指令结果。
所描绘的核104-1包括例如耦合至相应的一个或多个执行单元的较低级别的数据高速缓存(d-高速缓存)和/或数据转换后备缓冲器(d-TLB)，其例如具有用于对数据(例如，来自较高级别的高速缓存和/或存储器102的数据)进行高速缓存的数据高速缓存和/或用于存储所存储数据的(例如，线性至物理)地址转换条目的D-TLB。所描绘的处理器100包括较高级别的(例如，L2或L3)高速缓存128。高速缓存被包括在某些实施例中以对最近取出和/或被操作的元素进行高速缓存。注意，较高级别可以指进一步远离(多个)执行单元的高速缓存级别。在一个实施例中，较高级别的高速缓存128是第二级(L2)数据高速缓存。在一个实施例中，每个数据高速缓存用于存储最近被使用/操作的元素(诸如，数据操作数)，这些元素潜在地以高速缓存一致性状态被保持，高速缓存一致性状态诸如但不限于修改、独占、共享和无效(MESI)状态。D-TLB可存储近期的虚拟/(或线性)至物理地址转换。作为特定示例，处理器可包括页表结构，该页表结构用于将物理存储器分解成多个虚拟页。(多个)数据高速缓存可被用作事务存储器或其他存储器以跟踪事务执行期间的试探性访问。在一个实施例中，页表136和/或段描述符表被存储在存储器102中，并且例如被高速缓存在一个或多个高速缓存中。
处理器100可包括存储器控制器130(或具有处理器100的芯片上系统(SoC)可包括存储器控制器)。在一个实施例中，存储器控制器130控制存储器访问，以便例如通过查找(多个)更高级别的高速缓存和/或存储器102来服务数据在高速缓存中的未命中。在一个实施例中，较高级别的高速缓存128(以及例如存储器控制器130)耦合至总线132。在图1中，总线132包括至存储器102的端口134。总线132可包括其他端口以与处理器100外部的诸如存储器102、芯片组或其他电路之类的设备通信。存储器102可专用于处理器100，或可由处理器100与系统中的其他设备共享。存储器102的示例包括动态随机存取存储器(DRAM)、静态RAM(SRAM)、非易失性存储器(NV存储器)等。总线132可包括用于在总线上传送和接收总线信号的输入/输出(I/O)缓冲器。总线可以是互连。
在某些实施例中，(例如，单个核104-1或104-N的、或者多个核104-1至104-N上的)多个逻辑处理器正在执行操作。逻辑处理器中的至少一个逻辑处理器可执行锁定式读取-修改-写入(RMW)操作，在该操作中，用于要被读取、随后被修改且以其经修改的状态被写回的数据的存储被锁定以免其他逻辑处理器在RMW操作期间修改那个存储。作为一个示例，要修改数据(例如，数据的高速缓存行)的(例如，核104-1的)第一逻辑处理器用于对用于那个数据的存储断言锁，修改该数据(例如，其一个或多个位)，随后将该数据的经修改的版本往回写入到该存储(例如，从其读取的同一位置)，且随后对锁解除断言，从而例如防止(例如，核104-1的或核104-N的)另一逻辑处理器在由第一逻辑处理器进行的读取与写入之间执行写入。实现锁(例如，总线锁)的读取-修改-写入类型的存储器请求的非限制性示例是某些锁指令和流(例如，具有锁前缀的ADD(加法)、更新段访问位、或页表访问/脏位)。
在某些实施例中，锁定式RMW操作用于被存储在由多个逻辑处理器共享的高速缓存(例如，核104-1的L1高速缓存)(例如，核104-1的L1高速缓存)中的数据，因此它仅影响在共享该高速缓存的相同的那些逻辑处理器上运行的软件。然而，在其他实施例中，针对RMW类型的对存储要读取和修改的数据的存储的存储器请求实现非写回锁。在一个实施例中，由于要读取和修改的数据不被存储在用于执行RMW操作的逻辑处理器的(例如，内部)高速缓存内，而被存储在与被锁定而免受非写回锁的其他访问的高速缓存分开的存储器102中，因此实现非写回锁。例如，锁定将多个逻辑处理器耦合至存储器的总线132。
在一个实施例中，锁定式RMW操作用于被存储在核104-1或104-N的由核104-1或104-N的多个逻辑处理器共享的高速缓存(例如，较高级别的高速缓存128)和被锁定以免受总线132的非写回锁进行的其他访问的高速缓存中的数据。因此，在该实施例中，非写回锁阻止核104-1或104-N的所有逻辑处理器访问存储器，直到RMW操作完成。例如，在第一逻辑处理器正在运行实时代码且第二逻辑处理器正在运行通用代码的情况下，来自通用软件的引起非写回锁的发布的存储器请求防止实时软件访问存储器，并因此在某些实施例中防止实时软件进展。
本文中的某些实施例提供新架构，该新架构允许软件(例如，操作系统)选择性地禁用非写回锁访问(例如，禁用对将导致非写回锁的存储器请求进行服务)，这例如与仅禁用所有类型的锁形成对照。在一个实施例中，在控制寄存器110-1和/或控制寄存器110-N(例如，存储器控制寄存器112-1和/或存储器控制寄存器112-N)中添加新的位，该新的位当被设置为“开启”值而不是“关闭”值时，用于例如通过在软件当该MSR未被设置为“开启”值时发布非WB锁时引起通用保护(GP)错误的生成而使处理器(例如，CPU)禁用非写回锁访问。在一个实施例中，每个核在其控制寄存器(例如，存储器控制寄存器)中包括其自身的位，该位当被设置为“开启”值而不是“关闭”值时，用于使核禁用针对那个核(例如，在那个核上实现的每个逻辑处理器)的非写回锁访问。在一个实施例中，多个核中的每个核在共享控制寄存器(例如，存储器控制寄存器)中共享位(或具有多个位的单个字段)，该位当被设置为“开启”值而不是“关闭”值时，用于使核禁用针对那些核(例如，在那些核上实现的每个逻辑处理器)的非写回锁访问。
在某些实施例中，由作出请求的实体发送存储器请求，例如，执行单元发送加载请求或存储请求。存储器请求可以是读取-修改-写入类型，该读取-修改-写入类型将值从存储读取到执行单元中，利用执行单元修改该值，且随后将经修改的值往回写入到存储(例如，同一存储位置)。在一个实施例中，由存储器控制器130接收(例如，访问存储器102的)存储器请求，并且存储器控制器用于检查控制寄存器(例如，存储器控制寄存器)在那个控制寄存器(例如，针对生成存储器请求的核的存储器控制寄存器)中是否具有位，该位被设置为“开启”值而不是“关闭”值，并因此使存储器控制器130(例如，通过不允许针对那个存储器请求的总线132的总线锁)禁用针对存储器102的非写回(例如，非高速缓存的)锁访问。在一个实施例中，非写回存储器访问是不可从高速缓存服务的(例如，非可高速缓存的)而从存储器102服务的存储器访问。
在某些实施例中，对页表136和/或段描述符表138的存储器请求是读取-修改-写入类型的存储器请求，并因此可引起总线132的锁定访问(例如，非写回锁访问)。在某些实施例中，页表136存储数据结构，该数据结构由计算机中的虚拟存储器系统(例如，操作系统)用来指示虚拟地址与物理地址之间的映射以将物理存储器分解为多个虚拟页。在一个实施例中，当前页目录的物理地址被存储在(例如，图4中的)寄存器CR3中，该寄存器CR3也可称为页目录基址寄存器(PDBR)。在某些实施例中，段描述符表138存储由计算机中的虚拟存储器系统(例如，操作系统)用来将虚拟(例如，逻辑)地址转换为物理(例如，线性)地址的数据结构。
寄存器可包括以下一个或多个(例如，以下各项的任何组合)：控制寄存器(例如，CR0至CR4)确定处理器的操作模式以及当前执行的任务的特性；存储器控制寄存器可包括一个或多个存储器管理寄存器(例如，全局描述符表寄存器(GDTR)、中断描述符表寄存器(IDTR)、任务寄存器、或用于指定在保护模式存储器管理中使用的数据结构的位置的局部描述符表寄存器(LDTR)；用于控制并允许对处理器的调试操作的监测的调试寄存器(例如，DR0至DR7)；用于将存储器类型指派给存储器的区域的存储器类型范围寄存器(MTRR)；或用于对处理器(例如，逐核)性能进行控制和报告的机器(例如，型号)特定寄存器(MSR)(例如，其中MSR而不是时间戳计数器用于处置系统相关功能且不可由应用程序访问)。图2-图4图示可被利用的各种寄存器格式。
在一个实施例中，处理器100用于通过例如逐逻辑处理器地或逐核地生成错误(例如，中断)(例如，通用保护错误，其停止对总线的锁的请求的执行并发送中断，以便例如由操作系统读取)来禁用总线的非写回锁访问。
在某些实施例中，存在一些情况，在其中即便当总线的非写回锁(例如，锁访问)(例如，锁定式RMW访问)被检测到且非写回锁禁用位被置位(例如，(例如，MEMORY_CONTROL[Non_WB_LOCK_DISABLE]位被置位)，可能也期望处理器(例如，CPU)不产生通用保护错误：
1.当硬件和/或软件已(例如，通过将寄存器CR0中的位CD设置为“开启”)禁用高速缓存，因此所有访问都是不可高速缓存的时候，
2.当由存储器加密电路140以非写回存储器类型使用受保护容器(例如，飞地)的存储器时，例如，当用于
Figure BDA0002539403370000111
软件防护扩展(SGX)的被保存的存储器以非写回存储器类型来编程时，
3.启用虚拟机监视器(VMM)的扩展页表(EPT)和EPT访问/脏(A/D)和EPT存储器类型(MEMTYPE)是非写回(非WB)的，或者
4.如果所通告中断描述符被映射到非写回存储器，则该所通告中断描述符。
在某些实施例中，硬件和/或软件可通过以下方式确保(作为非写回锁定式访问的结果的)总线锁从不被采用：
1.将(例如，TEST_CTRL[NON-WRITE-BACK LOCK DISABLE]中的)非写回锁禁用位设置为“开启”，
2.不禁用高速缓存(例如，不将CR0.CD设置为“开启”)，
3.将处理器预留的存储器范围寄存器(PRMRR)配置为总是“写回”(例如，通过设置控制寄存器，该控制寄存器向操作系统软件提供对于对由处理器进行的对存储器范围的访问进行高速缓存的方式的控制)，
4.如果使用EPT且启用EPT A/D位，则在写回存储器中定位EPT分页结构，或者
5.如果使用所通告中断，则在写回存储器而不是非写回存储器中定位所通告中断描述符。
以下表1说明了其中总线锁可来自对总线的非写回锁访问(例如，对于读取-修改-写入类型的存储器访问)的示例情况。注意，下文包括示例指令，并且下文进一步讨论指令的可能格式。
表1：可引起总线锁的示例流/指令
Figure BDA0002539403370000121
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Figure BDA0002539403370000141
Figure BDA0002539403370000151
Figure BDA0002539403370000161
Figure BDA0002539403370000171
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Figure BDA0002539403370000191
在某些实施例中，添加控制位以(例如，例如在用于读取那个MSR的内容(例如，图2中的TEST_CTRL MSR(地址033H)位#28)的读取MSR(RDMSR)指令之后执行写入MSR(WRMSR)指令)控制非写回锁的启用和禁用。
在某些实施例中，添加能力位以(例如，在图3中的IA32_CORE_CAPABILITIES MSR(地址0CFH)位#4中)对非写回锁禁用特征的存在进行枚举。
图2图示根据本公开的实施例的用于存储器控制寄存器(例如，TEST_CTRL)的示例格式200。所描绘的格式200包括十六进制的33H(十进制的51)的寄存器地址202。格式200包括用于控制非写回锁的启用(例如，当设置为0时)和禁用(例如，当设置为1时)的位28。所描绘的格式200进一步包括：预留的(例如，未使用的)位0至27；位29，用于启用针对分拆的锁定式访问的对准检查(#AC(0))，以便例如无论EFLAGS.AC的CR0.AM如何(例如，如果位29和位31被置位，则位29占先)都在所有当前特权级别(CPL)引起针对分拆的锁定式访问的对准检查异常；被预留的位30；以及位31，用于禁用对分拆的锁定式访问的总线锁(例如，LOCK#信号)断言。在一个实施例中，分拆的锁是用于访问两个高速缓存行的、当这两个高速缓存行被访问时引起总线锁的原子性操作。可将本文中讨论的总线的非写回锁用于对数据的单个高速缓存行或更少内容的访问(例如，不是分拆的锁)。
应当理解，这些数字是示例，并且可使用其他格式(例如，64位寄存器而不是32位寄存器)。
图3图示根据本公开的实施例的用于能力寄存器的示例格式300。所描绘的格式300包括十六进制的CFH(十进制的207)的寄存器地址302。格式300包括位4，其用于指示对应的组件(例如，核)何时包括禁用非写回锁的非写回锁禁用能力(例如，当设置为1时)或不包括禁用非写回锁的非写回锁禁用能力(例如，当设置为0时)。能力位可在制造期间被编程，并且例如不能够由用户改变。
所描绘的格式进一步包括：预留的(例如，未使用的)位0至3；位5，用于指示(例如，当设置为0时)组件(例如，核)支持针对分拆的锁定式访问的(例如，#AC(0))对准检查异常；以及被预留的位6至31。
应当理解，这些数字是示例，并且可使用其他格式(例如，64位寄存器而不是32位寄存器)。
图4图示根据本公开的实施例的用于控制寄存器(例如，CR4至CR0)的示例格式。
用于寄存器CR4的格式可包括表2中的以下字段中的一个或多个字段。
表2：CR4示例格式
Figure BDA0002539403370000201
Figure BDA0002539403370000211
Figure BDA0002539403370000221
用于寄存器CR3的格式可包括以下一者或多者：当虚拟寻址被启用(例如，在CR0中PG位被置位)时，CR3使处理器能够通过定位当前任务的页目录和页表来将线性地址转换为物理地址。作为一个示例，CR3的高20位是存储器第一页目录条目的物理地址的页目录基址寄存器(PDBR)。如果CR4中的PCIDE位经置位，则最低的12位用于进程上下文标识符(PCID)。位4可存储页级高级缓存禁用(PCD)，其用于控制用于访问当前的分页结构层次结构的第一分页结构的存储器类型(并且例如如果分页被禁用，则该位4不被使用，利用物理地址扩展(PAE)分页，或当CR4.PCIDE＝1时利用四级分页)。位3可存储页级直写(PWT)，其用于控制用于访问当前的分页结构层次结构的第一分页结构的存储器类型(并且例如如果分页被禁用，则该位4不被使用，利用物理地址扩展(PAE)分页，或当CR4.PCIDE＝1时利用四级分页)。
用于寄存器CR2的格式可以是用于页错误线性地址(PFLA)的存储，例如，当页错误发生时，程序尝试访问的地址被存储在CR2寄存器中。
用于寄存器CR1的格式可被预留，例如，处理器(例如，CPU)在尝试访问(例如，#UD)异常时将抛出该(例如，#UD)异常。
用于CR0的格式可包括表3中的以下字段中的一个或多个字段。
表3：C0示例格式
Figure BDA0002539403370000231
图5是根据本公开的实施例的流程图。所描绘的流程500包括：502：设置处理器的多个逻辑处理器的控制寄存器中的非写回锁禁用位；504：利用处理器的、共享高速缓存的多个逻辑处理器中的每个逻辑处理器执行相应操作，该高速缓存经由总线耦合至存储器；506：利用存储器控制器接收来自多个逻辑处理器中的逻辑处理器的对存储器的存储器请求；508：当非写回锁禁用位被设置为第一值时，利用存储器控制器禁用总线对由多个逻辑处理器中的逻辑处理器发布的读取-修改-写入类型的存储器请求的非写回锁访问；以及510：当非写回锁禁用位被设置为第二值时，利用存储器控制器实现总线对读取-修改-写入类型的存储器请求的非写回锁访问。
下文详述可在上文中使用的示例性架构、系统等。
可以根据下列示例来描述所公开的技术的至少一些实施例：
示例1：一种装置，包括：
多个逻辑处理器；
控制寄存器，包括非写回锁禁用位；
高速缓存，由所述多个逻辑处理器共享；
总线，用于将所述高速缓存耦合至服务器以对来自所述多个逻辑处理器的对所述存储器的存储器请求进行服务；以及
存储器控制器，用于：当所述非写回锁禁用位被设置为第一值时，禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的读取-修改-写入类型的存储器请求的非写回锁访问；以及当所述非写回锁禁用位被设置为第二值时，实现所述总线对所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
2.如示例1所述的装置，其中，所述存储器控制器用于产生通用保护错误以禁用所述非写回锁访问。
3.如示例1所述的装置，其中，所述控制寄存器是存储器控制寄存器。
4.如示例3所述的装置，其中所述存储器控制寄存器的地址为十六进制的33。
5.如示例1所述的装置，进一步包括能力寄存器，所述能力寄存器包括能力位，所述能力位当被设置为第一值时指示所述多个逻辑处理器支持非写回锁访问禁用特征，并且所述能力位当被设置为第二值时指示所述多个逻辑处理器不支持所述非写回锁访问禁用特征。
6.如示例1所述的装置，其中，所述存储器控制器用于：当高速缓存禁用位被设置为第二控制寄存器中用于禁用所述高速缓存的值时，当所述非写回锁禁用位被设置为第一值时，不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
7.如示例1所述的装置，其中，所述存储器控制器用于：当扩展页表被启用且存储器类型被设置为非写回时，当所述非写回锁禁用位被设置为第一值时，不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
8.如示例1所述的装置，其中，所述多个逻辑处理器是多个处理器核。
示例9：一种方法，包括：
设置处理器的多个逻辑处理器的控制寄存器中的非写回锁禁用位；
利用所述处理器的、共享高速缓存的所述多个逻辑处理器中的每个逻辑处理器执行相应操作，所述高速缓存经由总线耦合至存储器；
利用存储器控制器接收来自所述多个逻辑处理器中的逻辑处理器的、对所述存储器的存储器请求；
当所述非写回锁禁用位被设置为第一值时，利用所述存储器控制器禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的读取-修改-写入类型的存储器请求的非写回锁访问；以及
当所述非写回锁禁用位被设置为第二值时，利用所述存储器控制器实现所述总线对所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
10.如示例9所述的方法，其中，禁用所述非写回锁访问包括生成通用保护错误。
11.如示例9所述的方法，其中，所述控制寄存器是存储器控制寄存器。
12.如示例11所述的方法，其中所述存储器控制寄存器的地址为十六进制的33。
13.如示例9所述的方法，进一步包括：将所述处理器的能力寄存器的能力位设置为第一值以指示所述多个逻辑处理器支持非写回锁访问禁用特征；以及将所述能力位设置为第二值以指示所述多个逻辑处理器不支持所述非写回锁访问禁用特征。
14.如示例9所述的方法，进一步包括：将第二控制寄存器中的高速缓存禁用位设置为用于禁用所述高速缓存的值，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
15.如示例9所述的方法，进一步包括：为所述多个逻辑处理器启用扩展页表，并且将存储器类型设置为非写回，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
16.如示例9所述的方法，其中，所述多个逻辑处理器是多个处理器核。
示例17：一种存储代码的非暂态机器可读介质，所述代码当由机器执行时使所述机器执行方法，所述方法包括：
设置处理器的多个逻辑处理器的控制寄存器中的非写回锁禁用位；
利用所述处理器的、共享高速缓存的所述多个逻辑处理器中的每个逻辑处理器执行相应操作，所述高速缓存经由总线耦合至存储器；
利用存储器控制器接收来自所述多个逻辑处理器中的逻辑处理器的、对所述存储器的存储器请求；
当所述非写回锁禁用位被设置为第一值时，利用所述存储器控制器禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的读取-修改-写入类型的存储器请求的非写回锁访问；以及
当所述非写回锁禁用位被设置为第二值时，利用所述存储器控制器实现所述总线对所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
18.如示例17所述的非暂态机器可读介质，其中，禁用所述非写回锁访问包括生成通用保护错误。
19.如示例17所述的非瞬态机器可读介质，其中，所述控制寄存器是存储器控制寄存器。
20.如示例19所述的非暂态机器可读介质，其中所述存储器控制寄存器的地址为十六进制的33。
21.如示例17所述的非暂态机器可读介质，进一步包括：将所述处理器的能力寄存器的能力位设置为第一值以指示所述多个逻辑处理器支持非写回锁访问禁用特征；以及将所述能力位设置为第二值以指示所述多个逻辑处理器不支持所述非写回锁访问禁用特征。
22.如示例17所述的非暂态机器可读介质，进一步包括：将第二控制寄存器中的高速缓存禁用位设置为用于禁用所述高速缓存的值，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
23.如示例17所述的非暂态机器可读介质，进一步包括：为所述多个逻辑处理器启用扩展页表，并且将存储器类型设置为非写回，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
24.如示例17所述的非暂态机器可读介质，其中，所述多个逻辑处理器是多个处理器核。
在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年11月的
Figure BDA0002539403370000281
64和IA-32架构软件开发者手册；并且参见2018年10月的
Figure BDA0002539403370000282
架构指令集扩展编程参考)。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图6A-图6B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图6A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图6B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式600定义A类和B类指令模板，这两者都包括无存储器访问605的指令模板和存储器访问620的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图6A中的A类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的完全舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作615的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的时效性625的指令模板和存储器访问的非时效性630的指令模板。图6B中的B类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板以及无存储器访问的写掩码控制的vsize型操作617的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的写掩码控制627的指令模板。
通用向量友好指令格式600包括以下列出的按照在图6A-6B中图示的顺序的如下字段。
格式字段640——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段642——其内容区分不同的基础操作。
寄存器索引字段644——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段646——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问605的指令模板与存储器访问620的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段650——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段668、α字段652和β字段654。扩充操作字段650允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段660——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段662A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段662B(注意，位移字段662A直接在位移因数字段662B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段674(稍后在本文中描述)和数据操纵字段654C确定。位移字段662A和位移因数字段662B不用于无存储器访问605的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段662A和位移因数字段662B是任选的。
数据元素宽度字段664——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段670——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段670的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段670的内容间接地标识要执行的掩码)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段670的内容直接指定要执行的掩码。
立即数字段672——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段668——其内容在不同类的指令之间进行区分。参考图6A-图6B，该字段的内容在A类和B类指令之间进行选择。在图6A-图6B中，圆角方形用于指示特定的值存在于字段中(例如，在图6A-图6B中分别用于类字段668的A类668A和B类668B)。
A类指令模板
在A类非存储器访问605的指令模板的情况下，α字段652被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作610和无存储器访问的数据变换型操作615的指令模板分别指定舍入652A.1和数据变换652A.2)的RS字段652A，而β字段654区分要执行所指定类型的操作中的哪一种。在无存储器访问605的指令模板中，比例字段660、位移字段662A和位移比例字段662B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作610的指令模板中，β字段654被解释为其(多个)内容提供静态舍入的舍入控制字段654A。尽管在本公开的所述实施例中舍入控制字段654A包括抑制所有浮点异常(SAE)字段656和舍入操作控制字段658，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段658)。
SAE字段656——其内容区分是否禁用异常事件报告；当SAE字段656的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段658——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段658允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段650的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问620的指令模板的情况下，α字段652被解释为驱逐提示字段652B，其内容区分要使用驱逐提示中的哪一个(在图6A中，对于存储器访问时效性625的指令模板和存储器访问非时效性630的指令模板分别指定时效性的652B.1和非时效性的652B.2)，而β字段654被解释为数据操纵字段654C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问620的指令模板包括比例字段660，并任选地包括位移字段662A或位移比例字段662B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段652被解释为写掩码控制(Z)字段652C，其内容区分由写掩码字段670控制的写掩码应当是合并还是归零。
在B类非存储器访问605的指令模板的情况下，β字段654的一部分被解释为RL字段657A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作612的指令模板和无存储器访问的写掩码控制VSIZE型操作617的指令模板分别指定舍入657A.1和向量长度(VSIZE)657A.2)，而β字段654的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问605的指令模板中，比例字段660、位移字段662A和位移比例字段662B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作610的指令模板中，β字段654的其余部分被解释为舍入操作字段659A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段659A——正如舍入操作控制字段658，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段659A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段650的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作617的指令模板中，β字段654的其余部分被解释为向量长度字段659B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问620的指令模板的情况下，β字段654的一部分被解释为广播字段657B，其内容区分是否要执行广播型数据操纵操作，而β字段654的其余部分被解释为向量长度字段659B。存储器访问620的指令模板包括比例字段660，并任选地包括位移字段662A或位移比例字段662B。
针对通用向量友好指令格式600，示出完整操作码字段674包括格式字段640、基础操作字段642和数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段674包括少于所有的这些字段。完整操作码字段674提供操作代码(操作码)。
扩充操作字段650、数据元素宽度字段664和写掩码字段670允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图7A-图7D是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图7A示出专用向量友好指令格式700，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式700是专用的。专用向量友好指令格式700可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图6A-图6B的字段，来自图7A-图7D的字段映射到来自图6A-图6B的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中参考专用向量友好指令格式700描述了本公开的实施例，但是本公开不限于专用向量友好指令格式700，除非另有声明。例如，通用向量友好指令格式600构想了各种字段的各种可能的尺寸，而专用向量友好指令格式700示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他尺寸)。
通用向量友好指令格式600包括以下列出的按照图7A中图示的顺序的如下字段。
EVEX前缀(字节0-3)702——以四字节形式进行编码。
格式字段640(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段640，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段705(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。
REX’字段610——这是REX’字段610的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段715(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段664(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 720(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段720对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 668类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段725(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段652(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。
REX’字段610——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段670(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。
实操作码字段730(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段740(字节5)包括MOD字段742、Reg字段744和R/M字段746。如先前所述的，MOD字段742的内容将存储器访问操作和非存储器访问操作区分开。Reg字段744的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段746的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段650的内容用于存储器地址生成。SIB.xxx 754和SIB.bbb 756——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段662A(字节7-10)——当MOD字段742包含10时，字节7-10是位移字段662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段662B(字节7)——当MOD字段742包含01时，字节7是位移因数字段662B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662B是disp8的重新解释；当使用位移因数字段662B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段662B替代传统x86指令集8位位移。由此，位移因数字段662B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段672如先前所述地操作。
完整操作码字段
图7B是图示根据本公开的一个实施例的构成完整操作码字段674的具有专用向量友好指令格式700的字段的框图。具体地，完整操作码字段674包括格式字段640、基础操作字段642和数据元素宽度(W)字段664。基础操作字段642包括前缀编码字段725、操作码映射字段715和实操作码字段730。
寄存器索引字段
图7C是图示根据本公开的一个实施例的构成寄存器索引字段644的具有专用向量友好指令格式700的字段的框图。具体地，寄存器索引字段644包括REX字段705、REX’字段710、MODR/M.reg字段744、MODR/M.r/m字段746、VVVV字段720、xxx字段754和bbb字段756。
扩充操作字段
图7D是图示根据本公开的一个实施例的构成扩充操作字段650的具有专用向量友好指令格式700的字段的框图。当类(U)字段668包含0时，它表明EVEX.U0(A类668A)；当它包含1时，它表明EVEX.U1(B类668B)。当U＝0且MOD字段742包含11(表明无存储器访问操作)时，α字段652(EVEX字节3，位[7]–EH)被解释为rs字段652A。当rs字段652A包含1(舍入652A.1)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段654A。舍入控制字段654A包括一位SAE字段656和两位舍入操作字段658。当rs字段652A包含0(数据变换652A.2)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段654B。当U＝0且MOD字段742包含00、01或10(表明存储器访问操作)时，α字段652(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段652B，并且β字段654(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段654C。
当U＝1时，α字段652(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段652C。当U＝1且MOD字段742包含11(表明无存储器访问操作)时，β字段654的一部分(EVEX字节3，位[4]–S0)被解释为RL字段657A；当它包含1(舍入657A.1)时，β字段654的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段659A，而当RL字段657A包含0(VSIZE 657.A2)时，β字段654的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段659B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段742包含00、01或10(表明存储器访问操作)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段659B(EVEX字节3，位[6-5]–L1-0)和广播字段657B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图8是根据本公开的一个实施例的寄存器架构800的框图。在所图示的实施例中，有32个512位宽的向量寄存器810；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式700对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
Figure BDA0002539403370000421
换句话说，向量长度字段659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段659B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式700的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器815——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器815的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。
通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)845，在其上面重叠了MMX紧缩整数平坦寄存器堆850——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图9A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图9B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图9A-图9B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图9A中，处理器流水线900包括取出级902、长度解码级904、解码级906、分配级908、重命名级910、调度(也被称为分派或发布)级912、寄存器读取/存储器读取级914、执行级916、写回/存储器写入级918、异常处置级922和提交级924。
图9B示出处理器核990，该处理器核990包括前端单元930，该前端单元930耦合到执行引擎单元950，并且前端单元930和执行引擎单元950两者都耦合到存储器单元970。核990可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核990可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元930包括分支预测单元932，该分支预测单元932耦合到指令高速缓存单元934，该指令高速缓存单元934耦合到指令转换后备缓冲器(TLB)936，该指令转换后备缓冲器936耦合到指令取出单元938，该指令取出单元938耦合到解码单元940。解码单元940(或解码器或解码单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元940可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核990包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元940中，或以其他方式在前端单元930内)。解码单元940耦合到执行引擎单元950中的重命名/分配器单元952。
执行引擎单元950包括重命名/分配器单元952，该重命名/分配器单元952耦合到引退单元954和一个或多个调度器单元的集合956。(多个)调度器单元956表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元956耦合到(多个)物理寄存器堆单元958。(多个)物理寄存器堆单元958中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元958包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元958由引退单元954重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元954和(多个)物理寄存器堆单元958耦合到(多个)执行集群960。(多个)执行集群960包括一个或多个执行单元的集合962以及一个或多个存储器访问单元的集合964。执行单元962可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元956、(多个)物理寄存器堆单元958和(多个)执行集群960示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元964的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合964耦合到存储器单元970，该存储器单元970包括数据TLB单元972，该数据TLB单元972耦合到数据高速缓存单元974，该数据高速缓存单元974耦合到第二级(L2)高速缓存单元976。在一个示例性实施例中，存储器访问单元964可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元970中的数据TLB单元972。指令高速缓存单元934还耦合到存储器单元970中的第二级(L2)高速缓存单元976。L2高速缓存单元976耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线900：1)指令取出938执行取出级902和长度解码级904；2)解码单元940执行解码级906；3)重命名/分配器单元952执行分配级908和重命名级910；4)(多个)调度器单元956执行调度级912；5)(多个)物理寄存器堆单元958和存储器单元970执行寄存器读取/存储器读取级914；执行集群960执行执行级916；6)存储器单元970和(多个)物理寄存器堆单元958执行写回/存储器写入级918；7)各单元可牵涉到异常处置级922；以及8)引退单元954和(多个)物理寄存器堆单元958执行提交级924。
核990可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核990包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
Figure BDA0002539403370000461
超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元934/974以及共享的L2高速缓存单元976，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图10A-图10B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图10A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络1002的连接及其第二级(L2)高速缓存的本地子集1004的框图。在一个实施例中，指令解码单元1000支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1006允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1008和向量单元1010使用分开的寄存器集合(分别为标量寄存器1012和向量寄存器1014)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1006读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1004是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1004的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1004中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1004中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图10B是根据本公开的实施例的图10A中的处理器核的一部分的展开图。图10B包括L1高速缓存1004的L1数据高速缓存1006A部分，以及关于向量单元1010和向量寄存器1014的更多细节。具体地，向量单元1010是16宽向量处理单元(VPU)(见16宽ALU 1028)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1020支持对寄存器输入的混合，通过数值转换单元1022A-B支持数值转换，并且通过复制单元1024支持对存储器输入的复制。写掩码寄存器1026允许掩蔽所得的向量写入。
图11是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1100的框图。图11中的实线框图示具有单个核1102A、系统代理1110、一个或多个总线控制器单元的集合1116的处理器1100，而虚线框的任选增加图示具有多个核1102A-N、系统代理单元1110中的一个或多个集成存储器控制器单元的集合1114以及专用逻辑1108的替代处理器1100。
因此，处理器1100的不同实现可包括：1)CPU，其中专用逻辑1108是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1102A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1102A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1102A-N是大量通用有序核。因此，处理器1100可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1100可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1106、以及耦合到集成存储器控制器单元的集合1114的外部存储器(未示出)。共享高速缓存单元的集合1106可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1112将集成图形逻辑1108、共享高速缓存单元的集合1106以及系统代理单元1110/(多个)集成存储器控制器单元1114互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1106与核1102A-N之间维持一致性。
在一些实施例中，一个或多个核1102A-N能够实现多线程化。系统代理1110包括协调和操作核1102A-N的那些部件。系统代理单元1110可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1102A-N以及集成图形逻辑1108的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1102A-N在架构指令集方面可以是同构的或异构的；即，核1102A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图12-15是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图12，所示出的是根据本公开一个实施例的系统1200的框图。系统1200可以包括一个或多个处理器1210、1215，这些处理器耦合到控制器中枢1220。在一个实施例中，控制器中枢1220包括图形存储器控制器中枢(GMCH)1290和输入/输出中枢(IOH)1250(其可以在分开的芯片上)；GMCH 1290包括存储器和图形控制器，存储器1240和协处理器1245耦合到该存储器和图形控制器；IOH 1250将输入/输出(I/O)设备1260耦合到GMCH1290。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1240和协处理器1245直接耦合到处理器1210，并且控制器中枢1220与IOH 1250处于单个芯片中。
附加的处理器1215的任选性在图12中通过虚线来表示。每一处理器1210、1215可包括本文中描述的处理核中的一个或多个，并且可以是处理器1100的某一版本。
存储器1240可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1220经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1295来与(多个)处理器1210、1215进行通信。
在一个实施例中，协处理器1245是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1220可以包括集成图形加速器。
在物理资源1210、1215之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1210执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1210将这些协处理器指令识别为具有应当由附连的协处理器1245执行的类型。因此，处理器1210在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1245。(多个)协处理器1245接受并执行所接收的协处理器指令。
现在参见图13，所示出的是根据本公开的实施例的第一更具体的示例性系统1300的框图。如图13中所示，多处理器系统1300是点对点互连系统，并且包括经由点对点互连1350耦合的第一处理器1370和第二处理器1380。处理器1370和1380中的每一个都可以是处理器1100的某一版本。在本公开的一个实施例中，处理器1370和1380分别是处理器1210和1215，而协处理器1338是协处理器1245。在另一实施例中，处理器1370和1380分别是处理器1210和协处理器1245。
处理器1370和1380示出为分别包括集成存储器控制器(IMC)单元1372和1382。处理器1370还包括作为其总线控制器单元的一部分的点对点(P-P)接口1376和1378；类似地，第二处理器1380包括P-P接口1386和1388。处理器1370、1380可以经由使用点对点(P-P)接口电路1378、1388的P-P接口1350来交换信息。如图13中所示，IMC 1372和1382将处理器耦合到相应的存储器，即存储器1332和存储器1334，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1370、1380可各自经由使用点对点接口电路1376、1394、1386、1398的各个P-P接口1352、1354来与芯片组1390交换信息。芯片组1390可以任选地经由高性能接口1339来与协处理器1338交换信息。在一个实施例中，协处理器1338是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1390可以经由接口1396耦合到第一总线1316。在一个实施例中，第一总线1316可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。
如图13中所示，各种I/O设备1314可连同总线桥1318一起耦合到第一总线1316，该总线桥1318将第一总线1316耦合到第二总线1320。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1315耦合到第一总线1316。在一个实施例中，第二总线1320可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1320，这些设备包括例如键盘和/或鼠标1322、通信设备1327以及存储单元1328，该存储单元1328诸如可包括指令/代码和数据1330的盘驱动器或者其他大容量存储设备。此外，音频I/O 1324可以被耦合到第二总线1320。注意，其他架构是可能的。例如，代替图13的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图14，示出的是根据本公开的实施例的第二更具体的示例性系统1400的框图。图13和14中的类似元件使用类似的附图标记，并且从图14中省略了图13的某些方面以避免混淆图14的其他方面。
图14图示处理器1370、1380可分别包括集成存储器和I/O控制逻辑(“CL”)1372和1382。因此，CL 1372、1382包括集成存储器控制器单元，并包括I/O控制逻辑。图14图示不仅存储器1332、1334耦合到CL 1372、1382，而且I/O设备1414也耦合到控制逻辑1372、1382。传统I/O设备1415被耦合到芯片组1390。
现在参考图15，示出的是根据本公开的实施例的SoC 1500的框图。图11中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图15中，(多个)互连单元1502被耦合到：应用处理器1510，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1106；系统代理单元1110；(多个)总线控制器单元1116；(多个)集成存储器控制器单元1114；一个或多个协处理器的集合1520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1530；直接存储器访问(DMA)单元1532；以及用于耦合到一个或多个外部显示器的显示单元1540。在一个实施例中，(多个)协处理器1520包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图13中图示的代码1330)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图16是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图16示出可使用x86编译器1604来编译高级语言1602形式的程序，以生成可由具有至少一个x86指令集核的处理器1616原生执行的x86二进制代码1606。具有至少一个x86指令集核的处理器1616表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的
Figure BDA0002539403370000541
处理器基本相同的功能的任何处理器：1)
Figure BDA0002539403370000542
x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的
Figure BDA0002539403370000543
处理器上运行以便取得与具有至少一个x86指令集核的
Figure BDA0002539403370000544
处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1604表示可操作用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1616上执行。类似地，图16示出可以使用替代的指令集编译器1608来编译高级语言1602形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1614(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1610。指令转换器1612用于将x86二进制代码1606转换成可以由不具有x86指令集核的处理器1614原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1606的软件、固件、硬件或其组合。

Claims (24)

1.一种装置，包括：
多个逻辑处理器；
控制寄存器，包括非写回锁禁用位；
高速缓存，由所述多个逻辑处理器共享；
总线，用于将所述高速缓存耦合至服务器以对来自所述多个逻辑处理器的对所述存储器的存储器请求进行服务；以及
存储器控制器，用于：当所述非写回锁禁用位被设置为第一值时，禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的读取-修改-写入类型的存储器请求的非写回锁访问；以及当所述非写回锁禁用位被设置为第二值时，实现所述总线对所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
2.如权利要求1所述的装置，其中，所述存储器控制器用于产生通用保护错误以禁用所述非写回锁访问。
3.如权利要求1所述的装置，其中，所述控制寄存器是存储器控制寄存器。
4.如权利要求3所述的装置，其中所述存储器控制寄存器的地址为十六进制的33。
5.如权利要求1所述的装置，进一步包括能力寄存器，所述能力寄存器包括能力位，所述能力位当被设置为第一值时指示所述多个逻辑处理器支持非写回锁访问禁用特征，并且所述能力位当被设置为第二值时指示所述多个逻辑处理器不支持所述非写回锁访问禁用特征。
6.如权利要求1所述的装置，其中，所述存储器控制器用于：当高速缓存禁用位被设置为第二控制寄存器中用于禁用所述高速缓存的值时，当所述非写回锁禁用位被设置为第一值时，不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
7.如权利要求1所述的装置，其中，所述存储器控制器用于：当扩展页表被启用且存储器类型被设置为非写回时，当所述非写回锁禁用位被设置为第一值时，不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
8.如权利要求1-7中的任一项所述的装置，其中，所述多个逻辑处理器是多个处理器核。
9.一种方法，包括：
设置处理器的多个逻辑处理器的控制寄存器中的非写回锁禁用位；
利用所述处理器的、共享高速缓存的所述多个逻辑处理器中的每个逻辑处理器执行相应操作，所述高速缓存经由总线耦合至存储器；
利用存储器控制器接收来自所述多个逻辑处理器中的逻辑处理器的、对所述存储器的存储器请求；
当所述非写回锁禁用位被设置为第一值时，利用所述存储器控制器禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的读取-修改-写入类型的存储器请求的非写回锁访问；以及
当所述非写回锁禁用位被设置为第二值时，利用所述存储器控制器实现所述总线对所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
10.如权利要求9所述的方法，其中，禁用所述非写回锁访问包括生成通用保护错误。
11.如权利要求9所述的方法，其中，所述控制寄存器是存储器控制寄存器。
12.如权利要求11所述的方法，其中所述存储器控制寄存器的地址为十六进制的33。
13.如权利要求9所述的方法，进一步包括：将所述处理器的能力寄存器的能力位设置为第一值以指示所述多个逻辑处理器支持非写回锁访问禁用特征；以及将所述能力位设置为第二值以指示所述多个逻辑处理器不支持所述非写回锁访问禁用特征。
14.如权利要求9所述的方法，进一步包括：将第二控制寄存器中的高速缓存禁用位设置为用于禁用所述高速缓存的值，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
15.如权利要求9所述的方法，进一步包括：为所述多个逻辑处理器启用扩展页表，并且将存储器类型设置为非写回，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
16.如权利要求9-15中的任一项所述的方法，其中，所述多个逻辑处理器是多个处理器核。
17.一种存储代码的非暂态机器可读介质，所述代码当由机器执行时使所述机器执行方法，所述方法包括：
设置处理器的多个逻辑处理器的控制寄存器中的非写回锁禁用位；
利用所述处理器的、共享高速缓存的所述多个逻辑处理器中的每个逻辑处理器执行相应操作，所述高速缓存经由总线耦合至存储器；
利用存储器控制器接收来自所述多个逻辑处理器中的逻辑处理器的、对所述存储器的存储器请求；
当所述非写回锁禁用位被设置为第一值时，利用所述存储器控制器禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的读取-修改-写入类型的存储器请求的非写回锁访问；以及
当所述非写回锁禁用位被设置为第二值时，利用所述存储器控制器实现所述总线对所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
18.如权利要求17所述的非暂态机器可读介质，其中，禁用所述非写回锁访问包括生成通用保护错误。
19.如权利要求17所述的非瞬态机器可读介质，其中，所述控制寄存器是存储器控制寄存器。
20.如权利要求19所述的非暂态机器可读介质，其中所述存储器控制寄存器的地址为十六进制的33。
21.如权利要求17所述的非暂态机器可读介质，进一步包括：将所述处理器的能力寄存器的能力位设置为第一值以指示所述多个逻辑处理器支持非写回锁访问禁用特征；以及将所述能力位设置为第二值以指示所述多个逻辑处理器不支持所述非写回锁访问禁用特征。
22.如权利要求17所述的非暂态机器可读介质，进一步包括：将第二控制寄存器中的高速缓存禁用位设置为用于禁用所述高速缓存的值，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
23.如权利要求17所述的非暂态机器可读介质，进一步包括：为所述多个逻辑处理器启用扩展页表，并且将存储器类型设置为非写回，其中，当所述非写回锁禁用位被设置为第一值时，所述存储器控制器随后不禁用所述总线对由所述多个逻辑处理器中的逻辑处理器发布的所述读取-修改-写入类型的存储器请求的所述非写回锁访问。
24.如权利要求17-23中的任一项所述的非暂态机器可读介质，其中，所述多个逻辑处理器是多个处理器核。
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