CN104081340B

CN104081340B - 用于数据类型的下转换的装置和方法

Info

Publication number: CN104081340B
Application number: CN201180075771.1A
Authority: CN
Inventors: E·乌尔德-阿迈德-瓦尔; R·凡伦天; T·尤里尔; J·考博尔; Z·斯波伯; A·格雷德斯廷
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-23
Filing date: 2011-12-23
Publication date: 2020-11-10
Anticipated expiration: 2031-12-23
Also published as: TWI480798B; TW201346729A; WO2013095603A1; TWI543076B; US10474463B2; TW201530430A; CN112416432A; CN104081340A; US20140208080A1

Abstract

描述了用于使用掩码从源操作数向目的地操作数下转换的装置和方法。例如，根据一个实施例的方法包括以下操作：读取要从第一值下转换成经下转换的值并存储在目的地位置的源操作数值；读取存储在掩码寄存器中的每个掩码寄存器位，掩码寄存器位指示是否对源操作数值执行掩码操作或转换操作；如果掩码寄存器位指示要执行掩码操作，则执行所指定的掩码操作并将掩码操作的结果存储在目的地位置；以及，如果掩码寄存器位指示不要执行掩码操作，则下转换源操作数值并将经下转换的值存储在所指定的目的地位置。

Description

用于数据类型的下转换的装置和方法

发明领域

本发明的实施例一般涉及计算机系统的领域。本发明的实施例尤其涉及用于通过掩码来下转换数据类型的装置和方法。

背景技术

指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并可以包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构，中断和异常处理、以及外部输入和输出(I/O)。在本文中术语指令一般指宏指令——即被提供给处理器(或指令转换器，该指令转换器(例如使用静态二进制翻译、包括动态编译的动态二进制翻译)翻译、变形、仿真，或以其他方式将指令转换成要由处理器处理的一个或多个指令)的指令)以用于执行的指令——而不是微指令或微操作(micro-op)——它们是处理器的解码器解码宏指令的结果。

ISA与微架构不同，微架构是实现指令集的处理器的内部设计。带有不同的微架构的处理器可以共享共同的指令集。例如，

奔腾四(Pentium 4)处理器、

酷睿(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表RAT、重排序缓冲器ROB、以及引退寄存器组；使用多映射和寄存器池)的一个或多个动态分配物理寄存器等。除非另作说明，短语寄存器架构、寄存器组，以及寄存器在本文中被用来指代对软件/编程器以及指令指定寄存器的方式可见。在需要特殊性的情况下，形容词逻辑、架构，或软件可见的将用于表示寄存器架构中的寄存器/组，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、重新排序缓冲器、引退寄存器、寄存器池)。

指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作(操作码)以及要对其执行该操作的操作码等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为具有不同解释的给定字段。由此，ISA的每一指令使用给定指令格式(并且如果定义，则在该指令格式的指令模板的给定一个中)来表达，并且包括用于指定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括用于指定该操作码的操作码字段和用于选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。

科学、金融、自动向量化的通用，RMS(识别、挖掘以及合成)，以及可视和多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行操作的一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的位分为若干个固定尺寸的数据元素的处理器，每一个元素都表示单独的值。例如，256位寄存器中的位可以被指定为四个单独的64位打包数据元素(四字(Q)尺寸的数据元素)，八个单独的32位打包数据元素(双字(D)尺寸的数据元素)，十六单独16位打包的数据元素(字(W)尺寸的数据元素)，或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)来被操作的源操作数。这种类型的数据被称为打包数据类型或向量数据类型，这种数据类型的操作数被称为打包数据操作数或向量操作数。换句话说，打包数据项或向量指的是打包数据元素的序列，并且打包数据操作数或向量操作数是SIMD指令(也称为打包数据指令或向量指令)的源操作数或目的地操作数。

作为示例，一种类型的SIMD指令指定要以垂直方式对两个源向量操作数执行的单个向量操作，以利用相同数量的数据元素，以相同数据元素顺序，生成相同尺寸的目的地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数是相同尺寸的，并包含相同宽度的数据元素，如此，它们包含相同数量的数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据元素对(也称为相对应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，等等)。由该SIMD指令所指定的操作分别对这些源数据元素对中的每一对执行，以生成匹配数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。由于操作是垂直的并且由于结果向量操作数尺寸相同，具有相同数量的数据元素，并且结果数据元素与源向量操作数以相同数据元素顺序来存储，因此，结果数据元素与源向量操作数中它们的对应源数据元素对处于结果向量操作数的相同位位置。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例如，只有一个或具有两个以上的源向量操作数的；以水平方式操作的；生成不同尺寸的结果向量操作数的，具有不同尺寸的数据元素的，和/或具有不同的数据元素顺序的)。应该理解，术语目的地向量操作数(或目的地操作数)被定义为执行由指令所指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或在由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由另一指令指定该同一个位置)。

诸如由具有包括x86、MMX^TM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指令的指令集的

Core^TM处理器使用的技术之类的SIMD技术，在应用程序性能方面实现了大大的改善。已经发布和/或公布了涉及高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的附加SIMD扩展集(例如，参见2011年10月的

64和IA-32架构软件开发手册，并且参见2011年6月的

高级向量扩展编程参考)。

与本发明的实施例有关的背景

“上转换”是指将以第一数据格式存储的值转换成第二数据格式，其中以第一数据格式表示值所使用的位数量小于以第二数据格式表示相同值所使用的位数量。相反，“下转换”是指将以第一数据格式存储的值转换成第二数据格式，其中以第一数据格式表示值所使用的位数量大于以第二数据格式表示相同值所使用的位数量。

附图简述

图1A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；

图1B是示出根据本发明的实施例的有序架构核的示例性实施例以及包括在处理器中的示例性寄存器重命名的无序发布/执行架构核两者的框图；

图2是根据本发明的实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图；

图3示出了根据本发明一个实施例的系统的框图；

图4示出了根据本发明的实施例的第二系统的框图；

图5示出了根据本发明的实施例的第三系统的框图；

图6示出了根据本发明的实施例的片上系统(SoC)的框图；

图7示出了对比根据本发明实施例的使用软件指令转换器将源指令集中的二进制指令转换为目标指令集中的二进制指令的框图；

图8示出根据本发明的一个实施例执行下转换操作的装置。

图9示出根据本发明的一个实施例执行下转换操作的另一装置。

图10示出根据本发明的一个实施例执行下转换操作的方法。

图11A和11B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图12A-D是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；

图13是根据本发明的一个实施例的寄存器架构的框图；

图14A是根据本发明的实施例的单处理器核连通其到管芯上(on-die)互连网络的连接以及其二级(L2)高速缓存的本地子集的框图；以及

图14B是根据本发明的实施例的图14A中的处理器核的一部分的展开图。

具体实施方式

示例性处理器架构和数据类型

图1A是示出根据本发明的实施例的示例性有序流水线和示例性寄存器重命名、无序发布/执行流水线二者的框图。图1B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名、无序发布/执行架构核的框图。图1A-B中的实线框示出了有序流水线和有序核，而虚线框中的可选附加项示出了寄存器重命名的、无序发布/执行流水线和核。考虑到有序方面是无序方面的子集，将描述无序方面。

在图1A中，处理器流水线100包括取出(fetch)级102、长度解码级104、解码级106、分配级108、重命名级110、调度(也称为分派或发布)级112、寄存器读取/存储器读取级114、执行级116、写回/存储器写入级118、异常处理级122和提交级124。

图1B示出了包括耦合到执行引擎单元150的前端单元130的处理器核190，且执行引擎单元和前端单元两者都耦合到存储器单元170。核190可以是精简指令集合计算(RISC)核、复杂指令集合计算(CISC)核、超长指令字(VLIW)核、或混合或替代核类型。作为又一选项，核190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、图形核等等。

前端单元130包括耦合到指令高速缓存单元132的分支预测单元134，该指令高速缓存单元132被耦合到指令转换后备缓冲器(TLB)136，该指令转换后备缓冲器136被耦合到指令取出单元138，指令取出单元138被耦合到解码单元140。解码单元140(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元140可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核190包括存储(例如，在解码单元140中或否则在前端单元130内的)特定宏指令的微代码的微代码ROM或其他介质。解码单元140耦合至执行引擎单元150中的重命名/分配器单元152。

执行引擎单元150包括重命名/分配器单元152，该重命名/分配器单元152耦合至引退单元154和一个或多个调度器单元156的集合。调度器单元156表示任何数目的不同调度器，包括预留站(reservations stations)、中央指令窗等。调度器单元156被耦合到物理寄存器组单元158。每个物理寄存器组单元158表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元158与引退单元154重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元154和物理寄存器组单元158被耦合到执行群集160。执行群集160包括一个或多个执行单元162的集合和一个或多个存储器访问单元164的集合。执行单元162可以执行各种操作(例如，移位、加法、减法、乘法)，以及对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整数、向量浮点)执行。尽管某些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有函数的仅一个执行单元或多个执行单元。调度器单元156、物理寄存器组单元158和执行群集160被示为可能有多个，因为某些实施例为某些类型的数据/操作(例如，标量整数流水线、标量浮点/打包整数/打包浮点/向量整数/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元164的某些实施例)创建分开的流水线。还应当理解，在分开的流水线被使用的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元164的集合被耦合到存储器单元170，该存储器单元170包括耦合到数据高速缓存单元174的数据TLB单元172，其中该数据高速缓存单元174耦合到二级(L2)高速缓存单元176。在一个示例性实施例中，存储器访问单元164可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元170中的数据TLB单元172。指令高速缓存单元134还耦合到存储器单元170中的二级(L2)高速缓存单元176。L2高速缓存单元176被耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线100：1)指令取出138执行取指和长度解码级102和104；2)解码单元140执行解码级106；3)重命名/分配器单元152执行分配级108和重命名级110；4)调度器单元156执行调度级112；5)物理寄存器组单元158和存储器单元170执行寄存器读取/存储器读取级114；执行群集160执行执行级116；6)存储器单元170和物理寄存器组单元158执行写回/存储器写入级118；7)各单元可牵涉到异常处理级122；以及8)引退单元154和物理寄存器组单元158执行提交级124。

核190可支持一个或多个指令集合(例如，x86指令集合(具有与较新版本一起添加的某些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集合；加利福尼州桑尼维尔市的ARM控股的ARM指令集合(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核190包括支持打包数据指令集扩展(例如，AVX1、AVX2和/或以下描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取指和解码以及此后诸如用

超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所例示的处理器的实施例还包括分开的指令和数据高速缓存单元134/174以及共享L2高速缓存单元176，但替换实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部缓存。在某些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

图2是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形器件的处理器200的框图。图2的实线框示出了处理器200，处理器200具有单个核202A、系统代理210、一组一个或多个总线控制器单元216，而可选附加的虚线框示出了替代的处理器200，具有多个核202A-202N、系统代理单元210中的一组一个或多个集成存储器控制器单元214以及专用逻辑208。

因此，处理器200的不同实现可包括：1)CPU，其中专用逻辑208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核202A-202N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核202A-202N是主要旨在用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核202A-202N是大量通用有序核。因此，处理器200可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器200可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将其实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存单元204A-204N、一组或一个或多个共享高速缓存单元206、以及耦合至集成存储器控制器单元214的集合的外部存储器(未示出)。该共享高速缓存单元206的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元212将集成图形逻辑208、共享高速缓存单元206的集合以及系统代理单元210/集成存储器控制器单元214互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，在一个或多个高速缓存单元206与核202A-202N之间维持一致性。

在某些实施例中，核202A-202N中的一个或多个核能够多线程化。系统代理210包括协调和操作核202A-202N的那些组件。系统代理单元210可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括调整核202A-202N和集成图形逻辑208的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核202A-202N在架构指令集合方面可以是同构的或异构的；即，这些核202A-202N中的两个或更多个核可以能够执行相同的指令集合，而其他核可以能够执行该指令集合的仅仅子集或不同的指令集合。

图3-6是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络中枢、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般来说，能够含有本文中所公开的处理器和/或其它执行逻辑的大量系统和电子设备一般都是合适的。

现在参考图3，所示出的是根据本发明实施例的系统300的框图。系统300可以包括一个或多个处理器310、315，这些处理器耦合到控制器中枢320。在一个实施例中，控制器中枢320包括图形存储器控制器中枢(GMCH)390和输入/输出中枢(IOH)350(其可以在分开的芯片上)；GMCH 390包括存储器和图形控制器，存储器340和协处理器345耦合到该图形控制器；IOH 350将输入/输出(I/O)设备360耦合到GMCH 390。替代地，存储器和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器340和协处理器345直接耦合到处理器310、以及单一芯片中的具有IOH 350的控制器中枢320。

附加处理器315的可选性质用虚线表示在图3中。每一处理器310、315可包括本文中描述的处理核中的一个或多个，并且可以是处理器200的某一版本。

存储器340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢320经由诸如前端总线(FSB)之类的多点总线(multi-drop bus)、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接395与处理器310、315进行通信。

在一个实施例中，协处理器345是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢320可以包括集成图形加速器。

按照包括架构、微架构、热、功耗特征等等优点的度量谱，物理资源310、315之间存在各种差别。

在一个实施例中，处理器310执行控制一般类型的数据处理操作的指令。嵌入在这些指令中的可以是协处理器指令。处理器310将这些协处理器指令识别为应当由附连的协处理器345执行的类型。因此，处理器310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器345。协处理器345接受并执行所接收的协处理器指令。

现在参考图4，示出了根据本发明的实施例的第一更具体示例性系统400的框图。如图4所示，多处理器系统400是点对点互连系统，并包括经由点对点互连450耦合的第一处理器470和第二处理器480。处理器470和480中的每一个都可以是处理器200的某一版本。在本发明的一个实施例中，处理器470和480分别是处理器310和315，而协处理器438是协处理器345。在另一实施例中，处理器470和480分别是处理器310和协处理器345。

处理器470和480被示为分别包括集成存储器控制器(IMC)单元472和482。处理器470还包括作为其总线控制器单元的一部分的点对点(P-P)接口476和478；类似地，第二处理器480包括点对点接口486和488。处理器470、480可以使用点对点(P-P)电路478、488经由P-P接口450来交换信息。如图4所示，IMC 472和482将诸处理器耦合至相应的存储器，即存储器432和存储器434，这些存储器可以是本地附连至相应的处理器的主存储器的一部分。

处理器470、480可各自经由使用点对点接口电路476、494、486、498的各个P-P接口452、454与芯片组490交换信息。芯片组490可以可选地通过接口492经由高性能接口439与协处理器438交换信息。在一个实施例中，协处理器438是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在两个处理的任一个之内或被包括两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组490可经由接口496耦合至第一总线416。在一个实施例中，第一总线416可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图4所示，各种I/O设备414可以连同总线桥418耦合到第一总线416，总线桥418将第一总线416耦合至第二总线420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器415被耦合到第一总线416。在一个实施例中，第二总线420可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线420，在一个实施例中这些设备包括例如键盘/鼠标422、通信设备427以及诸如可包括指令/代码和数据428的盘驱动器或其它海量存储设备的存储单元430。此外，音频I/O 424可以被耦合至第二总线420。注意，其它架构是可能的。例如，取代图4的点对点架构，系统可以实现多分支总线或其它这类架构。

现在参考图5，示出了根据本发明的实施例的第二更具体示例性系统500的框图。图4和图5中的相似部件用相似附图标记表示，并从图5中省去了图4中的某些方面，以避免使图5的其它方面变得难以理解。

图5例示了处理器470、480可分别包括集成存储器和I/O控制逻辑(CL)472和482。因此，CL 472、482包括集成存储器控制器单元并包括I/O控制逻辑。图5例示出，不仅存储器432和434耦合至CL 472、482，而且I/O设备514也耦合至控制逻辑472、482。传统I/O设备515被耦合至芯片组490。

现在参照图6，所示出的是根据本发明实施例的SoC 600的框图。在图2中，相似的部件具有相似的附图标记。另外，虚线框是更先进的SoC的可选特征。在图6中，互连单元602被耦合至：应用处理器610，该应用处理器包括一个或多个核202A-202N的集合、在各核内的一个或多个级别的高速缓存单元204A-204N、以及共享高速缓存单元206；系统代理单元210；总线控制器单元216；集成存储器控制器单元214；一组或一个或多个协处理器620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元630；直接存储器存取(DMA)单元632；以及用于耦合至一个或多个外部显示器的显示单元640。在一个实施例中，协处理器620包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图4中示出的代码430)应用于输入指令，以执行本文描述的各功能并生成输出信息。输出信息可以按已知方式被应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。事实上，本文中描述的机制不仅限于任何特定编程语言的范围。在任一情形下，语言可以是编译语言或解译语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给各种客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非瞬态、有形配置，其包括存储介质，诸如硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)的以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特性。这些实施例也被称为程序产品。

在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形(morph)、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上部分在处理器外。

图7是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代该指令转换器可以用软件、固件、硬件或其各种组合来实现。图7示出了用高级语言702的程序可以使用x86编译器704来编译，以生成可以由具有至少一个x86指令集核的处理器716原生执行的x86二进制代码706。具有至少一个x86指令集核的处理器716表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分(substantial portion)，或2)目标旨在在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的对象代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器704表示用于生成x86二进制代码706(例如，对象代码)的编译器，该二进制代码706可通过或不通过附加的可链接处理在具有至少一个x86指令集核的处理器716上执行。类似地，图7示出用高级语言702的程序可以使用替代的指令集编译器708来编译，以生成可以由不具有至少一个x86指令集核的处理器714(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集，和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)来原生执行的替代指令集二进制代码710。指令转换器712被用来将x86二进制代码706转换成可以由不具有x86指令集核的处理器714原生执行的代码。该经转换的代码不大可能与替换性指令集二进制代码710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替换性指令集的指令构成。因此，指令转换器712表示：通过仿真、模拟或任何其它过程来允许不具有x86指令集处理器或核的处理器或其它电子设备得以执行x86二进制代码706的软件、固件、硬件或其组合。

用于数据类型下转换的本发明实施例

以下描述的本发明实施例提取打包源并下转换成较小的整数类型。所述实施例通过舍位(truncation)、通过带符号饱和(signed saturation)以及通过无符号饱和(unsigned saturation)来执行转换。当使用舍位时，在将值从源转移到较小目的地时，舍弃最低有效位。饱和类似于舍入，除了值被向上舍入之外。使用饱和，顶部位被首先舍位，并且(如果它们不是零)数的剩余部分被向上舍入最大值。例如，对于位模式101001，舍位两个最高有效位之后进行饱和，得到值1111。通过带符号饱和，包含原始值的符号(+/-)的位被保留，并且通过无符号饱和，符号位被舍弃。

本发明的实施例允许从每个数据类型向所有较小数据类型(例如从四字向双字，从字向字节等等)的下转换。目的地操作数具有较小的向量长度(例如当将512位从四字下转换成双字时仅仅256位)。因此，本发明的一些实施例提取两个源，并将结果打包到一个目的地中，从而节省存储空间。

图8示出根据本发明一个实施例的具有转换逻辑805的处理器800，该处理器用于将存储在源寄存器802中的值A转换成目的地寄存器804中的值A’。在如图8所示的具体示例中，源802是128位，而目的地804是8位。然而，应当注意，本发明的基本原理不限于该具体实现。

在一个实施例中，也可在掩码数据结构870中为目的地寄存器数据元素中的每一个指定掩码位。如果与目的地寄存器中特定数据元素相关联的掩码位被设置为真，则转换逻辑805将值从A转换成A’，如本文所述。如果掩码位被设置为假，则在一个实施例中，转换逻辑805将全零写入相关联目的地寄存器条目。例如，如果与目的地寄存器相关联的掩码位被设置为假值，则在一个实施例中，转换逻辑805将全零写入目的地804。前述用于响应于掩码值向目的地数据元素写零的技术在本文中称为“归零掩码”。替代地，本发明的一个实施例使用“合并掩码”，其中存储在目的地寄存器中的先前数据元素值被保持。因而，返回到以上示例，如果使用“合并掩码”，则A’的位会保持其在前值。当然，以上所描述的掩码位可被反转，同时仍遵循本发明的基本原理(例如，真＝掩码，假＝无掩码)。

在操作中，如果掩码位指示转换逻辑应该将值A转换成较小值A’，则它可以通过舍位逻辑807对该值进行舍位或者通过饱和逻辑808(使用带符号或无符号饱和)对该值进行饱和。在一个实施例中，使用单独的指令来指示是否要执行舍位、带符号饱和或无符号饱和。由转换逻辑来执行指令以实现所需的操作。

如图8所示，在一个实施例中，转换逻辑805访问寄存器802、804以通过控制复用器810-811来执行以上操作。本领域技术人员能够很好地理解实现复用器所需的逻辑，再次不再赘述。

在如图9所示的一个实施例中，将经转换的值存储到存储器904，而非目的地寄存器804。在该实施例中，未使用归零掩码，以避免对结果归零所需的高成本存储器访问。相反，仅使用合并掩码，这(如下所述)使得存储在存储器中的输出值A’保持其现有值。

图10中例示了根据本发明的一个实施例的方法。该方法可在图8-9中所示的处理器架构的上下文中实现，但是不限于任何特定架构。

在1001，选择要更新的源，并且在1002，判定是否针对该源指定了写掩码。如果写掩码条件被设置为假值，则在1003基于特定掩码类型更新目的地寄存器中的源数据。例如，如果使用归零掩码，则将全零写入目的地寄存器或存储器。如果使用合并掩码，则保持在前值(如上所述)。

如果写掩码条件被设置为真值，则在1004，判定是否执行舍位或带符号/无符号饱和。如果舍位，则在1005，对源值进行舍位(例如移除最低有效位)并将结果存储在目的地寄存器或存储器中。如果使用带符号/无符号饱和，则在1006，在目的地寄存器或存储器中对结果进行饱和。然后，该过程结束。

以下给出了描述本发明的一个实施例的实现的伪代码。然而，应该理解，本发明的基本原理不限于伪代码中描述的特定实现。针对从四字到字节的带符号饱和提供伪代码示例。

A.VPMOVSQB指令(当目的地是寄存器时)

B.VPMOVSQB指令(当目的地是存储器时)

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替换实施例仅使用通过向量友好指令格式的向量运算。

图11A-11B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图11A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图11B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1100定义A类和B类指令模板，两者包括无存储器访问1105的指令模板和存储器访问1120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替换地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)的本发明的实施例，但是替换实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图11A中的A类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的完全舍入(round)控制型操作1110的指令模板、以及无存储器访问的数据变换型操作1115的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的时效性1125的指令模板和存储器访问的非时效性1130的指令模板。图11B中的B类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1112的指令模板以及无存储器访问的写掩码控制的vsize型操作1117的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的写掩码控制1127的指令模板。

通用向量友好指令格式1100包括以下列出的按照在图11A-11B中示出的顺序的如下字段。

格式字段1140－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段在无需仅有通用向量友好指令格式的指令集的意义上是任选的。

基础操作字段1142－其内容区分不同的基础操作。

寄存器索引字段1144-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替换实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段1146－其内容将以指定存储器访问的通用向量指令格式出现的指令与不指定存储器访问的通用向量指令格式出现的指令区分开；即在无存储器访问1105的指令模板与存储器访问1120的指令模板之间。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替换实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1150－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是上下文专用的。在本发明的一个实施例中，该字段被分成类字段1168、α字段1152、以及β字段1154。扩充操作字段1150允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段1160－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的比例。

位移字段1162A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段1162B(注意，位移字段1162A直接在位移因数字段1162B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1174(稍候在本文中描述)和数据操纵字段1154C确定。位移字段1162A和位移因数字段1162B在它们不用于无存储器访问1105的指令模板和/或不同的实施例可实现两者中的仅一个或均未实现的意义上是任选的。

数据元素宽度字段1164－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。该字段在如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度则不需要的意义上是任选的。

写掩码字段1170－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并写掩码和归零写掩码两者。当合并的向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间保护目的地中的任何元素集免于更新时，在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间使目的地中的任何元素集归零时，在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段1170的内容间接地标识了要执行的掩蔽操作)的本发明的实施例，但是替换实施例相反或另外允许掩码写字段1170的内容直接地指定要执行的掩蔽操作。

立即数字段1172－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在的意义上是任选的。

类字段1168－其内容在不同类的指令之间进行区分。参考图11A-B，该字段的内容在A类和B类指令之间进行选择。在图11A-B中，圆角方形用于指示专用值存在于字段中(例如，在图11A-B中分别用于类字段1168的A类1168A和B类1168B)。

A类指令模板

在A类非存储器访问1105的指令模板的情况下，α字段1152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1110和无存储器访问的数据变换型操作1115的指令模板分别指定舍入1152A.1和数据变换1152A.2)的RS字段1152A，而β字段1154区分要执行指定类型的操作中的哪一种。在无存储器访问1105指令模板中，比例字段1160、位移字段1162A以及位移比例字段1162B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1110的指令模板中，β字段1154被解释为其内容提供静态舍入的舍入控制字段1154A。尽管在本发明的所述实施例中舍入控制字段1154A包括抑制所有浮点异常(SAE)字段1156和舍入操作控制字段1158，但是替换实施例可支持、可将这些概念两者都编码成相同的字段或者只有这些概念/字段中的一个或另一个(例如，可只有舍入操作控制字段1158)。

SAE字段1156－其内容区分是否停用异常事件报告；当SAE字段1156的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段1158－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1158允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1150的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1115的指令模板中，β字段1154被解释为数据变换字段1154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1120的指令模板的情况下，α字段1152被解释为驱逐提示字段1152B，其内容区分要使用驱逐提示中的哪一个(在图11A中，为存储器访问时效性1125指令模板和存储器访问非时效性1130的指令模板分别指定时效性1152B.1和非时效性1152B.2)，而β字段1154被解释为数据操纵字段1154C，其内容区分要执行大量数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问1120的指令模板包括比例字段1160、以及任选的位移字段1162A或位移比例字段1162B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能很快地重新使用足以从高速缓存受益的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性的数据是不可能很快地重新使用足以从第一级高速缓存中的高速缓存受益且应当给予驱逐优先级的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1152被解释为写掩码控制(Z)字段1152C，其内容区分由写掩码字段1170控制的写掩码应当是合并还是归零。

在B类非存储器访问1105的指令模板的情况下，β字段1154的一部分被解释为RL字段1157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1112的指令模板和无存储器访问的写掩码控制VSIZE型操作1117的指令模板分别指定舍入1157A.1和向量长度(VSIZE)1157A.2)，而β字段1154的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1105指令模板中，比例字段1160、位移字段1162A以及位移比例字段1162B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作1110的指令模板中，β字段1154的其余部分被解释为舍入操作字段1159A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段1159A－只作为舍入操作控制字段1158，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1159A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1150的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1117的指令模板中，β字段1154的其余部分被解释为向量长度字段1159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问1120的指令模板的情况下，β字段1154的一部分被解释为广播字段1157B，其内容区分是否要执行广播型数据操纵操作，而β字段1154的其余部分被解释为向量长度字段1159B。存储器访问1120的指令模板包括比例字段1160、以及任选的位移字段1162A或位移比例字段1162B。

针对通用向量友好指令格式1100，示出完整操作码字段1174包括格式字段1140、基础操作字段1142以及数据元素宽度字段1164。尽管示出了其中完整操作码字段1174包括所有这些字段的一个实施例，但是完整操作码字段1174包括在不支持所有这些字段的实施例中的少于所有的这些字段。完整操作码字段1174提供操作码(opcode)。

扩充操作字段1150、数据元素宽度字段1164以及写掩码字段1170允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，期望用于通用计算的高性能通用无序核可仅支持B类，期望主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且期望用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有分离的图形和通用核的处理器中，图形核中的期望主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有期望用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。没有单独的图形核的另一处理器可包括支持A类和B类两者的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。以高级语言撰写的程序可被输入(例如，及时编译或者统计编译)到各种不同的可执行形式，包括：1)具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替换例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

图12A-D是示出根据本发明的实施例的示例性专用向量友好指令格式的方框图。图12A-D示出在其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值的意义上是专用的专用向量友好指令格式1200。专用向量友好指令格式1200可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图11A-B的字段，来自图12A-D的字段映射到来自图11A-B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1100的上下文中，本发明的实施例参考专用向量友好指令格式1200进行了描述，但是本发明不限于专用向量友好指令格式1200，声明的地方除外。例如，通用向量友好指令格式1100构想各种字段的各种可能的尺寸，而专用向量友好指令格式1200被示为具有专用尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1200中数据元素宽度字段1164被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1100构想数据元素宽度字段1164的其他尺寸)。

通用向量友好指令格式1100包括以下列出的按照图12A中示出的顺序的如下字段。

EVEX前缀(字节0-3)1202－以四字节形式进行编码。

格式字段1140(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段1140，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二-第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1205(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1157BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段1110－这是REX’字段1110的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替换实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1215(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段1164(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1220(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)的形式指定的第一源寄存器操作数进行编码且对具有两个或两个以上源操作数的指令有效；2)EVEX.vvvv针对特定向量位移对以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段1220对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1168类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0，如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1225(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，这些传统SIMD前缀被编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替换实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1152(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N，还被示为具有α)－如先前所述的，该字段是上下文专用的。

β字段1154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还被示为具有βββ)－如先前所述，该字段是内容专用的。

REX’字段1110－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1170(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)的特别行为。

实操作码字段1230(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1240(字节5)包括MOD字段1242、Reg字段1244、以及R/M字段1246。如先前所述的，MOD字段1242的内容将存储器访问和非存储器访问操作区分开。Reg字段1244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节1250(字节6)－如先前所述的，比例字段1252的内容用于存储器地址生成。SIB.xxx 1254和SIB.bbb 1256－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1162A(字节7-10)－当MOD字段1242包含10时，字节7-10是位移字段1162A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1162B(字节7)－当MOD字段1242包含01时，字节7是位移因数字段1162B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它可只在-128和127字节偏移量之间寻址；在64字节高速缓存线的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1162B是disp8的重新解释；当使用位移因数字段1162B时，通过位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(用于位移但具有大得多的范围的单一字节)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段1162B替代传统x86指令集8位位移。由此，位移因数字段1162B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段1172如先前所述地操作。

完整操作码字段

图12B是示出根据本发明的实施例的构成完整操作码字段1174的具有专用向量友好指令格式1200的字段的框图。具体地，完整操作码字段1174包括格式字段1140、基础操作字段1142、以及数据元素宽度(W)字段1164。基础操作字段1142包括前缀编码字段1225、操作码映射字段1215以及实操作码字段1230。

寄存器索引字段

图12C是示出根据本发明的一个实施例的构成寄存器索引字段1144的具有专用向量友好指令格式1200的字段的框图。具体地，寄存器索引字段1144包括REX字段1205、REX’字段1210、MODR/M.reg字段1244、MODR/M.r/m字段1246、VVVV字段1220、xxx字段1254以及bbb字段1256。

扩充操作字段

图12D是示出根据本发明的一个实施例的构成扩充操作字段1150的具有专用向量友好指令格式1200的字段的框图。当类(U)字段1168包含0时，它表明EVEX.U0(A类1168A)；当它包含1时，它表明EVEX.U1(B类1168B)。当U＝0且MOD字段1242包含11(表明无存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为rs字段1152A。当rs字段1152A包含1(舍入1152A.1)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1158A。舍入控制字段1154A包括一位SAE字段1156和两位舍入操作字段1158。当rs字段1152A包含0(数据变换1152A.2)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1154B。当U＝0且MOD字段1242包含00、01或10(表达存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1152B且β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1154C。其后是SIB字段1250、位移字段1162A或位移比例字段1162B。

当U＝1时，α字段1152(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1152C。当U＝1且MOD字段1242包含11(表明无存储器访问操作)时，β字段1154的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1157A；当它包含1(舍入1157A.1)时，β字段1154的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1159A，而当RL字段1157A包含0(VSIZE1157.A2)时，β字段1154的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1242包含00、01或10(表明存储器访问操作)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)和广播字段1157B(EVEX字节3，位[4]–B)。其后是SIB字段1250、位移字段1162A或位移比例字段1162B。

图13是根据本发明的一个实施例的寄存器架构1300的框图。在所示出的实施例中，有32个512位宽的向量寄存器1310；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1200对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段1159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段1159B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式1200的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是在zmm/ymm/xmm寄存器中的最低阶数据元素位置上执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1315－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替换实施例中，写掩码寄存器1315的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩蔽操作。

通用寄存器1325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)1345，在其上面使用了别名MMX打包整数平坦寄存器组1350——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

本发明的替换实施例可以使用较宽的或较窄的寄存器。另外，本发明的替换实施例可以使用更多、更少或不同的寄存器组和寄存器。

图14A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。这些逻辑块通过高带宽的互连网络(例如，环形网络)与某些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信，这依赖于应用。

图14A是根据本发明的各实施例的单个处理器核连同它与管芯上互连网络1402的连接以及其二级(L2)高速缓存1404的本地子集的框图。在一个实施例中，指令解码器1400支持具有打包数据指令集合扩展的x86指令集。L1高速缓存1406允许对高速缓存存储器的低等待时间访问进入标量和向量单元。尽管在一个实施例中(为了简化设计)，标量单元1408和向量单元1410使用分开的寄存器集合(分别为标量寄存器1412和向量寄存器1414)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1406读回，但是本发明的替换实施例可以使用不同的方法(例如使用单个寄存器集合，或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1404是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1404的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1404中，并且可以被快速访问，该访问与其他处理器核访问它们自己的本地L2高速缓存子集并行。被处理器核写入的数据被存储在其自己的L2高速缓存子集1404中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图14B是根据本发明的各实施例的图14A中的处理器核的一部分的展开图。图14B包括L1高速缓存1404的L1数据高速缓存1406A部分，以及关于向量单元1410和向量寄存器1414的更多细节。具体地说，向量单元1410是16宽向量处理单元(VPU)(见16宽ALU 1428)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU支持通过混合单元1420混合寄存器输入、通过数值转换单元1422A-B进行数值转换，以及通过复制单元1424进行对存储器输入的复制。写掩码寄存器1426允许断言(predicating)所得的向量写入。

本发明的实施例可以包括以上描述的各个步骤。这些步骤可在用于导致通用或专用处理器执行步骤的机器可执行指令中实现。另选地，这些步骤可由包含用于执行这些步骤的硬连线逻辑的专用硬件组件来执行，或由编程的计算机组件和自定义的硬件组件的任何组合来执行。

如在此所述的，指令可以指硬件的具体配置，如被配置成执行特定操作或具有预定功能的专用集成电路(ASIC)或者存储在嵌入非暂态计算机可读介质中的存储器中的软件指令。因而，附图中示出的技术可以使用存储在一个或多个电子设备(例如，终端站、网络元件等等)并在其上执行的代码和数据来实现。此类电子设备通过使用诸如非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)之类的计算机机器可读介质和暂态计算机机器可读通信介质(例如，电、光、声或其它形式的传播信号——诸如载波、红外信号、数字信号等)来(内部地和/或通过网络与其他电子设备)存储和传递代码和数据。另外，这类电子设备一般包括与一个或多个其它组件耦合的一组一个或多个处理器，所述一个或多个其它组件例如是一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如键盘、触摸屏和/或显示器)以及网络连接。该组处理器和其它组件的耦合一般是通过一个或多个总线和桥(也称总线控制器)达成的。存储设备和携带网络流量的信号分别表示一个或多个机器可读存储介质以及机器可读通信介质。因此，给定电子设备的存储设备通常存储代码和/或数据以供在该电子设备的一个或多个处理器上执行。当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。贯穿此详细描述，为解释起见，阐明了众多具体细节以提供对本发明的全面理解。然而，对本领域技术人员将显而易见的是，没有这些具体细节也可实践本发明。在某些实例中，并不详细描述众所周知的结构和功能以免混淆本发明的主题。因此，本发明的范围和精神应根据所附权利要求书来判断。

Claims

1.一种处理器，包括：

解码单元，被配置用于解码单个指令，所述单个指令指定要利用所述单个指令对多个源值执行的掩码操作、以及舍位和饱和操作中的一者，其中所述单个指令指示源值和目的地值的数据类型，其中所述数据类型是从包括四字、双字、字和字节的组中选择的；以及

执行单元，响应于所述单个指令的解码以用于：

从源位置中的多个源值中读取要下转换成经下转换的值并作为相应的数据元素存储在目的地位置的源操作数值；

读取存储在掩码寄存器中的与所述源操作数值对应的掩码寄存器位，所述掩码寄存器位用于指示是否对所述源操作数值执行所述掩码操作或转换操作；

如果所述掩码寄存器位指示要执行所述掩码操作，则执行所述掩码操作并将所述掩码操作的结果存储在所述目的地位置，其中如所述单个指令所指示，所述掩码操作是以下之一：

将所述目的地位置中的所述相应的数据元素的位设置为全部等于零；以及

保持先前存储在所述目的地位置的所述相应的数据元素中的现有值；以及

如果所述掩码寄存器位指示不要执行掩码操作，则下转换所述源操作数值并将经下转换的值存储在所述目的地位置，其中所述源操作数值的第一位数量大于所述目的地位置中的所述相应的数据元素的第二位数量，并且其中所述下转换是如由所述单个指令指示的舍位、带符号饱和、以及无符号饱和中的一者，

其中所述执行单元对于所述多个源值中的每一个重复上述操作。

2.如权利要求1所述的处理器，其特征在于，所述目的地位置包括目的地寄存器。

3.如权利要求1所述的处理器，其特征在于，所述目的地位置包括存储器。

4.如权利要求1所述的处理器，其特征在于，所述源操作数值包括128位值，且所述经下转换的值包括8位值。

5.一种用于执行一个或多个指令以执行操作的计算机实现的方法，所述操作包括：

解码单个指令，所述单个指令指定要利用所述单个指令对多个源值执行的掩码操作、以及舍位和饱和操作中的一者，其中所述单个指令指示源值和目的地值的数据类型，其中所述数据类型是从包括四字、双字、字和字节的组中选择的；

响应于所述单个指令的解码，

其中对于所述多个源值中的每一个重复上述操作。

6.如权利要求5所述的方法，其特征在于，所述目的地位置包括目的地寄存器。

7.如权利要求5所述的方法，其特征在于，所述目的地位置包括存储器。

8.如权利要求5所述的方法，其特征在于，所述源操作数值包括128位值，且所述经下转换的值包括8位值。

9.一种计算机系统，包括：

动态随机存取存储器(DRAM)；以及

处理器，耦合到所述动态随机存取存储器，所述处理器响应于一个或多个指令操作用于：

响应于所述单个指令的解码，

如果所述掩码寄存器位指示不要执行掩码操作，则下转换所述源操作数值并将经下转换的值存储在所述的目的地位置，其中所述源操作数值的第一位数量大于所述目的地位置中的所述相应的数据元素的第二位数量，并且其中所述下转换是如由所述单个指令指示的舍位、带符号饱和、以及无符号饱和中的一者，

其中对于所述多个源值中的每一个重复上述操作。

10.如权利要求9所述的系统，其特征在于，所述目的地位置包括目的地寄存器。

11.如权利要求9所述的系统，其特征在于，所述目的地位置包括存储器。

12.如权利要求9所述的系统，其特征在于，所述源操作数值包括128位值，且所述经下转换的值包括8位值。

13.一种非瞬态机器可读介质，其上存储有一个或多个指令，所述指令在被执行时致使机器执行如权利要求5-8中任一项所述的方法。

14.一种用于执行一个或多个指令的设备，包括多个装置，每个装置用于执行如权利要求5-8中任一项所述的方法的相应步骤。