CN114691316A - 基于软件优先级提示的自主且可扩展的资源控制 - Google Patents

Abstract

本申请公开了基于软件优先级提示的自主且可扩展的资源控制。描述了用于基于软件优先级的资源控制的装置、方法和系统的实施例。在实施例中，装置包括资源共享硬件和多个核。资源共享硬件用于在核之中共享该共享资源。第一核包括用于执行多个线程的第一执行电路。第一核还包括可由软件编程的寄存器。第一寄存器用于存储第一线程的第一标识符、以及用于指示第一线程的第一优先级的第一优先级标签，该第一线程的第一优先级相对于第二线程的第二优先级。第二寄存器用于存储第二线程的第二标识符、以及用于指示第二线程的第二优先级的第二优先级标签，该第二线程的第二优先级相对于第一线程的第一优先级。资源共享硬件用于使用第一优先级和第二优先级来控制由第一线程和第二线程对共享资源的访问。

Description

基于软件优先级提示的自主且可扩展的资源控制

技术领域

本发明的领域总体上关于计算机架构，并且更具体地关于分配共享资源。

背景技术

多核处理器中的处理器核可使用共享系统资源，诸如，高速缓存(例如，末级高速缓存或LLC)、系统存储器、输入/输出(I/O)设备和互连。提供给应用的服务的质量会由于对这些或其他共享资源的争用而降级和/或不可预测。

一些处理器包括诸如来自英特尔公司的资源调配技术(RDT)之类的技术，这些技术实现对诸如LLC和存储器带宽之类的共享资源如何正由在处理器上执行的不同应用使用的可见性和/或对其控制。例如，此类技术可供系统软件监测资源使用和延迟，或防止对资源或资源的部分的访问。

附图说明

在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，并且其中：

图1A是根据实施例的处理器核的框图，在该实施例中，所分配的共享资源可以是高速缓存和/或存储器带宽；

图1B图示根据实施例的平台服务质量寄存器；

图1C图示根据实施例的用于指示特征支持的技术；

图1D图示根据实施例的用于优先级标签至优先级映射的逐资源寄存器；

图2A图示根据实施例的方法；

图2B图示根据实施例的方法；

图3A图示根据实施例的软件与硬件之间的接口；

图3B图示根据实施例的方法；

图3C图示根据实施例的方法；

图4A是图示根据实施例的通用向量友好指令格式及其A类指令模板的框图；

图4B是图示根据实施例的通用向量友好指令格式及其B类指令模板的框图；

图5A是图示根据实施例的示例性专用向量友好指令格式的框图；

图5B是图示根据实施例的构成完整操作码字段的具有专用向量友好指令格式的字段的框图；

图5C是图示根据实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图；

图5D是图示根据实施例的构成扩充操作字段的具有专用向量友好指令格式的字段的框图；

图6是根据实施例的寄存器架构的框图；

图7A是图示根据实施例的示例性有序流水线以及示例性寄存器重命名的、乱序发布/执行流水线两者的框图；

图7B是图示根据实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；

图8A是根据实施例的单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的框图；

图8B是根据实施例的图8A中的处理器核的一部分的展开图；

图9是根据实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；

图10示出根据实施例的系统的框图；

图11是根据实施例的第一更具体的示例性系统的框图；

图12是根据实施例的第二更具体的示例性系统的框图；

图13是根据实施例的芯片上系统(SoC)的框图；以及

图14是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多特定细节。然而，应当理解，实施例可在没有这些特定细节的情况下实施。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是并非每个实施例都一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一实施例。进一步地，当结合实施例来描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例来实施此类特征、结构或特性均落在本领域技术人员的知识范围之内。

如在本说明书和权利要求书中所使用，并且除非以其他方式指定，否则对用于描述要素的序数形容词“第一”、“第二”、“第三”等的使用仅仅指示正在引用要素的特定实例或类似要素的不同实例，并且不旨在暗示如此描述的这些要素在时间上、空间上、按等级或按任何其他方式必须按照特定的顺序。另外，如在本发明的实施例的描述中所使用，在多个项之间的“/”字符可意指所描述的内容可包括第一项和/或第二项(和/或任何其他附加项)，或者可使用、利用和/或根据第一项和/或第二项(和/或任何其他附加项)来实现。

此外，术语“位”、“标志”、“字段”、“条目”、“指示符”等可用于描述无论是以硬件还是以软件实现的、任何类型或内容的寄存器、表、数据库或其他数据结构中的存储位置，但是这些术语不旨在将本发明的实施例限于任何特定类型的存储位置或任何特定存储位置内的任何特定数量的位或其他元素。例如，术语“位”可用于指代寄存器内的位的位置和/或被存储在或要被存储在该位的位置中的数据。术语“清除”可用于指示将逻辑值0存储在存储位置中，或以其他方式使逻辑值0存储在存储位置中；并且术语“置位”可用于指示将逻辑值1、全1或某个其他指定值存储在存储位置中，或以其他方式使逻辑值1、全1或某个其他指定值存储在存储位置中；然而，这些术语不旨在将本发明的实施例限于任何特定的逻辑约定，因为任何逻辑约定可在本发明的实施例中使用。

在本说明书及其附图中，术语“线程”和/或标记为“线程”的块可意指和/或表示可在核上、由核和/或向核执行、运行、处理、创建、创建、指派等的应用、软件线程、进程、虚拟机、容器等。

术语“核”可意指任何处理器或执行核，如本说明书及其附图中所描述和/或所图示和/或如本领域中已知的，并且术语“处理器核”、“执行核”和“核”旨在是同义的。术语“非核”可意指在处理器或芯片上系统(SoC)中/上但不在核内的任何电路、逻辑、子系统等(例如，集成存储器控制器(iMC)、功率管理单元、性能监测单元、系统和/或I/O控制器等)，如本说明书及其附图中所描述和/或所图示和/或如本领域中已知的(例如，按照名称非核、系统代理等)。然而，在说明书和附图中对术语核和非核的使用并不限制任何电路、硬件、结构等的位置，因为电路、硬件、结构等的位置在各实施例中可有所不同。

例如，(如下文所定义的)MSR 104可表示一个或多个寄存器，这一个或多个寄存器中的一个或多个可以在核中，这一个或多个寄存器中的一个或多个可以在非核中，等等。如下文所述，被包括在实施例中的MSR可以对应于任何一个或多个型号专用寄存器、机器专用寄存器等以对处理器性能进行控制和报告、处置系统相关的功能，并且可以是可由应用程序访问的或可能无法由应用程序访问。因此，对包括MSR的实施例的描述并不限于使用如所描述的MSR；实施例可附加地或替代地使用任何其他存储以用于控制、配置、状态等信息。

术语“服务质量”(或QoS)可用于意指或包括在本说明书中提及的和/或在本领域中已知的、对于单独线程、线程组(包括所有线程)、(多个)线程的类型的服务质量的任何衡量，包括性能、可预测性等的衡量和/或与性能、可预测性等有关的衡量。术语“存储器带宽分配”(或MBA)可用于指用于分配存储器带宽和/或所分配的、所提供的、可用的等、或要分配的等存储器带宽的量的技术或该技术的使用。

本发明的实施例可被用在计算机和信息处理系统中，以分配和/或实施诸如高速缓存和存储器之类的共享资源的分配，并且在具有不同优先级的多个线程正在被执行和/或等待被执行时提供改善的性能和/或QoS。实施例可供软件受益于以硬件和/或固件实现的和/或由硬件和/或固件控制的、用于分配资源的一种或多种技术或机制(基于硬件的分配)，而无需软件监测或跟踪资源使用、和/或对基于硬件的分配进行编程或配置，或知晓资源分配策略。因此，可自主地和/或以比软件需要知晓的更精细的粒度来执行基于硬件的分配，并且可实现对基于硬件的分配的改进、扩展和附加，而无需软件被修改。实施例还可供资源分配更具响应性地被执行，例如，响应于对资源的变化的使用和需求，硬件可比软件更快地调整资源分配。

在图1A中图示一些实施例的方面，图1A示出处理器核100，其包括用于执行四个线程110、120、130和140的硬件执行资源(例如，同时多线程4核或SMT4核)。在实施例中，任何数量的线程可在任何数量的核上执行(例如，四个线程在一个核上)。在实施例中，处理器和/或核可包括一个或多个存储位置，诸如一个或多个机器/型号专用寄存器(MSR)或其他控制或配置寄存器，在图1中示出为平台QoS寄存器(PQR)112、122、132和142，它们可被编程/配置为与线程相关联(例如，一个核范围的逐线程的PQR、以及在其他核中的其他核范围的逐逻辑处理器的PQR)。每个此类PQR可通过软件而配置有优先级标签，以与对应的线程相关联，使得优先级标签处理器硬件可将线程优先级标签用作用于分配共享资源的任何已知或新颖的技术的部分。

在实施例中，共享资源可包括可被制造在与处理器核100相同的衬底(例如，半导体芯片或管芯、SoC等)上的高速缓存、以及可在一个或多个分开的衬底上和/或在与包含共享高速缓存的封装分开的一个或多个封装中的存储器；然而，在各实施例中，共享资源(例如，高速缓存和/或存储器)和使用方(例如，核和/或线程)在衬底、小芯片、多芯片模块、封装等中/上的任何布置和/或整合是可能的。

实施例可包括具有任何架构的任何数量的核(例如，实施例可包括具有含不同架构的核的异构处理器或系统)，其中每个核具有任何数量的线程(例如，实施例可包括具有和/或支持第一数量的线程的第一核以及具有和/或支持第二(其可以与第一不同)数量的线程的第二核)。

图1B示出PQR 150，该PQR 150可与图1的PQR 112、122、132和/或142中的任一个或每一个对应。在实施例中，PQR 150可表示处理器或处理器核中的若干PQR中的一个(例如，根据

64或IA-32架构的IA32_PQR_ASSOC)。如图所示，PQR 150包括资源监测标识(RMID)字段152、服务类(CLOS(或COS))字段154、以及优先级标签(PTAG)字段156，其中的每一个可被示出为PQR 150的特定的位，但是在各实施例中，其中的每一个可以是PQR 150内的任何位(即，在任何位置处)和/或位数。此外，任何此类字段的最低有效位(LSB)、最高有效位(MSB)和/或位数可取决于处理器/核或处理器/核的版本，并且例如可使用处理器标识指令(例如，CPUID)来检测/枚举，该处理器标识指令可直接地(例如，通过返回一个或多个特定的位的位置)和/或间接地(例如，通过返回从位0的偏移和/或字段的尺寸)指示信息。

例如，RMID字段152的最低有效位(LSB)可以是PQR 150的位0，RMID字段152的最高有效位(MSB)可以是PQR 150的位9，CLOS字段154的LSB可以是PQR 150的位32，PTAG字段156的LSB可以是PQR 150的位48，和/或PTAG字段156的MSB可以是PQR 150的位49至位63中的任何位(例如，是使用CPUID指令可检测/可枚举的)。

在实施例中，物理处理器可针对每个逻辑处理器(例如，硬件线程)提供一个PQR,诸如，PQR 150，使得软件可利用软件定义的RMID值对PQR的RMID字段编程，以标识要在与该PQR对应的逻辑处理器上执行或被调度以供在与该PQR对应的逻辑处理器上执行的线程。软件还可利用CLOS值和PTAG中的一者或这两者对该PQR编程，以与由RMID值标识的线程相关联。CLOS值可被用作线程可被分组到其中的资源控制标签。PTAG值可用于提供线程的、相对于其他线程的优先级的指示，使得硬件可使用PTAG值将一个或多个资源的份额和/或对一个或多个资源的访问权分配给线程。在实施例中，PTAG值可以是提示，使得硬件可使用该值但不被要求使用该值。

在实施例中，可由诸如在服务器计算机系统中的、知晓资源控制机制的软件使用CLOS值来直接控制资源；而可由诸如在客户端计算机系统中的、不知晓资源分配机制的软件使用PTAG值来间接影响对资源的硬件分配。因此，实施例供CLOS值被使用以允许软件作出资源控制和分配决策，并且供更抽象的值PTAG值被使用以允许硬件/固件基于来自软件的相对线程优先级的指示来作出资源控制和分配决策。实施例可供PTAG如在本说明书中/由本说明书所描述/所实现地单独地被使用，或结合CLOS值的任何已知(例如，如图1B中所示的高速缓存分配)或新颖的使用而被使用

在实施例中，PQR可在上下文切换期间被编程和/或被重编程为供期望的配置被应用于要执行的每个线程。

返回图1A，软件可利用CLOS值对PQR 112、122、132和142中的每一个编程，该CLOS值可与任何其他CLOS值相同或不同，此类资源可基于CLOS值而被控制。为了提供该资源控制，处理器还可针对每个CLOS包括一个或多个可编程MSR，软件也可对该可编程MSR编程以定义针对每个CLOS的控制策略。作为示例，MSR的第一集合(例如，容量位掩码MSR或CMBMSR)可被编程为定义可共享高速缓存(例如，以及末级高速缓存(LLC)或第三级(L3)高速缓存)的哪些路(way)可由每个CLOS的线程使用。作为另一示例，MSR的第二集合(例如，MBA延迟MSR)可被编程为定义哪些MBA值(例如，延迟或扼制水平)要被用于每个CLOS的线程。CLOS值用于资源控制的其他使用是可能的。

附加地或替代地，软件可利用PTAG值对PQR 112、122、132和142中的每一个编程，该PTAG值可与其他PTAG值中的任何PTAG值相同或不同，使得硬件可根据PTAG和/或从PTAG值导出的优先级将资源分配给线程。因此，软件可将PTAG值指派给线程，但以其他方式将监测、分配和分配实施的控制让与给硬件/固件，从而允许硬件/固件偏置/平衡，并且软件可尝试基于线程优先级来优化功率和性能、资源的使用。

例如，实施例可提供对资源的工作节省的分配和重新分配而不是固定的分配和重新分配，使得线程可被给予对不是正由较高优先级线程使用的资源的访问权。实施例提供受硬件控制的、工作节省的分配可防止由于向高优先级的但不活跃的线程的资源分配而导致的对性能和/或电池寿命的负面影响。另外，实施例可供线程优先级基于PTAG而在分配未向其提供架构(例如，通过MSR)控制的微架构资源时被使用，无论这些资源和/或用于分配这些资源的机制在处理器内部还是外部、和/或是否当前定义的(即，PTAG用于分配资源的用途可扩展到图形器件和其他协处理器和/或扩展到未来的资源和分配机制，而无需对软件的变化)。类似地，通过提供基于线程优先级的工作节省的资源分配而不是固定分配，实施例可提供向图形器件和其他协处理器的LLC、存储器带宽等的分配。实施例的使用可在异构/混合式处理器/SoC中提供益处(例如，以避免低优先级线程具有对高计算引擎所需的资源(例如，LLC或存储器)的固定分配)。

在实施例中，软件可基于任何期望的考量或因素(诸如，期望的QoS、优先级、重要性、前台相对于后台等)将PTAG值指派给线程。(相比基于为服务器系统设计的多租户方式的现有技术，其为客户端系统提供更多灵活性)。

随后，硬件可使用PTAG值和/或从PTAG值导出的线程优先级来分配资源(核、非核、功率等)。例如，图1B描绘了PTAG值用于分配共享核资源(同时多线程(SMT)资源、专用于核的高速缓存(例如，高速缓存分配技术(CAT)和/或代码/数据优先级排定(CDP)技术可应用于其的第二级(L2)高速缓存)、共享转换后备缓冲器(STLB))和/或共享非核资源(例如，可根据任何新颖的或已知的(RDT等)技术被共享/分配的资源)。

图1C示出指示对实施例的支持的处理器的示例。如图1C中所示，响应于指令(例如，在

x86处理器中，利用EAX＝10H且ECX＝00H来执行的CPUID指令)，处理器寄存器(例如，EBX)可返回关于基于根据实施例的线程优先级特征(THRD)的共享资源分配是否被支持的指示(例如，在位4中)、以及关于其他共享资源监测/分配特征是否被支持的指示(例如，位3用于MBA，位2用于L2高速缓存，位1用于L3高速缓存)。

对实施例的支持的进一步的细节还可利用指令(例如，利用EAX＝10H且ECX＝04H执行的CPUID指令，其中，ECX中的值04H可被定义为用于线程优先级特征的资源标识符)来检测/枚举，该指令返回：第一值(例如，在EAX位7:0中)，用于指示所支持的优先级的数量(例如，第一值减1)；第二值(例如，在EDX位16:0中)，用于指示所支持的PTAG值的数量(例如，第二值减1)；以及第三值(例如，在EDX位23:16中)，用于指示从PQR中的PTAG字段的位0的偏移(例如，如图1B中所示)。

在实施例中，硬件/固件可通过提供PTAG值至优先级值的逐资源映射来基于PTAG值管理多个共享资源。例如，可提供多个(例如，针对每个资源一个)PTAG至优先级映射MSR，以允许软件配置针对每个资源的PTAG至不同优先级的映射。这些MSR可以是封装范围的，使得映射可被应用于跨封装中的任何或全部处理器/核被共享的资源。图1D图示根据实施例的一个此类PTAG至优先级MSR(IA32_Thread_QOS_Priority_n，其中，n指示资源)，其中，位7:0用于将第一PTAG值(例如，0)映射至第一优先级值，位15:8用于将第二PTAG值(例如，1)映射至第二优先级值，并且位23:16用于将第三PTAG值(例如，2)映射至第三优先级值。

各实施例可提供允许软件对PTAG至优先级MSR编程以配置映射，和/或为了易于使用，提供映射(例如，通过利用默认值来预配置PTAG至优先级MSR、或对默认值进行硬连线)。在实施例中，指令(例如，如上所述的利用EAX＝10H且ECX＝04H执行的CPUID指令)可返回：第一值(例如，在EDX位24中)，用于指示默认的PTAG至优先级配置是否被支持；和/或第二值(例如，在EDX位24中)用于指示可编程PTAG至优先级配置是否被支持。因此，实施例提供在无需附加的软件支持的情况下扩展被管理的资源的能力。在实施例中，可支持基于优先级的工作节省的算法的任何资源可被支持和预配置，使得现有的软件将不被修改而起作用以支持附加的硬件资源。用于提供基于优先级的支持的硬件算法也可在没有软件改变的情况下被修改/改进。然而，实施例提供例如在软件被修改的情况下供软件覆写默认配置的能力。

图2A图示用于使用实施例的系统引导流200。在202中，引导流开始。在204中，(例如，使用CPUID指令)确定硬件是否支持使用根据实施例的线程优先级特征的共享资源分配。如果不是，则在208中，引导流继续(该特征不启用)。如果是，则在204中，确定软件是否支持使用该特征(例如，它是否在Windows注册表中被启用)。如果不是，则在208中，引导流继续(该特征不启用)。如果是，则在206中，用于该特征的软件支持被启用，随后在208中，引导流继续(该特征被启用)。

在实施例中，在该特征被启用后，软件(例如，诸如Windows之类的操作系统(OS))可使用一条或多条CPUID指令(如上所述)来检测对该特征的支持的细节，诸如，优先级值的数量、PTAG值的数量、以及PTAG字段偏移。软件随后可分类为各级别以用作PTAG值，其中，这些级别可基于期望的QoS、优先级、重要性、前台相对于后台，等等。例如，这些级别可对应于由Windows任务管理器指示的任务/进程的类型，其可包括App(应用)、后台进程、以及Windows进程。对于附加的调节控制，可利用附加的因素(例如，Windows注册表控制)。例如，PTAG值可与如下所述的(以及如图1A中所图示的)任务/进程的优先级对应，其中，最低PTAG值(例如，0)被用于最高优先级任务/进程，并且增加的PTAG值一直到最大PTAG值被用于降低的优先级：

·后台：用于为后台工作设置的PTAG级别；处于该级别的线程的值可预配置为最大值(例如，所支持的PTAG值的数量减1)

·默认：用于为前台工作设置的PTAG级别；处于该级别的线程的值可预配置为最小值(例如，0)

·媒体：用于为媒体QoS工作设置的PTAG级别；处于该级别的线程的值可预配置为最大级别(例如，所支持的PTAG值的数量减1)

·多媒体：用于为多媒体QoS工作设置的PTAG级别；处于该级别的线程的值可预配置为最小值(例如，0)

在实施例中，在确定了逐线程的PTAG值(例如，如上所述，基于级别、注册表配置、PTAG和优先级级别的约束、和/或PTAG字段的尺寸/偏移)之后，软件(例如，OS)可将一个或多个PTAG值写入用于一个或多个线程的PQR PTAG字段，例如，如在图2B的方法210中所示。

在方法210的212中，软件线程正在被执行或正通过上下文切换被切换出。在214中，确定该线程是否既不重要又是短运行的。如果是(即，没有理由改变运行的或被切换出的线程的PTAG值)，则在220中，线程执行或上下文切换继续。如果否，则在216中，确定用于核的QoS是否改变且线程优先级特征是否被启用。如果否，则在220中，线程执行或上下文切换继续。如果是，则在218中，对应PQR中的PTAG值被更新，随后在220中，线程执行或上下文切换继续。

随后，基于被编程到PQR中的PTAG值，可由硬件和/或固件自主地执行共享资源管理(其可包括核资源的管理、非核资源的管理、以及功率管理)。与可根据现有的软件控制的技术(例如，使用CLOS值的RDT)执行的对共享资源的固定分配相反，实施例提供基于优先级的工作节省的分配，使得较低优先级线程可访问不被较高优先级线程消耗的资源。

实施例可提供对基于来自软件的线程优先级提示哪些资源被分配的控制。例如，实施例可提供第一新MSR(THREAD_PRIORITY_FEATURE_SUPPORT MSR)，其可以是只读的，其具有：第一位(例如，位0)，该第一位如果被设置为1，则指示基于线程优先级提示，第一资源(例如，存储器带宽)可被分配；第二位(例如，位1)，该第二位如果被设置为1，则指示基于线程优先级提示，第二资源(例如，LLC)可以被分配，等等。在实施例中，任何此类位或所有此类位可默认地被设置为1。另外或替代地，实施例可提供第二新MSR(THREAD_PRIORITY_FEATURE_CONTROL MSR)，其可以是读-写的，其具有：第一位(例如，位0)，该第一位如果被设置为1，则基于线程优先级提示，启用第一资源(例如，存储器带宽)的分配；第二位(例如，位1)，该第二位如果被设置为1，则基于线程优先级提示，启用第二资源(例如，LLC)的分配，等等。在实施例中，任何此类位或所有此类位可默认地设置为1，和/或是可编程的以允许软件清除它们以基于线程优先级提示禁用对对应的资源的分配。

图3A图示处理器(或SoC)中的、根据实施例的在软件与硬件/固件之间的接口。核310中的PQR 312可被编程有PTAG值314。PQR 312是架构MSR，使得它可由软件编程。在其他硬件上，L3优先级单元320中的(多个)LLC优先级寄存器322、存储器优先级单元330中的(多个)存储器优先级寄存器332、监听过滤优先级单元340中的(多个)监听过滤优先级寄存器342、以及(多个)功率管理优先级寄存器352中的每一个(其中的每一个可在非核或系统代理的一个或多个单元中)是非架构MSR或控制寄存器，该非架构MSR或控制寄存器可由微代码、固件和/或互连内(IDI)消息或响应于微代码、固件和/或互连内(IDI)消息、基于PQR312的内容而被加载。在实施例中，L3优先级单元320、存储器优先级单元330、以及监听过滤优先级单元340中的每一个或任一个可表示以下各项，与以下各项对应，包括以下各项，被包括在以下各项中，实现以下各项，被实现为以下各项，等等：高速缓存容量过滤器(CCF)、高速缓存控制电路、存储器控制电路、高速缓存代理，归属地代理、高速缓存-归属地代理、归属地代理控制器(HAC)等。

在实施例中，PTAG值314可由硬件/固件326、336和/或346映射、转换、变换或以其他方式使用为分别用于存储在优先级寄存器322、332和/或342中的一个或多个优先级值、CLOS值、掩码值等，和/或生成/提供分别用于存储在优先级寄存器322、332和/或342中的一个或多个优先级值、CLOS值、掩码值等，使得硬件/固件可基于这些优先级寄存器的内容来控制资源。例如，由硬件/固件使用的、用于高速缓存分配和/或监听过滤的位掩码、用于MBA的延迟或扼制值等可基于由软件提供的PTAG值。在实施例中，PTAG值自身可由硬件/固件用于管理/分配资源，诸如，用于功率管理、功率平衡、频率控制等。

图3B图示根据实施例的设置线程优先级提示并将线程优先级提示用于资源控制/分配的方法。在实施例中，该方法可由软件(例如，OS)、基本输入/输出系统(BIOS)、微代码、固件、硬件等执行，和/或响应于软件(例如，OS)、基本输入/输出系统(BIOS)、微代码、固件、硬件等而被执行，如在图3B中所示。

在360中，可基于由固件常数提供的约束来配置(例如，利用来自固件的写入命令)资源分配硬件和/或控制逻辑/存储在361中，可在BIOS执行时存储配置信息(例如，用于高速缓存分配的位掩码寄存器的内容)。在362中，BIOS执行。在363中，可使用在361中存储的配置信息重新配置资源分配硬件和/或控制逻辑存储。注意，361和363可被包括在方法中以供BIOS以无驱逐模式(NEM)执行。

在364中，可基于QoS硬件、固件、参数等的调节/校准来(例如，由调试软件)更新资源分配硬件和/或控制逻辑/存储配置。

在365中，软件(例如，OS)调用第一CPUID指令(如上所述)，以确定基于根据实施例的线程优先级提示的资源分配是否被支持。在366中，返回对基于根据实施例的线程优先级提示的资源分配的支持的指示(例如，EBX[4]＝1)。在367中，软件调用第二CPUID指令以确定对基于根据实施例的线程优先级提示的资源分配的支持的细节。在368中，返回细节(例如，所支持的优先级的数量、所支持的PTAG的数量、PTAG字段偏移、PTAG至优先级映射被(或不被)预配置，逐资源PTAG至优先级映射MSR不被(或被)支持)。

在369中，在上下文切换时，软件(例如，OS)向与要执行的线程对应的PQR写入用于该线程的PTAG值。该写入可以是用于该线程的线程ID被写入PQR所利用的相同写入。

在370中，硬件/固件使用PTAG值或从PTAG值导出的一个或多个值/掩码来配置、设置、执行和/或实施一个或多个高速缓存分配技术(例如，以使去往/来自高速缓存的通信量偏置)。在371中，硬件/固件使用PTAG值或从PTAG值导出的一个或多个值来配置、设置、执行和/或实施一个或多个MBA技术(例如，以使去往/来自存储器的通信量偏置)。在372中，硬件/固件使用PTAG值或从PTAG值导出的一个或多个值来配置、设置、执行和/或实施一个或多个功率管理算法/技术。

在各实施例中，可使用这些硬件/固件资源分配/管理技术中的任一个或其任何组合(例如，如在370、371和372中)。此外，实施例供(例如，其他/附加的资源的)其他/附加的硬件/固件资源分配/管理技术基于PTAG值被执行，而无需对将PTAG值写入PQR的软件(例如，OS)的改变。例如，实施例可供新的/附加的资源使用在软件可被修改以使用的新的/经修改的MSR中的CLOS值而直接被控制，并且可基于软件不必被修改以使用的PTAG值而被间接地管理。

实施例还可供PTAG值作为现有的上下文切换流(例如，使用MSR列表和/或XSAVE/XRSTOR指令)的部分而被保存和恢复，以减少对PTAG值的支持的上下文切换开销。

图3C图示根据实施例的用于基于软件优先级的资源控制的方法。在该方法中，存储RMID、PTAG和/或CLOS可对应于和/或响应于如上所述的来自由系统软件编程的PQR的指令对应。

在380中，将RMID和PTAG存储在第一核中的第一PQR中。在381中，可将CLOS存储在第一PQR中。在382中，将RMID和PTAG存储在第一核中的第二PQR中。在383中，可将CLOS存储在第二PQR中。在384中，可将RMID和PTAG存储在第二核中的第三PQR中。在385中，可将CLOS存储在第三PQR中。

在386中，例如，如已知的和/或如上文/下文所描述，可将资源和/或资源的部分分配给线程。在387中，例如，如已知的和/或如上文/下文所描述，可测量对一个或多个资源和/或资源的部分的动态需求。在388中，可基于PTAG和需求将一个或多个资源和/或资源的部分重新分配给一个或多个线程。在389中，使用PTAG来控制对共享资源和/或资源的部分的访问。

附加描述

下文描述用于支持系统、处理器和仿真的机制，包括指令集。例如，下文描述的内容详述根据实施例的可以在核中使用的指令执行的方面，包括各种流水线级，诸如取出、解码、调度、执行、引退等。

不同附图可以示出实施例的对应方面。例如，图1A中的框中的任一个和/或图1A中的框可对应于其他附图中的框。进一步对于示例，图1A中的表示核的框可以对应于其他附图中的任一幅中(诸如在根据实施例的系统的框图中)的表示核的框。由此，由该系统级框图表示的实施例可以包括其他附图中示出的框中的任一个以及在对那些其他附图的描述中的细节中的任一个。相同情况对于描绘SoC、多核处理器等的附图也是成立的。

指令集

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现可在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的单指令多数据(SIMD)扩展集(参见例如2014年9月的

64和IA-32架构软件开发者手册；并且参见2014年10月的

高级向量扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用具有向量友好指令格式的向量操作。

图4A-图4B是图示根据实施例的通用向量友好指令格式及其指令模板的框图。图4A是图示根据实施例的通用向量友好指令格式及其A类指令模板的框图；而图4B是图示根据实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，示出通用向量友好指令格式1100，针对其定义A类和B类指令模板，这两者都包括无存储器访问1105的指令模板和存储器访问1120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图4A中的A类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的完全舍入控制型操作1110的指令模板、以及无存储器访问的数据变换型操作1115的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的时效性1125的指令模板和存储器访问的非时效性1130的指令模板。图4B中的B类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1112的指令模板以及无存储器访问的写掩码控制的vsize型操作1117的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的写掩码控制1127的指令模板。

通用向量友好指令格式1100包括以下列出的按照在图4A-4B中图示的顺序的如下字段。

格式字段1140——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1142——其内容区分不同的基础操作。

寄存器索引字段1144——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段1146——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1105的指令模板与存储器访问1120的指令模板之间进行区分。存储器访问操作从存储器层次结构读取和/或写入到存储器层次结构(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1150——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在一个实施例中，该字段被分成类字段1168、α字段1152和β字段1154。扩充操作字段1150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段1160——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段1162A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段1162B(注意，位移字段1162A直接在位移因数字段1162B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1174(稍后在本文中描述)和数据操纵字段1154C确定。位移字段1162A和位移因数字段1162B不用于无存储器访问1105的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1162A和位移因数字段1162B是任选的。

数据元素宽度字段1164——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段1170——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在一个实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1170的内容间接地标识要执行的掩码)的实施例，但是替代实施例替代地或附加地允许掩码写字段1170的内容直接指定要执行的掩码。

立即数字段1172——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段1168——其内容在不同类的指令之间进行区分。参考图4A-图4B，该字段的内容在A类和B类指令之间进行选择。在图4A-图4B中，圆角方形用于指示特定的值存在于字段中(例如，在图4A-图4B中分别用于类字段1168的A类1168A和B类1168B)。

A类指令模板

在A类非存储器访问1105的指令模板的情况下，α字段1152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1110和无存储器访问的数据变换型操作1115的指令模板分别指定舍入1152A.1和数据变换1152A.2)的RS字段1152A，而β字段1154区分要执行所指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1110的指令模板中，β字段1154被解释为其(多个)内容提供静态舍入的舍入控制字段1154A。尽管在所述实施例中舍入控制字段1154A包括抑制所有浮点异常(SAE)字段1156和舍入操作控制字段1158，但是替代实施例可将这两个概念支持到同一字段中(例如，可将这两个概念编码为同一字段)，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1158)。

SAE字段1156——其内容区分是否禁用异常事件报告；当SAE字段1156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段1158——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的一个实施例中，舍入操作控制字段1158的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1115的指令模板中，β字段1154被解释为数据变换字段1154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1120的指令模板的情况下，α字段1152被解释为驱逐提示字段1152B，其内容区分要使用驱逐提示中的哪一个(在图4A中，对于存储器访问时效性1125的指令模板和存储器访问非时效性1130的指令模板分别指定时效性的1152B.1和非时效性的1152B.2)，而β字段1154被解释为数据操纵字段1154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1152被解释为写掩码控制(Z)字段1152C，其内容区分由写掩码字段1170控制的写掩码应当是合并还是归零。

在B类非存储器访问1105的指令模板的情况下，β字段1154的一部分被解释为RL字段1157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1112的指令模板和无存储器访问的写掩码控制VSIZE型操作1117的指令模板分别指定舍入1157A.1和向量长度(VSIZE)1157A.2)，而β字段1154的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作1110的指令模板中，β字段1154的其余部分被解释为舍入操作字段1159A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段1159A——正如舍入操作控制字段1158，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1159A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的一个实施例中，舍入操作控制字段1159A的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1117的指令模板中，β字段1154的其余部分被解释为向量长度字段1159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问1120的指令模板的情况下，β字段1154的一部分被解释为广播字段1157B，其内容区分是否要执行广播型数据操纵操作，而β字段1154的其余部分被解释为向量长度字段1159B。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。

针对通用向量友好指令格式1100，示出完整操作码字段1174包括格式字段1140、基础操作字段1142和数据元素宽度字段1164。尽管示出了其中完整操作码字段1174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1174包括少于所有的这些字段。完整操作码字段1174提供操作代码(操作码)。

扩充操作字段1150、数据元素宽度字段1164和写掩码字段1170允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，JIT编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图5A是图示根据实施例的示例性专用向量友好指令格式的框图。图5A示出专用向量友好指令格式1200，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1200是专用的。专用向量友好指令格式1200可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图4A-图4B的字段，来自图5A的字段映射到来自图4A-图4B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1100的上下文中参考专用向量友好指令格式1200描述了实施例，但是本发明不限于专用向量友好指令格式1200，除非另有声明。例如，通用向量友好指令格式1100构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1200示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1200中数据元素宽度字段1164被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1100构想数据元素宽度字段1164的其他尺寸)。

专用向量友好指令格式1200包括以下列出的按照图5A中图示的顺序的如下字段。

EVEX前缀1202(字节0-3)——以四字节形式进行编码。

格式字段1140(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段1140，并且它包含0x62(在一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1205(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(EVEX.B位字段EVEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。

REX’字段1210——这是REX’字段1210的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1215(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段1164(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1220(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1220对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1168类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1225(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的可编程逻辑阵列(PLA)之前被扩展成传统SIMD前缀，因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1152(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段1154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段1210——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1170(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。

实操作码字段1230(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1240(字节5)包括MOD字段1242、Reg字段1244和R/M字段1246。如先前所述的，MOD字段1242的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，SIB 1250的内容用于存储器地址生成。SIB.xxx 1254和SIB.bbb 1256——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1162A(字节7-10)——当MOD字段1242包含10时，字节7-10是位移字段1162A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1162B(字节7)——当MOD字段1242包含01时，字节7是位移因数字段1162B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1162B是disp8的重新解释；当使用位移因数字段1162B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移假设有效位移是存储器访问的粒度的倍数，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1162B替代传统x86指令集8位位移。由此，位移因数字段1162B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1172如先前所述地操作。

完整操作码字段

图5B是图示根据一个实施例的构成完整操作码字段1174的具有专用向量友好指令格式1200的字段的框图。具体地，完整操作码字段1174包括格式字段1140、基础操作字段1142和数据元素宽度(W)字段1164。基础操作字段1142包括前缀编码字段1225、操作码映射字段1215和实操作码字段1230。

寄存器索引字段

图5C是图示根据一个实施例的构成寄存器索引字段1144的具有专用向量友好指令格式1200的字段的框图。具体地，寄存器索引字段1144包括REX字段1205、REX’字段1210、MODR/M.reg字段1244、MODR/M.r/m字段1246、VVVV字段1220、xxx字段1254和bbb字段1256。

扩充操作字段

图5D是图示根据一个实施例的构成扩充操作字段1150的具有专用向量友好指令格式1200的字段的框图。当类(U)字段1168包含0时，它表明EVEX.U0(A类1168A)；当它包含1时，它表明EVEX.U1(B类1168B)。当U＝0且MOD字段1242包含11(表明无存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为rs字段1152A。当rs字段1152A包含1(舍入1152A.1)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1154A。舍入控制字段1154A包括一位SAE字段1156和两位舍入操作字段1158。当rs字段1152A包含0(数据变换1152A.2)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1154B。当U＝0且MOD字段1242包含00、01或10(表明存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1152B，并且β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1154C。

当U＝1时，α字段1152(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1152C。当U＝1且MOD字段1242包含11(表明无存储器访问操作)时，β字段1154的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1157A；当它包含1(舍入1157A.1)时，β字段1154的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1159A，而当RL字段1157A包含0(VSIZE1157.A2)时，β字段1154的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1242包含00、01或10(表明存储器访问操作)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)和广播字段1157B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图6是根据一个实施例的寄存器架构1300的框图。在所图示的实施例中，有32个512位宽的向量寄存器1310；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1200对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段1159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1159B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1200的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器1315——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1315的尺寸是16位。如先前所述，在一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器1325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1345，在其上面重叠了MMX紧缩整数平坦寄存器堆1350——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

替代实施例可以使用更宽的或更窄的寄存器。另外，替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图7A是图示根据实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图7B是示出根据实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图7A-图7B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图7A中，处理器流水线1400包括取出级1402、长度解码级1404、解码级1406、分配级1408、重命名级1410、调度(也被称为分派或发布)级1412、寄存器读取/存储器读取级1414、执行级1416、写回/存储器写入级1418、异常处置级1422和提交级1424。

图7B示出处理器核1490，该处理器核1490包括前端单元1430，该前端单元1430耦合到执行引擎单元1450，并且前端单元1430和执行引擎单元1450两者都耦合到存储器单元1470。核1490可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1490可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元1430包括分支预测单元1432，该分支预测单元1432耦合到指令高速缓存单元1434，该指令高速缓存单元1434耦合到指令转换后备缓冲器(TLB)单元1436，该指令转换后备缓冲器单元1436耦合到指令取出单元1438，该指令取出单元1438耦合到解码单元1440。解码单元1440(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1440可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现方式、PLA、微代码只读存储器(ROM)等。在一个实施例中，核1490包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1440中，或以其他方式在前端单元1430内)。解码单元1440耦合到执行引擎单元1450中的重命名/分配器单元1452。

执行引擎单元1450包括重命名/分配器单元1452，该重命名/分配器单元1452耦合到引退单元1454和一个或多个调度器单元的集合1456。(多个)调度器单元1456表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1456耦合到(多个)物理寄存器堆单元1458。(多个)物理寄存器堆单元1458中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1458包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1458由引退单元1454重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1454和(多个)物理寄存器堆单元1458耦合到(多个)执行集群1460。(多个)执行集群1460包括一个或多个执行单元的集合1462以及一个或多个存储器访问单元的集合1464。执行单元1462可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1456、(多个)物理寄存器堆单元1458和(多个)执行集群1460示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1464耦合到存储器单元1470，该存储器单元1470包括数据TLB单元1472，该数据TLB单元1472耦合到数据高速缓存单元1474，该数据高速缓存单元1474耦合到第二级(L2)高速缓存单元1476。在一个示例性实施例中，存储器访问单元1464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1470中的数据TLB单元1472。指令高速缓存单元1434还耦合到存储器单元1470中的第二级(L2)高速缓存单元1476。L2高速缓存单元1476耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1400：1)指令取出1438执行取出级1402和长度解码级1404；2)解码单元1440执行解码级1406；3)重命名/分配器单元1452执行分配级1408和重命名级1410；4)(多个)调度器单元1456执行调度级1412；5)(多个)物理寄存器堆单元1458和存储器单元1470执行寄存器读取/存储器读取级1414；执行集群1460执行执行级1416；6)存储器单元1470和(多个)物理寄存器堆单元1458执行写回/存储器写入级1418；7)各单元可牵涉到异常处置级1422；以及8)引退单元1454和(多个)物理寄存器堆单元1458执行提交级1424。

核1490可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1490包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1434/1474以及共享的L2高速缓存单元1476，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图8A-图8B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图8A是根据实施例的单个处理器核以及它至管芯上互连网络1502的连接及其第二级(L2)高速缓存的本地子集1504的框图。在一个实施例中，指令解码器1500支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1506允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1508和向量单元1510使用分开的寄存器集合(分别为标量寄存器1512和向量寄存器1514)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1506读回，但是替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1504是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1504的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1504中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1504中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图8B是根据实施例的图8A中的处理器核的一部分的展开图。图8B包括L1数据高速缓存1506A作为L1高速缓存1506的部分，以及关于向量单元1510和向量寄存器1514的更多细节。具体地，向量单元1510是16宽向量处理单元(VPU)(见16宽ALU 1528)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1520支持对寄存器输入的混合，通过数值转换单元1522A-B支持数值转换，并且通过复制单元1524支持对存储器输入的复制。写掩码寄存器1526允许掩蔽所得的向量写入。

图9是根据实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1600的框图。图9中的实线框图示具有单个核1602A、系统代理单元1610、一个或多个总线控制器单元的集合1616的处理器1600，而虚线框的任选增加图示具有多个核1602A-N、系统代理单元1610中的一个或多个集成存储器控制器单元的集合1614以及专用逻辑1608的替代处理器1600。

因此，处理器1600的不同实现可包括：1)CPU，其中专用逻辑1608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1602A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1602A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1602A-N是大量通用有序核。因此，处理器1600可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1600可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1606、以及耦合到集成存储器控制器单元的集合1614的外部存储器(未示出)。共享高速缓存单元的集合1606可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1612将专用逻辑1608(集成图形逻辑是其示例，并且在本文中也被称为专用逻辑)、共享高速缓存单元的集合1606以及系统代理单元1610/(多个)集成存储器控制器单元1614互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1606与核1602A-N之间维持一致性。

在一些实施例中，一个或多个核1602A-N能够实现多线程化。系统代理1610包括协调和操作核1602A-N的那些部件。系统代理单元1610可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1602A-N以及专用逻辑1608的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1602A-N在架构指令集方面可以是同构的或异构的；即，核1602A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图10-13是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图10，所示出的是根据一个实施例的系统1700的框图。系统1700可以包括一个或多个处理器1710、1715，这些处理器耦合到控制器中枢1720。在一个实施例中，控制器中枢1720包括图形存储器控制器中枢(GMCH)1790和输入/输出中枢(IOH)1750(其可以在分开的芯片上)；GMCH 1790包括存储器和图形控制器，存储器1740和协处理器1745耦合到该存储器和图形控制器；IOH 1750将输入/输出(I/O)设备1760耦合到GMCH 1790。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1740和协处理器1745直接耦合到处理器1710，并且控制器中枢1720与IOH 1750处于单个芯片中。

附加的处理器1715的任选性在图10中通过虚线来表示。每一处理器1710、1715可包括本文中描述的处理核中的一个或多个，并且可以是处理器1600的某一版本。

存储器1740可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1720经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1795来与(多个)处理器1710、1715进行通信。

在一个实施例中，协处理器1745是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1720可以包括集成图形加速器。

在物理资源1710、1715之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1710执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1710将这些协处理器指令识别为具有应当由附连的协处理器1745执行的类型。因此，处理器1710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1745。(多个)协处理器1745接受并执行所接收的协处理器指令。

现在参见图11，所示出的是根据实施例的第一更具体的示例性系统1800的框图。如图11中所示，多处理器系统1800是点对点互连系统，并且包括经由点对点互连1850耦合的第一处理器1870和第二处理器1880。处理器1870和1880中的每一个都可以是处理器1600的某一版本。在一个实施例中，处理器1870和1880分别是处理器1710和1715，而协处理器1838是协处理器1745。在另一实施例中，处理器1870和1880分别是处理器1710和协处理器1745。

处理器1870和1880示出为分别包括集成存储器控制器(IMC)单元1872和1882。处理器1870还包括作为其总线控制器单元的一部分的点对点(P-P)接口1876和1878；类似地，第二处理器1880包括P-P接口1886和1888。处理器1870、1880可以经由使用点对点(P-P)接口电路1878、1888的P-P接口1850来交换信息。如图11中所示，IMC 1872和1882将处理器耦合到相应的存储器，即存储器1832和存储器1834，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1870、1880可各自经由使用点对点接口电路1876、1894、1886、1898的各个P-P接口1852、1854来与芯片组1890交换信息。芯片组1890可以任选地经由高性能接口1839来与协处理器1838交换信息。在一个实施例中，协处理器1838是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1890可以经由接口1896耦合到第一总线1816。在一个实施例中，第一总线1816可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是范围不限于此。

如图11中所示，各种I/O设备1814可连同总线桥1818一起耦合到第一总线1816，该总线桥1818将第一总线1816耦合到第二总线1820。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1815耦合到第一总线1816。在一个实施例中，第二总线1820可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1820，这些设备包括例如键盘和/或鼠标1822、通信设备1827以及存储单元1828，该存储单元1828诸如可包括指令/代码和数据1830的盘驱动器或者其他大容量存储设备。此外，音频I/O 1824可以被耦合到第二总线1820。注意，其他架构是可能的。例如，代替图11的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图12，示出的是根据实施例的第二更具体的示例性系统1900的框图。图11和12中的类似元件使用类似的附图标记，并且从图12中省略了图11的某些方面以避免混淆图12的其他方面。

图12图示处理器1870、1880可分别包括集成存储器和I/O控制逻辑(“CL”)1972和1982。因此，CL 1972、1982包括集成存储器控制器单元，并包括I/O控制逻辑。图12图示不仅存储器1832、1834耦合到CL 1972、1982，而且I/O设备1914也耦合到控制逻辑1972、1982。传统I/O设备1915被耦合到芯片组1890。

现在参考图13，示出的是根据实施例的SoC 2000的框图。图9中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图13中，(多个)互连单元2002被耦合到：应用处理器2010，其包括一个或多个核的集合1602A-N以及(多个)共享高速缓存单元1606，一个或多个核的集合1602A-N包括高速缓存单元1604A-N；系统代理单元1610；(多个)总线控制器单元1616；(多个)集成存储器控制器单元1614；一个或多个协处理器的集合2020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2030；直接存储器访问(DMA)单元2032；以及用于耦合到一个或多个外部显示器的显示单元2040。在一个实施例中，(多个)协处理器2020包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图11中图示的代码1830)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图14是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图14示出可使用x86编译器2104来编译高级语言2102形式的程序，以生成可由具有至少一个x86指令集核的处理器2116原生执行的x86二进制代码2106。具有至少一个x86指令集核的处理器2116表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2104表示可操作用于生成x86二进制代码2106(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2116上执行。类似地，图14示出可以使用替代的指令集编译器2108来编译高级语言2102形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2114(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码2110。指令转换器2112用于将x86二进制代码2106转换成可以由不具有x86指令集核的处理器2114原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2112通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2106的软件、固件、硬件或其组合。

附加示例

在实施例中，一种装置包括资源共享硬件和多个核。资源共享硬件用于在核之中共享该共享资源。第一核包括用于执行多个线程的第一执行电路。第一核还包括可由软件编程的寄存器。第一寄存器用于存储第一线程的第一标识符、以及用于指示第一线程的第一优先级的第一优先级标签，该第一线程的第一优先级相对于第二线程的第二优先级。第二寄存器用于存储第二线程的第二标识符、以及用于指示第二线程的第二优先级的第二优先级标签，该第二线程的第二优先级相对于第一线程的第一优先级。资源共享硬件用于使用第一优先级和第二优先级来控制由第一线程和第二线程对共享资源的访问。

任何此类实施例可以包括以下方面中的任一项。共享资源在第一核内。共享资源是高速缓存。资源共享硬件在第一核外部。多个核中的第二核包括：第二执行电路，用于执行第三线程；以及第三寄存器，能够由软件编程，用于存储第三线程的第三标识符、以及用于指示第三线程的第三优先级的第三优先级标签，该第三线程的第三优先级相对于第一优先级和第二优先级；其中，资源共享硬件还用于使用第一优先级和第三优先级来控制由第一线程和第三线程对共享资源的访问。共享资源是存储器带宽。共享资源是功率。资源共享硬件用于通过在第一线程与第二线程之间切换对共享资源的至少部分的访问来控制对共享资源的共享。资源共享硬件用于基于对共享资源的动态需求来确定执行切换。执行切换的至少一个确定用于独立于对多个寄存器中的任一个的重新编程。第一寄存器还用于存储第一线程的第一服务类；第二寄存器还用于存储第二线程的第二服务类；并且资源共享硬件还用于：通过基于第一服务类将共享资源的部分分配给第一线程、或基于第二服务类将共享资源的该部分分配给第二线程来控制对共享资源的共享。该装置包括第三寄存器，该第三寄存器能够由软件编程，用于指示要由软件使用的优先级标签与要由资源共享硬件使用的优先级级别之间的映射。

在实施例中，一种方法包括：在核的第一寄存器中存储要由该核执行的第一线程的第一标签、以及用于指示第一线程的第一优先级的第一优先级标签，该第一线程的第一优先级相对于要由该核执行的第二线程的第二优先级；在该核的第二寄存器中存储第二线程的第二标识符、以及用于指示第二线程的第二优先级的第二优先级标签，该第二线程的第二优先级相对于第一线程的第一优先级；以及由资源共享硬件使用第一优先级和第二优先级来控制第一线程和第二线程对共享资源的访问。

任何此类实施例可以包括以下方面中的任一项。该方法包括：在第二核中的第三寄存器中存储要由第二核执行的第三线程的第三标识符、以及用于指示第三线程的第三优先级的第三优先级标签，该第三线程的第三优先级相对于第一优先级和第二优先级；以及由资源共享硬件使用第一优先级和第三优先级来控制由第一线程和第三线程对共享资源的访问。该方法包括：将第一线程的第一服务类存储在第一寄存器中；将第二线程的第二服务类存储在第二寄存器中；以及基于第一服务类，将共享资源的至少部分分配给第一线程。该方法包括：测量对共享资源的动态需求。该方法包括：基于对共享资源的所测量的动态需求，将共享资源的部分从第一线程重新分配到第二线程。重新分配独立于对第一寄存器或第二寄存器的重新编程。

在实施例中，一种系统包括：资源共享硬件，用于控制共享资源；以及多个核，用于共享该共享资源，多个核包括具有第一架构的第一核以及具有第二架构的第二核，其中，第一核包括：第一执行电路，用于执行第一线程；第一寄存器，能够由软件编程，用于存储第一线程的第一标识符、以及用于标识第一线程的第一优先级的第一优先级标签，该第一线程的第一优先级相对于第二线程的第二优先级；第二核包括：第二执行单元，用于执行第二线程；第二寄存器，能够由软件编程，用于存储第二线程的第二标识符、以及用于指示第二线程的第二优先级的第二优先级标签，该第二线程的第二优先级相对于第一线程的第一优先级；并且，资源共享硬件用于使用第一优先级和第二优先级来控制第一线程和第二线程对共享资源的访问。

任何此类实施例可以包括以下方面中的任一项。第一架构与第二架构不同。共享资源在第一核内。共享资源是高速缓存。资源共享硬件在第一核外部。多个核中的第二核包括：第二执行电路，用于执行第三线程；以及第三寄存器，能够由软件编程，用于存储第三线程的第三标识符、以及用于指示第三线程的第三优先级的第三优先级标签，该第三线程的第三优先级相对于第一优先级和第二优先级；其中，资源共享硬件还用于使用第一优先级和第三优先级来控制由第一线程和第三线程对共享资源的访问。共享资源是存储器带宽。共享资源是功率。资源共享硬件用于通过在第一线程与第二线程之间切换对共享资源的至少部分的访问来控制对共享资源的共享。资源共享硬件用于基于对共享资源的动态需求来确定执行切换。执行切换的至少一个确定用于独立于对多个寄存器中的任一个的重新编程。第一寄存器还用于存储第一线程的第一服务类；第二寄存器还用于存储第二线程的第二服务类；并且资源共享硬件还用于：通过基于第一服务类将共享资源的部分分配给第一线程、或基于第二服务类将共享资源的该部分分配给第二线程来控制对共享资源的共享。该装置包括第三寄存器，该第三寄存器能够由软件编程，用于指示要由软件使用的优先级标签与要由资源共享硬件使用的优先级级别之间的映射。

在实施例中，一种设备可包括用于执行本文中公开的任何功能的装置。在实施例中，一种装置可包括数据存储设备，该数据存储设备存储代码，该代码当由硬件处理器执行时使该硬件处理器执行本文中公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。在实施例中，一种非暂态机器可读介质可存储代码，该代码在由机器执行时使该机器执行包括本文中公开的任何方法的方法。

在实施例中，装置可以是核、处理器、协处理器、加速器、耦合到协处理器或加速器的核或处理器、芯片上系统、系统等。在实施例中，一种设备可包括用于执行本文中公开的任何功能的装置。在实施例中，一种装置可以包括数据存储设备，该数据存储设备存储代码，该代码当由硬件处理器执行时使该硬件处理器执行本文中公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。在实施例中，一种非暂态机器可读介质可以存储代码，该代码在由机器执行时使该机器执行包括本文中公开的任何方法的方法。

方法实施例可以包括本说明书中描述的任何细节、特征等或细节、特征等的组合。

尽管已经通过若干实施例来描述本发明，但是本领域技术人员将认识到，本发明不限于所描述的实施例，并且本发明可在所附权利要求书的精神和范围内作出修改和更改的情况下实施。描述因此被视为是说明性的而不是限制性的。

Claims (20)

1.一种用于基于软件优先级的资源控制的装置，包括：

资源共享硬件，用于控制共享资源；以及

多个核，用于共享所述共享资源，所述多个核包括第一核，所述第一核包括：

第一执行电路，用于执行第一多个线程，所述第一多个线程包括第一线程和第二线程；

第一多个寄存器，能够由软件编程，所述第一多个寄存器包括：

第一寄存器，用于存储所述第一线程的第一标识符、以及用于指示所述第一线程的第一优先级的第一优先级标签，所述第一线程的所述第一优先级相对于所述第二线程的第二优先级；以及

第二寄存器，用于存储所述第二线程的第二标识符、以及用于指示所述第二线程的所述第二优先级的第二优先级标签，所述第二线程的所述第二优先级相对于所述第一线程的所述第一优先级；

其中，所述资源共享硬件用于使用所述第一优先级和所述第二优先级来控制由所述第一线程和所述第二线程对所述共享资源的访问。

2.如权利要求1所述的装置，进一步包括在所述第一核内的所述共享资源。

3.如权利要求1所述的装置，其中，所述共享资源是高速缓存。

4.如权利要求1所述的装置，其中，所述资源共享硬件在所述第一核外部。

5.如权利要求4所述的装置，其中，所述多个核中的第二核包括：

第二执行电路，用于执行第三线程；以及

第三寄存器，能够由所述软件编程，用于存储所述第三线程的第三标识符、以及用于指示所述第三线程的第三优先级的第三优先级标签，所述第三线程的所述第三优先级相对于所述第一优先级和所述第二优先级；

其中，所述资源共享硬件还用于使用所述第一优先级和所述第三优先级来控制由所述第一线程和所述第三线程对所述共享资源的访问。

6.如权利要求5所述的装置，其中，所述共享资源是存储器带宽。

7.如权利要求5所述的装置，其中，所述共享资源是功率。

8.如权利要求1所述的装置，其中，所述资源共享硬件用于通过在所述第一线程与所述第二线程之间切换对所述共享资源的至少部分的访问来控制对所述共享资源的共享。

9.如权利要求8所述的装置，其中，所述资源共享硬件用于基于对所述共享资源的动态需求来确定执行所述切换。

10.如权利要求9所述的装置，其中，执行所述切换的至少一个确定用于独立于对所述多个寄存器中的任一个的重新编程。

11.如权利要求8所述的装置，其中：

所述第一寄存器还用于存储所述第一线程的第一服务类；

所述第二寄存器还用于存储所述第二线程的第二服务类；并且

所述资源共享硬件还用于：通过基于所述第一服务类将所述共享资源的部分分配给所述第一线程、或基于所述第二服务类将所述共享资源的所述部分分配给所述第二线程来控制对所述共享资源的共享。

12.如权利要求1所述的装置，进一步包括第三寄存器，所述第三寄存器能够由所述软件编程，用于指示要由所述软件使用的优先级标签与要由所述资源共享硬件使用的优先级级别之间的映射。

13.一种用于基于软件优先级的资源控制的方法，包括：

在核中的第一寄存器中存储要由所述核执行的第一线程的第一标识符、以及用于指示所述第一线程的第一优先级的第一优先级标签，所述第一线程的所述第一优先级相对于要由所述核执行的第二线程的第二优先级；

在所述核的第二寄存器中存储所述第二线程的第二标识符、以及用于指示所述第二线程的所述第二优先级的第二优先级标签，所述第二线程的所述第二优先级相对于所述第一线程的所述第一优先级；以及

由资源共享硬件使用所述第一优先级和所述第二优先级来控制由所述第一线程和所述第二线程对共享资源的访问。

14.如权利要求13所述的方法，进一步包括：

在第二核的第三寄存器中存储要由所述第二核执行的第三线程的第三标识符、以及用于指示所述第三线程的第三优先级的第三优先级标签，所述第三线程的所述第三优先级相对于所述第一优先级和所述第二优先级；以及

由所述资源共享硬件使用所述第一优先级和所述第三优先级来控制由所述第一线程和所述第三线程对所述共享资源的访问。

15.如权利要求13所述的方法，进一步包括：

将所述第一线程的第一服务类存储在所述第一寄存器中；

将所述第二线程的第二服务类存储在所述第二寄存器中；以及

基于所述第一服务类，将所述共享资源的至少部分分配给所述第一线程。

16.如权利要求15所述的方法，进一步包括：测量对所述共享资源的动态需求。

17.如权利要求16所述的方法，进一步包括：基于对所述共享资源的所测量的动态需求，将所述共享资源的所述部分从所述第一线程重新分配到所述第二线程。

18.如权利要求17所述的方法，其中，所述重新分配独立于对所述第一寄存器或所述第二寄存器的重新编程。

19.一种用于基于软件优先级的资源控制的系统，包括：

资源共享硬件，用于控制共享资源；以及

多个核，用于共享所述共享资源，所述多个核包括具有第一架构的第一核以及具有第二架构的第二核，其中：

所述第一核包括：

第一执行电路，用于执行第一线程；

第一寄存器，能够由软件编程，用于存储所述第一线程的第一标识符、以及用于指示所述第一线程的第一优先级的第一优先级标签，所述第一线程的所述第一优先级相对于所述第二线程的第二优先级；

所述第二核包括：

第二执行电路，用于执行第二线程；

第二寄存器，能够由软件编程，用于存储所述第二线程的第二标识符、以及用于指示所述第二线程的第二优先级的第二优先级标签，所述第二线程的所述第二优先级相对于所述第一线程的所述第一优先级；并且所述资源共享硬件用于使用所述第一优先级和所述第二优先级来控制由所述第一线程和所述第二线程对所述共享资源的访问。

20.如权利要求19所述的系统，其中，所述第一架构与所述第二架构不同。

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