JPH0235541A - 主記憶装置の制御方式 - Google Patents
主記憶装置の制御方式Info
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- JPH0235541A JPH0235541A JP63185102A JP18510288A JPH0235541A JP H0235541 A JPH0235541 A JP H0235541A JP 63185102 A JP63185102 A JP 63185102A JP 18510288 A JP18510288 A JP 18510288A JP H0235541 A JPH0235541 A JP H0235541A
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- 239000000872 buffer Substances 0.000 claims abstract description 104
- 238000000034 method Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 10
- 239000012464 large buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
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- 239000003795 chemical substances by application Substances 0.000 description 1
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- 239000012536 storage buffer Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野）
この発明は電子計葬機システムにおける主記憶装置の制
御方式に関する。
御方式に関する。
第２図は電子計算機システムにおける従来の主記憶装置
の制御回路のブロック図を示すものである。
の制御回路のブロック図を示すものである。
ｌは主記憶装置Ｂに与えるアドレス、データ、Ｒｅａｄ
又はＷｒｉ ｔｅ等の制御情報が乗るスプリント形式の
パスライン、２はパスライン１の中のアドレス情報、３
はデータ情報、４は主記憶装置Ｂに対する読み出しＲま
たは書き込みＷ情報、５は自身の主記憶装置Ｂへの要求
かを判定するアドレス判定回路、６はその判定結果情報
、７は判定結果情報６に従い各種情報２．３．４を蓄え
るＦＩＦＯ構造のリクエストバッファ、８はリクエスト
バッファ７からの要求に従い主記憶装置Ｂを制御するメ
モリコントローラである。パスライン１にはｃｐｕＡが
接続され、ｃｐｕＡはこの制御回路を介して主記憶装置
Ｂを各種の要求情報を発してアクセスする。アドレス判
定回路５には主記憶装置Ｂ内のアドレス範囲が予め登録
されている。
又はＷｒｉ ｔｅ等の制御情報が乗るスプリント形式の
パスライン、２はパスライン１の中のアドレス情報、３
はデータ情報、４は主記憶装置Ｂに対する読み出しＲま
たは書き込みＷ情報、５は自身の主記憶装置Ｂへの要求
かを判定するアドレス判定回路、６はその判定結果情報
、７は判定結果情報６に従い各種情報２．３．４を蓄え
るＦＩＦＯ構造のリクエストバッファ、８はリクエスト
バッファ７からの要求に従い主記憶装置Ｂを制御するメ
モリコントローラである。パスライン１にはｃｐｕＡが
接続され、ｃｐｕＡはこの制御回路を介して主記憶装置
Ｂを各種の要求情報を発してアクセスする。アドレス判
定回路５には主記憶装置Ｂ内のアドレス範囲が予め登録
されている。
次に動作について説明する。パスライン■に伝わる情報
の要求（Ｒ／Ｗ）が自分自身の主記憶装置Ｂが受は付け
るアドレスか否かをアドレス判定回路５により判定する
。リクエストバッファ７はその判定結果情報６を受けと
り、判定結果が真のときパスライン１からの各種情報２
，３．４をそれぞれ取り込む。リクエストバッファ７は
数段のバッファをもちＦＩＦＯ構造を成し、内部バッフ
ァが一杯になるまで各種情報２，３．４をとり込む。リ
クエストバッファ７内が一杯になるとパスラインｌに一
杯であるという情報［を伝える。各種情報の要求（Ｒ／
Ｗ）を発行するｃｐｕＡは、その情報ｆを受信後以後、
リクエストバッファ７に空きができるまで、以後の全て
の要求（Ｒ／Ｗ）を発行しないようにする。一方すクエ
ストバフファ７は要求（Ｒ／Ｗ）が−担取り込まれると
、自己のバッファ内に格納して行く。このとき書き込み
要求Ｗの場合は、書き込むデータもバッファ内に格納す
るため、リクエストバッファ７は早目に一杯になり、情
報ｆが出力される。
の要求（Ｒ／Ｗ）が自分自身の主記憶装置Ｂが受は付け
るアドレスか否かをアドレス判定回路５により判定する
。リクエストバッファ７はその判定結果情報６を受けと
り、判定結果が真のときパスライン１からの各種情報２
，３．４をそれぞれ取り込む。リクエストバッファ７は
数段のバッファをもちＦＩＦＯ構造を成し、内部バッフ
ァが一杯になるまで各種情報２，３．４をとり込む。リ
クエストバッファ７内が一杯になるとパスラインｌに一
杯であるという情報［を伝える。各種情報の要求（Ｒ／
Ｗ）を発行するｃｐｕＡは、その情報ｆを受信後以後、
リクエストバッファ７に空きができるまで、以後の全て
の要求（Ｒ／Ｗ）を発行しないようにする。一方すクエ
ストバフファ７は要求（Ｒ／Ｗ）が−担取り込まれると
、自己のバッファ内に格納して行く。このとき書き込み
要求Ｗの場合は、書き込むデータもバッファ内に格納す
るため、リクエストバッファ７は早目に一杯になり、情
報ｆが出力される。
次にリクエストバッファ７は最も古い要求（Ｒ／Ｗ）か
ら順番に、取り込んである各種情報２．３．４をメモリ
コントロール回路８へ発行する。リクエストバッファ７
はメモリコントロール回路８の処理の完了を待ち、メモ
リコントロール回路８の処理が完了次第、次の要求（Ｒ
／Ｗ）をメモリコントロール回路８に対して発行する。
ら順番に、取り込んである各種情報２．３．４をメモリ
コントロール回路８へ発行する。リクエストバッファ７
はメモリコントロール回路８の処理の完了を待ち、メモ
リコントロール回路８の処理が完了次第、次の要求（Ｒ
／Ｗ）をメモリコントロール回路８に対して発行する。
メモリコントロール回路８はリクエストバッファ７から
の要求内容（読み出し要求Ｒ１あるいは書き込み要求Ｗ
Ｌに従い、主記憶装置Ｂヘアドレス情報２に対する読み
出しＲ５或いは書き込みＷ動作を行う。上記処理はリク
エストバッファ７が空になるまで、つまり主記憶装置Ｂ
に対する要求（Ｒ／Ｗ）がなくなるまで繰り返される。
の要求内容（読み出し要求Ｒ１あるいは書き込み要求Ｗ
Ｌに従い、主記憶装置Ｂヘアドレス情報２に対する読み
出しＲ５或いは書き込みＷ動作を行う。上記処理はリク
エストバッファ７が空になるまで、つまり主記憶装置Ｂ
に対する要求（Ｒ／Ｗ）がなくなるまで繰り返される。
従来の主記憶装置の制御回路は、以上のように構成され
ているので、書き込み要求Ｗが多数あると、リクエスト
バッファ７がすぐに満杯になり、ｃｐｕＡに対して要求
（Ｒ／Ｗ）の発行停止情報ｒが出力される燻炭が多くな
る。従って、ｃｐｕＡが主記憶装置Ｂからデータを読み
出そうにも長く待たされてしまうという欠点があった。
ているので、書き込み要求Ｗが多数あると、リクエスト
バッファ７がすぐに満杯になり、ｃｐｕＡに対して要求
（Ｒ／Ｗ）の発行停止情報ｒが出力される燻炭が多くな
る。従って、ｃｐｕＡが主記憶装置Ｂからデータを読み
出そうにも長く待たされてしまうという欠点があった。
この発明は、上記問題点を解消するためになされたもの
で、主記憶装置に対する読み出し要求Ｒが、先にある書
き込み要求Ｗに関与されることなく、該読み出し要求Ｒ
をできるだけ高速に受は付けられるようにし、要求元の
ｃｐｕ側へのデータ転送を高速化した主記憶装置の制御
方式を得ることを目的とする。
で、主記憶装置に対する読み出し要求Ｒが、先にある書
き込み要求Ｗに関与されることなく、該読み出し要求Ｒ
をできるだけ高速に受は付けられるようにし、要求元の
ｃｐｕ側へのデータ転送を高速化した主記憶装置の制御
方式を得ることを目的とする。
この発明においては、中央演算処理装置Ａから主記憶装
置Ｂに対して指定アドレス２．２′を含む読み出しＲ及
び書き込みＷ要求情Ｉｌｌ ４をもってアクセスする主
記憶装置の制御方式において、要求情報４を受付は順に
一次記憶する第１のバッファ７を設け、この第１のバッ
ファ７から受付は順に出力される要求情報４のうち書き
込みＷ要求情報４のみを受付は順に一次記憶する第２の
バッファ１１を設け、第１のバッファ７から出力される
書き込みＷ要求情報４のアドレス２と第２のバッファ７
に既に記憶されている書き込みＷ要求情報４のアドレス
２′とが一致した場合、該第１のバッファ７からの書き
込みＷ要求情報４に従い、該第２のバッファ１１の該ア
ドレス２′の書き込みＷ要求情報４を更新し、又第１の
バッファ７から出力される要求情報４のアドレス２と第
２のバッファ１１から出力される書き込みＷ要求情報４
のアドレス２′とが一致した場合、該書き込みＷ要求情
報を優先して主記憶装置Ｂに送出させ、それ以外の場合
は常に第１の、バッファから出力される読み出し要求情
報を優先して主記憶装置に送出させるようにする。
置Ｂに対して指定アドレス２．２′を含む読み出しＲ及
び書き込みＷ要求情Ｉｌｌ ４をもってアクセスする主
記憶装置の制御方式において、要求情報４を受付は順に
一次記憶する第１のバッファ７を設け、この第１のバッ
ファ７から受付は順に出力される要求情報４のうち書き
込みＷ要求情報４のみを受付は順に一次記憶する第２の
バッファ１１を設け、第１のバッファ７から出力される
書き込みＷ要求情報４のアドレス２と第２のバッファ７
に既に記憶されている書き込みＷ要求情報４のアドレス
２′とが一致した場合、該第１のバッファ７からの書き
込みＷ要求情報４に従い、該第２のバッファ１１の該ア
ドレス２′の書き込みＷ要求情報４を更新し、又第１の
バッファ７から出力される要求情報４のアドレス２と第
２のバッファ１１から出力される書き込みＷ要求情報４
のアドレス２′とが一致した場合、該書き込みＷ要求情
報を優先して主記憶装置Ｂに送出させ、それ以外の場合
は常に第１の、バッファから出力される読み出し要求情
報を優先して主記憶装置に送出させるようにする。
第２のバッファ１１に書き込みＷ要求情Ｉ［ｉ ４を分
離して格納する際に、第１のバッファ７からこれから取
り込む現要求情報４のアドレス２が、既に格納されてい
る先行要求情報４のアドレス２′と同一である場合は、
このアドレス２＝２′の要求が主記憶装置Ｂに転送され
る前に、第２のバッファ１１内で先行要求情報を現要求
情報で更新する。
離して格納する際に、第１のバッファ７からこれから取
り込む現要求情報４のアドレス２が、既に格納されてい
る先行要求情報４のアドレス２′と同一である場合は、
このアドレス２＝２′の要求が主記憶装置Ｂに転送され
る前に、第２のバッファ１１内で先行要求情報を現要求
情報で更新する。
主記憶装置をアクセスする際は、第１のバッファ７から
読み出しＲ要求４を優先して取り出し先に実行する。読
み出しＲ要求がなくなった時点で、第２のバッファ１１
から書き込みＷ要求を取り出して実行する。次に読み出
しＲ要求情報のアドレス２と、書き込みＷｖ求情報のア
ドレス２′とが等しいときは、書き込みＷ要求を優先し
、主記憶装置Ｂに最新データを書き込んだ後で、該デー
タを読み出すようにした。
読み出しＲ要求４を優先して取り出し先に実行する。読
み出しＲ要求がなくなった時点で、第２のバッファ１１
から書き込みＷ要求を取り出して実行する。次に読み出
しＲ要求情報のアドレス２と、書き込みＷｖ求情報のア
ドレス２′とが等しいときは、書き込みＷ要求を優先し
、主記憶装置Ｂに最新データを書き込んだ後で、該デー
タを読み出すようにした。
以下この発明の実施例を図面を参照して説明する。第１
図は計算機システムにおける本発明の構成を示す図であ
り、同図において、■は主記憶装置Ｂに与えるアドレス
、データ、Ｒｅａｄ又は−ｒｉｔｅ等の制御情報が乗る
スプリｙｈ形式のパスライン、２はパスライン１の中の
アドレス情報、３はデータ情報、４は主記憶装置Ｂに対
する制御命令の読み出しＲまたは書き込みＷ情報、５は
自身の主記憶装置Ｂへの要求かを判定するアドレス判定
回路、６はその判定結果情報、７は判定結果情報６に従
い各種情報２．３．４を蓄える第１のバ・ノファのリク
エストバッファ、８は各種の要求に従い主記憶装置Ｂを
制御するメモリコントローラである。
図は計算機システムにおける本発明の構成を示す図であ
り、同図において、■は主記憶装置Ｂに与えるアドレス
、データ、Ｒｅａｄ又は−ｒｉｔｅ等の制御情報が乗る
スプリｙｈ形式のパスライン、２はパスライン１の中の
アドレス情報、３はデータ情報、４は主記憶装置Ｂに対
する制御命令の読み出しＲまたは書き込みＷ情報、５は
自身の主記憶装置Ｂへの要求かを判定するアドレス判定
回路、６はその判定結果情報、７は判定結果情報６に従
い各種情報２．３．４を蓄える第１のバ・ノファのリク
エストバッファ、８は各種の要求に従い主記憶装置Ｂを
制御するメモリコントローラである。
パスライン１には中央演算装置のｃｐｕＡが接続され、
ｃｐｕＡはこの制御回路を介して主記憶装置Ｂを各種の
要求情報を発してアクセスし、アドレス判定回路５には
主記憶装置Ｂ内のアドレス情報（予め登３諺されている
。９はリクエストバッファ７にｄえられる制御情報４か
ら書き込み要求Ｗを検出する回路、１．０はその検出情
報である。１１は検出情報に従い、各種情報２，３．４
を取り込む第２のバッファのストアバッファである。１
２はリクエストバッファ７からの読み出し要求Ｒとスト
アバッファ１１からの書き込み要求Ｗの優先を指定制御
する要求優先度判定回路であり、その時に優先された要
求Ｒ又はＷをメモリコントロール８へ出力する。又２′
はストアバッファ１１内に蓄えられた書き込み要求Ｗの
アドレス情報を示す。
ｃｐｕＡはこの制御回路を介して主記憶装置Ｂを各種の
要求情報を発してアクセスし、アドレス判定回路５には
主記憶装置Ｂ内のアドレス情報（予め登３諺されている
。９はリクエストバッファ７にｄえられる制御情報４か
ら書き込み要求Ｗを検出する回路、１．０はその検出情
報である。１１は検出情報に従い、各種情報２，３．４
を取り込む第２のバッファのストアバッファである。１
２はリクエストバッファ７からの読み出し要求Ｒとスト
アバッファ１１からの書き込み要求Ｗの優先を指定制御
する要求優先度判定回路であり、その時に優先された要
求Ｒ又はＷをメモリコントロール８へ出力する。又２′
はストアバッファ１１内に蓄えられた書き込み要求Ｗの
アドレス情報を示す。
メモリコントロール回路８は要求優先度判定回路１２か
らの要求に従い主記憶へのアドレス２に対する読み出し
あるいは書き込み動作を行う。
らの要求に従い主記憶へのアドレス２に対する読み出し
あるいは書き込み動作を行う。
１５はリクエストバッファ７からの要求情報４について
のアドレス２とストアバ・ノファ１１からの要求情報４
についてのアドレス２′とを比較し、その一致、不一致
を検出する一致判定部である。
のアドレス２とストアバ・ノファ１１からの要求情報４
についてのアドレス２′とを比較し、その一致、不一致
を検出する一致判定部である。
１６は一致検出部、１７は更新制御部、１８はデータ受
付は用の小バッファ、１９は一時格納用の大バッファで
ある。
付は用の小バッファ、１９は一時格納用の大バッファで
ある。
次に動作について説明する。
パスライン１にｃｐｕＡから伝わる各種の要求（Ｒ／Ｗ
）が自分自身の主記憶装置Ｂが受は付けるアドレスか否
かをアドレス判定回路５により判定する。リクエストバ
ッファ７はその判定結果情報６を受は取り判定結果が真
のときパスライン１からの各種情報２，３．４を取り込
む。リクエストバッファ７は数段のＦＩＦＯ構造のバッ
ファから成り、バッファが一杯になるまで各種情！＃２
゜３．４を取り込むことができる。リクエストバッファ
７が一杯になるとパスライン１に対して一杯であるとい
う情報ｆを伝える。要求を発行するｃｐｕＡは、その情
報ｒを受信後、以後リクエストバッファ７に空きが出来
るまで全ての要求を発行しないようにする。一方リクエ
ストバッファ７は要求（Ｒ／Ｗ）が−担取り込まれると
、自己のバッファ内に格納して行く。このとき書き込み
要求Ｗの場合は、書き込むデータもバッファ内に格納す
るため、リクエストバッファ７は早目に一杯になり、情
報ｆが出力される。
）が自分自身の主記憶装置Ｂが受は付けるアドレスか否
かをアドレス判定回路５により判定する。リクエストバ
ッファ７はその判定結果情報６を受は取り判定結果が真
のときパスライン１からの各種情報２，３．４を取り込
む。リクエストバッファ７は数段のＦＩＦＯ構造のバッ
ファから成り、バッファが一杯になるまで各種情！＃２
゜３．４を取り込むことができる。リクエストバッファ
７が一杯になるとパスライン１に対して一杯であるとい
う情報ｆを伝える。要求を発行するｃｐｕＡは、その情
報ｒを受信後、以後リクエストバッファ７に空きが出来
るまで全ての要求を発行しないようにする。一方リクエ
ストバッファ７は要求（Ｒ／Ｗ）が−担取り込まれると
、自己のバッファ内に格納して行く。このとき書き込み
要求Ｗの場合は、書き込むデータもバッファ内に格納す
るため、リクエストバッファ７は早目に一杯になり、情
報ｆが出力される。
次にリクエストバッファ７は最も古い要求（Ｒ／Ｗ）か
ら順１番に、取り込んである各種情報２．３．４を出力
する。検出回路９はその中の制御情報４から書き込み要
求Ｗを検出する。ストアバッファ１１はその検出情報１
０を受けとり、検出情報が真のときリクエストバッファ
７からのアドレス２、データ３及び書き込み要求Ｗ４を
分離して取り込む。ストアバッファ１１は数十段のＦＩ
ＦＯｉ造のバッファから成り、大バッファ１９が一杯に
なるまで、これらアドレス２、データ３及び書き込み要
求Ｗ４を取り込むことができる。
ら順１番に、取り込んである各種情報２．３．４を出力
する。検出回路９はその中の制御情報４から書き込み要
求Ｗを検出する。ストアバッファ１１はその検出情報１
０を受けとり、検出情報が真のときリクエストバッファ
７からのアドレス２、データ３及び書き込み要求Ｗ４を
分離して取り込む。ストアバッファ１１は数十段のＦＩ
ＦＯｉ造のバッファから成り、大バッファ１９が一杯に
なるまで、これらアドレス２、データ３及び書き込み要
求Ｗ４を取り込むことができる。
今、ストアバッファ１１に空きがあり、リクエストバッ
ファ７から書き込み要求Ｗが出力される。
ファ７から書き込み要求Ｗが出力される。
この情報４のアドレス２が“ｎ”であって、大バッファ
１９内に既に先に蓄えられた要求のうち−の書き込み要
求Ｗ情報“ＤＤＸＸ”のアドレス２′がｎ”で同一であ
ることが一致検出部１６により検出されると、一致検出
部１６は一致信号ｉを更新制御ＨＩＳ １７に伝える。
１９内に既に先に蓄えられた要求のうち−の書き込み要
求Ｗ情報“ＤＤＸＸ”のアドレス２′がｎ”で同一であ
ることが一致検出部１６により検出されると、一致検出
部１６は一致信号ｉを更新制御ＨＩＳ １７に伝える。
この場合更新制御部１７は、大バッファ１９内のアドレ
ス２’（ｎ）位置にあるデータ“ＤＤＸＸ”に対して受
は付は用の小バッファ１８上にあるデータ情報’ＤＤＥ
Ｅ’を上書きする。これにより主記憶装置Ｂに対してｃ
ｐｕＡから時間的に接近して発行される一連の書き込み
要求Ｗが、同一アドレスｎを指定している場合は、要求
優先度判定回路１２．メモリコントロール回路８を介し
て主記憶装置Ｂにアクセスする以前に、ストアバッファ
１１内で更新される。
ス２’（ｎ）位置にあるデータ“ＤＤＸＸ”に対して受
は付は用の小バッファ１８上にあるデータ情報’ＤＤＥ
Ｅ’を上書きする。これにより主記憶装置Ｂに対してｃ
ｐｕＡから時間的に接近して発行される一連の書き込み
要求Ｗが、同一アドレスｎを指定している場合は、要求
優先度判定回路１２．メモリコントロール回路８を介し
て主記憶装置Ｂにアクセスする以前に、ストアバッファ
１１内で更新される。
従って、主記憶装置８等の処理を省略するので、システ
ム全体のデータ転送が高速となる。
ム全体のデータ転送が高速となる。
而して、ストアバッファ１１の大バッファ１９がすでに
取り込んだ要求で一杯になったときは、リクエストバッ
ファ７に対して一杯であるという情報ｇを伝える。
取り込んだ要求で一杯になったときは、リクエストバッ
ファ７に対して一杯であるという情報ｇを伝える。
リクエストバッファ７はこの情報ｇを受信した後は、出
力順番にある各種情報のうち書き込み要求Ｗ情報につい
ては出力を停止し、次の要求が読み出し要求Ｒｔｉ報で
あれば優先度判定回路１２に直接出力する。
力順番にある各種情報のうち書き込み要求Ｗ情報につい
ては出力を停止し、次の要求が読み出し要求Ｒｔｉ報で
あれば優先度判定回路１２に直接出力する。
要求優先度判定回路１２は、リクエストバッファ７から
くる読み出し要求Ｒとストアバッファ１１からくる書き
込み要求Ｗとを比較判別し、優先制御を行ない読み出し
要求Ｒを書き込み要求Ｗよりも優先させてメモリコント
ロール回路８へ発行する。これによりリクエストバッフ
ァ７からの読み出し要求Ｒにより主記憶装置Ｂからｔ斤
定アドレスのデータが読み出され、パスラインｌに転送
される。従って、リクエストバッファ７には読み出し要
求Ｒが出力された分の空きが発生し、パスライン１から
の次の要求（Ｒ／Ｗ）を受は付けることができる。
くる読み出し要求Ｒとストアバッファ１１からくる書き
込み要求Ｗとを比較判別し、優先制御を行ない読み出し
要求Ｒを書き込み要求Ｗよりも優先させてメモリコント
ロール回路８へ発行する。これによりリクエストバッフ
ァ７からの読み出し要求Ｒにより主記憶装置Ｂからｔ斤
定アドレスのデータが読み出され、パスラインｌに転送
される。従って、リクエストバッファ７には読み出し要
求Ｒが出力された分の空きが発生し、パスライン１から
の次の要求（Ｒ／Ｗ）を受は付けることができる。
但し、ス］・アバッファ１１に蓄えられる書き込み要求
Ｗアドレス２′と、リクエストバッファ７からの読み出
し要求Ｒのアドレス２とが同一のとき、アドレス判定部
１５はその一致を検出し、−数情報りを要求優先度判定
回路１２へ伝える。この場先度が要求優先度判定回路１
２により反転され、書き込み要求Ｗが優先されてメモリ
コントロール回路８へ発行される。これは最新のデータ
情報を主記憶装置Ｂに格納しておかないと、旧世代のデ
ータ情報を読み出してしまうので、それを防止するため
である。
Ｗアドレス２′と、リクエストバッファ７からの読み出
し要求Ｒのアドレス２とが同一のとき、アドレス判定部
１５はその一致を検出し、−数情報りを要求優先度判定
回路１２へ伝える。この場先度が要求優先度判定回路１
２により反転され、書き込み要求Ｗが優先されてメモリ
コントロール回路８へ発行される。これは最新のデータ
情報を主記憶装置Ｂに格納しておかないと、旧世代のデ
ータ情報を読み出してしまうので、それを防止するため
である。
リクエストバッファ７およびスＩ・アバッファ■１はメ
モリコントロール回路８の処理の完了を待ち主記憶装置
Ｂへのアクセス処理が完了次第、次の夫々の要求を優先
度判定回路１２に対して発行する。
モリコントロール回路８の処理の完了を待ち主記憶装置
Ｂへのアクセス処理が完了次第、次の夫々の要求を優先
度判定回路１２に対して発行する。
上記処理はリクエストバッファ７およびストアバッファ
１１両方の内部バッファが空になるまで、つまり自分自
身の主記憶装置Ｂに対する要求がなくなるまで繰り返さ
れる。
１１両方の内部バッファが空になるまで、つまり自分自
身の主記憶装置Ｂに対する要求がなくなるまで繰り返さ
れる。
以上説明してきたように、この発明によれば、要求情報
を受付は順に一次記憶する第１のバッファを設け、この
第１のバッファから受付は順に出力される要求情報のう
ち書き込み要求情報のみを受付は順に一次記憶する第２
のバッファを設け、第１のバッファから出力される書き
込み要求情報のアドレスと第２のバッファに既に記憶さ
れている書き込み要求情報のアドレスとが一致した場合
、該第１のバッファからの書き込み要求情報に従い、該
第２のバッファの該アドレスの書き込み要求情報を更新
し、又第１のバッファから出力される要求情報のアドレ
スと第２のバッファから出力される書き込み要求情報の
アドレスとが一致した場合、該書き込み要求情報を優先
して主記憶装置に送出させ、それ以外の場合は常に第１
のバッファから出力される読み出し要求情報を優先して
主記憶装置に送出させるようにしたので、同一アドレス
に対する書き込み要求が相接近して発生した場合は、主
記憶装置をアクセスすることなく第２バツフア内で更新
処理し、システム全体のデータ転送を高速化できる。又
処理時間が長くなる書き込み要求を分離して第２のバッ
ファに一時蓄えて待期させ、読み出し要求を先に実行さ
せるので、データ転送がより効率良く実行されるように
なる。
を受付は順に一次記憶する第１のバッファを設け、この
第１のバッファから受付は順に出力される要求情報のう
ち書き込み要求情報のみを受付は順に一次記憶する第２
のバッファを設け、第１のバッファから出力される書き
込み要求情報のアドレスと第２のバッファに既に記憶さ
れている書き込み要求情報のアドレスとが一致した場合
、該第１のバッファからの書き込み要求情報に従い、該
第２のバッファの該アドレスの書き込み要求情報を更新
し、又第１のバッファから出力される要求情報のアドレ
スと第２のバッファから出力される書き込み要求情報の
アドレスとが一致した場合、該書き込み要求情報を優先
して主記憶装置に送出させ、それ以外の場合は常に第１
のバッファから出力される読み出し要求情報を優先して
主記憶装置に送出させるようにしたので、同一アドレス
に対する書き込み要求が相接近して発生した場合は、主
記憶装置をアクセスすることなく第２バツフア内で更新
処理し、システム全体のデータ転送を高速化できる。又
処理時間が長くなる書き込み要求を分離して第２のバッ
ファに一時蓄えて待期させ、読み出し要求を先に実行さ
せるので、データ転送がより効率良く実行されるように
なる。
第１図は本発明の実施例の構成図、第２図は従来の構成
図である。 ■・・・パスライン、２，２・・・アドレス、３・・・
データ、４・・・制御命令、５・・・アドレス判定部、
６・・・結果情・報、７・・・リクエストハフファ、８
・・・メモリコントロール回路、９・・・検出回路、１
０・・・検出情報、１１・・・ストアバッファ、１２・
・・要求優先度判定回路、１５・・・一致判定部、１６
・一致検出部、１７・・・更新制御部、１８・小バッフ
ァ、１９・・・大バッファ、［１ｇ・・・−杯情報、ｈ
、ｉ・・・一致情報。 代理人 大 岩 増 雄（ばか２名）書（自発
）
図である。 ■・・・パスライン、２，２・・・アドレス、３・・・
データ、４・・・制御命令、５・・・アドレス判定部、
６・・・結果情・報、７・・・リクエストハフファ、８
・・・メモリコントロール回路、９・・・検出回路、１
０・・・検出情報、１１・・・ストアバッファ、１２・
・・要求優先度判定回路、１５・・・一致判定部、１６
・一致検出部、１７・・・更新制御部、１８・小バッフ
ァ、１９・・・大バッファ、［１ｇ・・・−杯情報、ｈ
、ｉ・・・一致情報。 代理人 大 岩 増 雄（ばか２名）書（自発
）
Claims (1)
- 【特許請求の範囲】 中央演算処理装置から主記憶装置に対して指定アドレス
を含む読み出し及び書き込み要求情報をもってアクセス
する主記憶装置の制御方式において、 前記要求情報を受付け順に一次記憶する第１のバッファ
を設け、この第１のバッファから受付け順に出力される
要求情報のうち前記書き込み要求情報のみを受付け順に
一次記憶する第２のバッファを設け、前記第１のバッフ
ァから出力される前記書き込み要求情報のアドレスと前
記第２のバッファに既に記憶されている書き込み要求情
報のアドレスとが一致した場合、該第１のバッファから
の書き込み要求情報に従い、該第２のバッファの該アド
レスの書き込み要求情報を更新し、又第１のバッファか
ら出力される前記要求情報のアドレスと前記第２のバッ
ファから出力される書き込み要求情報のアドレスとが一
致した場合、該書き込み要求情報を優先して前記主記憶
装置に送出させ、それ以外の場合は常に前記第１のバッ
ファから出力される前記読み出し要求情報を優先して主
記憶装置に送出させるようにしたことを特徴とする主記
憶装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185102A JPH0235541A (ja) | 1988-07-25 | 1988-07-25 | 主記憶装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185102A JPH0235541A (ja) | 1988-07-25 | 1988-07-25 | 主記憶装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235541A true JPH0235541A (ja) | 1990-02-06 |
Family
ID=16164891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185102A Pending JPH0235541A (ja) | 1988-07-25 | 1988-07-25 | 主記憶装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233050A (ja) * | 1990-06-29 | 1992-08-21 | Digital Equip Corp <Dec> | キャッシュメモリ交換プロトコル |
| US7359903B2 (en) * | 2001-11-15 | 2008-04-15 | Microsoft Corporation | System and method of pipeline data access to remote data |
-
1988
- 1988-07-25 JP JP63185102A patent/JPH0235541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233050A (ja) * | 1990-06-29 | 1992-08-21 | Digital Equip Corp <Dec> | キャッシュメモリ交換プロトコル |
| US7359903B2 (en) * | 2001-11-15 | 2008-04-15 | Microsoft Corporation | System and method of pipeline data access to remote data |
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