JPH09146839A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
- Publication number
- JPH09146839A JPH09146839A JP7302819A JP30281995A JPH09146839A JP H09146839 A JPH09146839 A JP H09146839A JP 7302819 A JP7302819 A JP 7302819A JP 30281995 A JP30281995 A JP 30281995A JP H09146839 A JPH09146839 A JP H09146839A
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Abstract
(57)【要約】
【課題】同一ブロックに対する後続のストアチェックリ
クエストを抑止し、キャッシュメモリへの索引競合を減
らす。 【解決手段】履歴レジスタ１はストアチェックアドレス
をブロック単位に格納する。検出回路２は、ストアチェ
ックアドレスと履歴レジスタ１の内容とを比較し、一致
した場合においては、制御回路４はリードリクエストと
ストアチェックリクエストが競合したときは、最初のス
トアチェックリクエストに対して、ストアチェック処理
し、後続のストアチェックリクエストを抑止する。制御
回路６は、検出回路２がブロック超えを検出したとき
は、履歴レジスタ１にそのときのストアチェックアドレ
スを格納することによって更新する。また、検出回路３
は履歴レジスタ１とライトアドレスを比較し、一致した
ときは履歴レジスタ１が更新されるまで、制御回路５，
４により検出回路２の出力を無効にする。
クエストを抑止し、キャッシュメモリへの索引競合を減
らす。 【解決手段】履歴レジスタ１はストアチェックアドレス
をブロック単位に格納する。検出回路２は、ストアチェ
ックアドレスと履歴レジスタ１の内容とを比較し、一致
した場合においては、制御回路４はリードリクエストと
ストアチェックリクエストが競合したときは、最初のス
トアチェックリクエストに対して、ストアチェック処理
し、後続のストアチェックリクエストを抑止する。制御
回路６は、検出回路２がブロック超えを検出したとき
は、履歴レジスタ１にそのときのストアチェックアドレ
スを格納することによって更新する。また、検出回路３
は履歴レジスタ１とライトアドレスを比較し、一致した
ときは履歴レジスタ１が更新されるまで、制御回路５，
４により検出回路２の出力を無効にする。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュメモリ制
御装置、特にストアチェックのキャッシュメモリ索引に
関する。
御装置、特にストアチェックのキャッシュメモリ索引に
関する。
【０００２】
【従来の技術】従来、キャッシュメモリを有する情報処
理装置において、キャッシュメモリはブロック単位で管
理されており、キャッシュメモリの更新はブロック単位
で行われる。すなわち、演算処理によりデータを更新し
た場合、キャッシュメモリに登録されているデータの保
証が必要となり、更新データがキャッシュメモリに登録
されているか否かのチェック（ストアチェック）を行
い、登録されていたときには、キャッシュメモリの当該
ブロックを無効化する処理が必要である。ストアチェッ
クの単位は演算処理データ幅により決まるが、一般にキ
ャッシュメモリの管理単位のブロック幅に対して演算処
理の処理データ幅は小さい。このため同一ブロックに対
するストアチェックが連続して発生することもあり得
る。またキャッシュメモリへのリードリクエストとスト
アチェックリクエストの競合した場合に、ストアチェッ
クを優先処理するため、ストアチェック処理の終了まで
リードリクエストは待たされている。
理装置において、キャッシュメモリはブロック単位で管
理されており、キャッシュメモリの更新はブロック単位
で行われる。すなわち、演算処理によりデータを更新し
た場合、キャッシュメモリに登録されているデータの保
証が必要となり、更新データがキャッシュメモリに登録
されているか否かのチェック（ストアチェック）を行
い、登録されていたときには、キャッシュメモリの当該
ブロックを無効化する処理が必要である。ストアチェッ
クの単位は演算処理データ幅により決まるが、一般にキ
ャッシュメモリの管理単位のブロック幅に対して演算処
理の処理データ幅は小さい。このため同一ブロックに対
するストアチェックが連続して発生することもあり得
る。またキャッシュメモリへのリードリクエストとスト
アチェックリクエストの競合した場合に、ストアチェッ
クを優先処理するため、ストアチェック処理の終了まで
リードリクエストは待たされている。
【０００３】
【発明が解決しようとする課題】上述したキャッシュメ
モリ制御装置では、制御の画一化のため、先行のストア
チェックにより、更新データがキャッシュメモリに登録
されていることが判明した場合にでも、同一のブロック
に対して後続のストアチェックが連続して発生すること
があり得る。したがって、このような状況下でリードリ
クエストとキャッシュメモリへの索引競合が発生した場
合、リードリクエストを必要のないストアチェックで待
たせることになる。さらに、ストアチェックが同一ブロ
ック内で連続した場合、ストアチェック処理済みの同一
ブロックに対して数クロックＴ間ストアチェックが行わ
れるためリードリクエスト元に、キャッシュメモリの索
引結果を返却できない等の問題点がある。
モリ制御装置では、制御の画一化のため、先行のストア
チェックにより、更新データがキャッシュメモリに登録
されていることが判明した場合にでも、同一のブロック
に対して後続のストアチェックが連続して発生すること
があり得る。したがって、このような状況下でリードリ
クエストとキャッシュメモリへの索引競合が発生した場
合、リードリクエストを必要のないストアチェックで待
たせることになる。さらに、ストアチェックが同一ブロ
ック内で連続した場合、ストアチェック処理済みの同一
ブロックに対して数クロックＴ間ストアチェックが行わ
れるためリードリクエスト元に、キャッシュメモリの索
引結果を返却できない等の問題点がある。
【０００４】本発明はこのような問題を解決し、ストア
チェックの行われたブロックと後続のストアチェックの
アドレスのブロックの一致を検出し、同一ブロックに対
する後続のストアリクエストを抑止し、キャッシュメモ
リへの索引競合を減らすことでキャッシュメモリの処理
能力を向上させることにある。
チェックの行われたブロックと後続のストアチェックの
アドレスのブロックの一致を検出し、同一ブロックに対
する後続のストアリクエストを抑止し、キャッシュメモ
リへの索引競合を減らすことでキャッシュメモリの処理
能力を向上させることにある。
【０００５】
【課題を解決するための手段】第１の本発明は、メモリ
へのストアチェックリクエストが同一のブロック範囲内
で連続した場合に、ストアチェック処理済みのブロック
に属するアドレスに対する後続のストアチェックリクエ
ストを抑止することを特徴とする。
へのストアチェックリクエストが同一のブロック範囲内
で連続した場合に、ストアチェック処理済みのブロック
に属するアドレスに対する後続のストアチェックリクエ
ストを抑止することを特徴とする。
【０００６】第２の本発明は、キャッシュメモリを有す
る情報処理装置におけるキャッシュメモリ制御装置にお
いて、メモリへのストアチェックアドレスとメモリへの
リードアドレスを選択する第１の選択回路と、ストアチ
ェックアドレスとリードアドレスとライトアドレスを選
択する第２の選択回路と、ストアチェックアドレスをブ
ロック単位に格納する履歴レジスタと、ストアチェック
アドレスと前記履歴レジスタの出力のブロックの一致を
検出する第１の検出回路と、ライトアドレスと前記履歴
レジスタの出力のブロックの一致を検出する第２の検出
回路と、ストアチェックリクエストと前記第１の検出回
路の出力を使用し、ストアチェックアドレスのブロック
超えを判断し、前記履歴レジスタへのストアチェックア
ドレスの格納を制御する第１の制御回路と、ライトリク
エスト及び前記第２の検出回路の出力を使用して、前記
第１の検出回路の出力が無効であることを示す信号を作
成する第２の制御回路と、リードリクエストとストアチ
ェックリクエストと前記第１の検出回路の出力、及び前
記第２の制御回路の出力を使用して、前記第１の選択回
路、前記第２の選択回路を制御し、更にストアチェック
抑止信号を要求元に送出する機能をもつ第３の制御回路
と、前記第２の選択回路の出力を索引アドレスとして、
索引アドレスに対応するリードデータを出力し、更にラ
イトリクエストを使用してライトアドレスを索引アドレ
スに対応するブロックに登録を行うアドレスアレイと、
前記第１の選択回路の出力と前記アドレスアレイの出力
を使用して、両者の一致を検出し一致信号を出力する第
３の検出回路を有することを特徴とする。
る情報処理装置におけるキャッシュメモリ制御装置にお
いて、メモリへのストアチェックアドレスとメモリへの
リードアドレスを選択する第１の選択回路と、ストアチ
ェックアドレスとリードアドレスとライトアドレスを選
択する第２の選択回路と、ストアチェックアドレスをブ
ロック単位に格納する履歴レジスタと、ストアチェック
アドレスと前記履歴レジスタの出力のブロックの一致を
検出する第１の検出回路と、ライトアドレスと前記履歴
レジスタの出力のブロックの一致を検出する第２の検出
回路と、ストアチェックリクエストと前記第１の検出回
路の出力を使用し、ストアチェックアドレスのブロック
超えを判断し、前記履歴レジスタへのストアチェックア
ドレスの格納を制御する第１の制御回路と、ライトリク
エスト及び前記第２の検出回路の出力を使用して、前記
第１の検出回路の出力が無効であることを示す信号を作
成する第２の制御回路と、リードリクエストとストアチ
ェックリクエストと前記第１の検出回路の出力、及び前
記第２の制御回路の出力を使用して、前記第１の選択回
路、前記第２の選択回路を制御し、更にストアチェック
抑止信号を要求元に送出する機能をもつ第３の制御回路
と、前記第２の選択回路の出力を索引アドレスとして、
索引アドレスに対応するリードデータを出力し、更にラ
イトリクエストを使用してライトアドレスを索引アドレ
スに対応するブロックに登録を行うアドレスアレイと、
前記第１の選択回路の出力と前記アドレスアレイの出力
を使用して、両者の一致を検出し一致信号を出力する第
３の検出回路を有することを特徴とする。
【０００７】
【発明の実施の形態】次に、本発明について図を参照し
て説明する。
て説明する。
【０００８】図１は、本発明の一実施例の構成を示すブ
ロック図であり、レジスタ１、３つの検出回路２，３，
８、３つの制御回路４，５，６、アドレスアレイ７及び
２つの選択回路９，１０からなる。アドレスアレイ７に
はキャッシュメモリに記憶されているデータのアドレス
がブロック単位に登録されている。
ロック図であり、レジスタ１、３つの検出回路２，３，
８、３つの制御回路４，５，６、アドレスアレイ７及び
２つの選択回路９，１０からなる。アドレスアレイ７に
はキャッシュメモリに記憶されているデータのアドレス
がブロック単位に登録されている。
【０００９】リードリクエスト時には、要求元からのリ
ードリクエスト信号１０１を入力として、制御回路４は
アドレス選択信号１１６を選択回路９，１０に送出す
る。選択回路１０は、アドレス選択信号１１６を入力と
して、リードアドレスの下位を選択し、アドレスアレイ
７はこのリードアドレスの下位を索引アドレス１１３と
して対応するアドレス１１４を出力する。同時に、選択
回路９はリードアドレスの上位を選択し、比較アドレス
１１２を検出回路８に送出する。検出回路８は比較アド
レス１１２とアドレス１１４を比較し一致を検出した場
合に、一致信号１１５を要求元に返却する。
ードリクエスト信号１０１を入力として、制御回路４は
アドレス選択信号１１６を選択回路９，１０に送出す
る。選択回路１０は、アドレス選択信号１１６を入力と
して、リードアドレスの下位を選択し、アドレスアレイ
７はこのリードアドレスの下位を索引アドレス１１３と
して対応するアドレス１１４を出力する。同時に、選択
回路９はリードアドレスの上位を選択し、比較アドレス
１１２を検出回路８に送出する。検出回路８は比較アド
レス１１２とアドレス１１４を比較し一致を検出した場
合に、一致信号１１５を要求元に返却する。
【００１０】また、ライトリクエスト時には、要求元か
らのライトリクエスト信号１０３を入力すると、制御回
路４はアドレス選択信号１１６を選択回路１０に送出す
る。選択回路１０は、アドレス選択信号１１６を入力と
して、ライトアドレスの下位を選択し、このライトアド
レスの下位を索引アドレス１１３、ライトリクエスト１
０３をライトイネーブルとして、ライトアドレスの上位
１１０をアドレスアレイ７のうちの対応するブロックに
登録する。同時に検出回路３は、ストアチェックアドレ
スをブロック単位に格納する履歴レジスタ１とライトア
ドレス１１１を入力して比較し、ブロックの一致を検出
したときは一致信号１１９を制御回路５に送出する。
らのライトリクエスト信号１０３を入力すると、制御回
路４はアドレス選択信号１１６を選択回路１０に送出す
る。選択回路１０は、アドレス選択信号１１６を入力と
して、ライトアドレスの下位を選択し、このライトアド
レスの下位を索引アドレス１１３、ライトリクエスト１
０３をライトイネーブルとして、ライトアドレスの上位
１１０をアドレスアレイ７のうちの対応するブロックに
登録する。同時に検出回路３は、ストアチェックアドレ
スをブロック単位に格納する履歴レジスタ１とライトア
ドレス１１１を入力して比較し、ブロックの一致を検出
したときは一致信号１１９を制御回路５に送出する。
【００１１】また、ストアチェックリクエスト時には、
要求元からのストアチェックリクエスト信号１０２を入
力して、制御回路４はアドレス選択信号１１６を選択回
路９、１０に送出する。選択回路１０は、アドレス選択
信号１１６を入力として、ストアチェックアドレスの下
位を選択し、アドレスアレイ７は、このストアチェック
アドレスの下位を索引アドレス１１３として対応するア
ドレス１１４を出力する。同時に、選択回路９はストア
アドレスの上位を選択し、比較アドレス１１２を検出回
路８に送出する。検出回路８は比較アドレス１１２とア
ドレス１１４を比較し、一致を検出した場合に、一致信
号１１５を要求元に返却する。また、ストアチェックア
ドレス１０４は、履歴レジスタ１にブロック（キャッシ
ュの管理単位と同一幅）単位で格納される。さらに、検
出回路２はストアチェックアドレス１０４と履歴レジス
タ１を比較し、一致を検出したときは一致信号１１８を
制御回路４、６に送出する。制御回路６は一致信号１１
８を使用してストアチェックアドレスのブロック超えを
判断し、ブロック超え発生時には、履歴レジスタ１にス
トアチェックアドレス１０４を格納し履歴レジスタ１を
更新する。
要求元からのストアチェックリクエスト信号１０２を入
力して、制御回路４はアドレス選択信号１１６を選択回
路９、１０に送出する。選択回路１０は、アドレス選択
信号１１６を入力として、ストアチェックアドレスの下
位を選択し、アドレスアレイ７は、このストアチェック
アドレスの下位を索引アドレス１１３として対応するア
ドレス１１４を出力する。同時に、選択回路９はストア
アドレスの上位を選択し、比較アドレス１１２を検出回
路８に送出する。検出回路８は比較アドレス１１２とア
ドレス１１４を比較し、一致を検出した場合に、一致信
号１１５を要求元に返却する。また、ストアチェックア
ドレス１０４は、履歴レジスタ１にブロック（キャッシ
ュの管理単位と同一幅）単位で格納される。さらに、検
出回路２はストアチェックアドレス１０４と履歴レジス
タ１を比較し、一致を検出したときは一致信号１１８を
制御回路４、６に送出する。制御回路６は一致信号１１
８を使用してストアチェックアドレスのブロック超えを
判断し、ブロック超え発生時には、履歴レジスタ１にス
トアチェックアドレス１０４を格納し履歴レジスタ１を
更新する。
【００１２】ここで、ストアチェックリクエスト１０２
とリードリクエスト１０１のキャッシュメモリへの索引
競合発生時の動作について説明する。ストアチェックリ
クエストがアドレスアレイ７の同一ブロックに対して連
続し、リードリクエスト１０１のアドレスアレイ７へ索
引と競合した場合、制御回路４は、最初の競合時には、
ストアチェックリクエスト１０２を優先させ、リードリ
クエスト１０１を待たせる。このとき同時に履歴レジス
タ１には先に述べたように最初のストアチェックアドレ
ス１０４がブロック単位で格納されている。２回目のス
トアチェックリクエスト時に検出回路２は履歴レジスタ
１（最初のストアアドレス）とストアアドレス（２回
目）が同一ブロックであることを検出し、一致信号１１
８を制御回路４、６に送出する。また、制御回路４はス
トアチェック抑止信号１２１を要求元に送出し、ストア
チェック処理の終了を報告し、アドレス選択信号１１６
を選択回路９、１０に送出する。選択回路１０は、この
アドレス選択信号１１６を入力として、リードアドレス
を索引アドレス１１３として選択する。アドレスアレイ
７からは、索引アドレス１１３に対応するアドレス１１
４が出力される。同時に、選択回路９はリードアドレス
を選択し、比較アドレス１１２を送出する。検出回路８
は、比較アドレス１１２とアドレス１１４を比較し一致
を検出した場合に、一致信号１１５を要求元に返却す
る。その後の同一ブロックに対するストアチェックリク
エスト１０１（３回目以降）も同様に抑止できる。
とリードリクエスト１０１のキャッシュメモリへの索引
競合発生時の動作について説明する。ストアチェックリ
クエストがアドレスアレイ７の同一ブロックに対して連
続し、リードリクエスト１０１のアドレスアレイ７へ索
引と競合した場合、制御回路４は、最初の競合時には、
ストアチェックリクエスト１０２を優先させ、リードリ
クエスト１０１を待たせる。このとき同時に履歴レジス
タ１には先に述べたように最初のストアチェックアドレ
ス１０４がブロック単位で格納されている。２回目のス
トアチェックリクエスト時に検出回路２は履歴レジスタ
１（最初のストアアドレス）とストアアドレス（２回
目）が同一ブロックであることを検出し、一致信号１１
８を制御回路４、６に送出する。また、制御回路４はス
トアチェック抑止信号１２１を要求元に送出し、ストア
チェック処理の終了を報告し、アドレス選択信号１１６
を選択回路９、１０に送出する。選択回路１０は、この
アドレス選択信号１１６を入力として、リードアドレス
を索引アドレス１１３として選択する。アドレスアレイ
７からは、索引アドレス１１３に対応するアドレス１１
４が出力される。同時に、選択回路９はリードアドレス
を選択し、比較アドレス１１２を送出する。検出回路８
は、比較アドレス１１２とアドレス１１４を比較し一致
を検出した場合に、一致信号１１５を要求元に返却す
る。その後の同一ブロックに対するストアチェックリク
エスト１０１（３回目以降）も同様に抑止できる。
【００１３】また、履歴レジスタ１に格納されているス
トアチェックアドレスは、ストアチェック済みのため履
歴レジスタ１に格納されているストアチェックアドレス
のブロックと同一のブロックに対するアドレスアレイ７
への更新が発生した場合には、検出回路２の出力を無効
にする処理が必要である。すなわち、制御回路４は、要
求元からのライトリクエスト信号１０３が入力するとア
ドレス選択信号１１６を選択回路１０に送出する。選択
回路１０は、アドレス選択信号１１６を入力として、ラ
イトアレイ７の下位を選択し、このライトアドレスの下
位を索引アドレス１１３、ライトリクエスト１０３をラ
イトイネーブルとして、ライトアドレスの上位１１０を
アドレスアレイ７のうちの対応するブロックに登録す
る。同時に、検出回路３は、ストアチェックアドレスを
ブロック単位に格納する履歴レジスタ１とライトアドレ
ス１１１を入力して比較し、ブロックの一致を検出した
ときは、一致信号１１９を制御回路５に送出する。この
場合、制御回路４は制御回路５から一致信号を受けて新
規に履歴レジスタ１の更新が行われるまで、検出回路２
の出力を無効にする。
トアチェックアドレスは、ストアチェック済みのため履
歴レジスタ１に格納されているストアチェックアドレス
のブロックと同一のブロックに対するアドレスアレイ７
への更新が発生した場合には、検出回路２の出力を無効
にする処理が必要である。すなわち、制御回路４は、要
求元からのライトリクエスト信号１０３が入力するとア
ドレス選択信号１１６を選択回路１０に送出する。選択
回路１０は、アドレス選択信号１１６を入力として、ラ
イトアレイ７の下位を選択し、このライトアドレスの下
位を索引アドレス１１３、ライトリクエスト１０３をラ
イトイネーブルとして、ライトアドレスの上位１１０を
アドレスアレイ７のうちの対応するブロックに登録す
る。同時に、検出回路３は、ストアチェックアドレスを
ブロック単位に格納する履歴レジスタ１とライトアドレ
ス１１１を入力して比較し、ブロックの一致を検出した
ときは、一致信号１１９を制御回路５に送出する。この
場合、制御回路４は制御回路５から一致信号を受けて新
規に履歴レジスタ１の更新が行われるまで、検出回路２
の出力を無効にする。
【００１４】なお、以上に述べた実施例の他に、履歴レ
ジスタ１を複数個とし、各履歴レジスタ対応に検出回路
２、３を設けて、履歴レジスタの個数分だけブロックに
わたってストアチェックリクエストが連続した場合に対
処するようにした実施例も考えられる。
ジスタ１を複数個とし、各履歴レジスタ対応に検出回路
２、３を設けて、履歴レジスタの個数分だけブロックに
わたってストアチェックリクエストが連続した場合に対
処するようにした実施例も考えられる。
【００１５】
【発明の効果】本発明は、以上に説明したように、スト
アチェック処理済みのブロックとストアチェックアドレ
スのブロックの一致を検出し、ストアチェックリクエス
トとリードリクエストの競合時にストアチェックリクエ
ストを抑止することにより、アドレスアレイの索引競合
回数を削減し、キャッシュメモリの処理能力を向上させ
ることができるという効果がある。
アチェック処理済みのブロックとストアチェックアドレ
スのブロックの一致を検出し、ストアチェックリクエス
トとリードリクエストの競合時にストアチェックリクエ
ストを抑止することにより、アドレスアレイの索引競合
回数を削減し、キャッシュメモリの処理能力を向上させ
ることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ 履歴レジスタ ２，３，８ 検出回路 ４，５，６ 制御回路 ７ アドレスアレイ ９，１０ 選択回路。
Claims (3)
- 【請求項１】 メモリへのストアチェックリクエストが
同一のブロック範囲内で連続した場合に、ストアチェッ
ク処理済みのブロックに属するアドレスに対する後続の
ストアチェックリクエストを抑止することを特徴とする
キャッシュメモリ制御装置。 - 【請求項２】 キャッシュメモリを有する情報処理装置
におけるキャッシュメモリ制御装置において、 メモリへのストアチェックアドレスとメモリへのリード
アドレスを選択する第１の選択回路と、ストアチェック
アドレスとリードアドレスとライトアドレスを選択する
第２の選択回路と、 ストアチェックアドレスをブロック単位に格納する履歴
レジスタと、ストアチェックアドレスと前記履歴レジス
タの出力のブロックの一致を検出する第１の検出回路
と、ライトアドレスと前記履歴レジスタの出力のブロッ
クの一致を検出する第２の検出回路と、 ストアチェックリクエストと前記第１の検出回路の出力
を使用し、ストアチェックアドレスのブロック超えを判
断し、前記履歴レジスタへのストアチェックアドレスの
格納を制御する第１の制御回路と、ライトリクエスト及
び前記第２の検出回路の出力を使用して、前記第１の検
出回路の出力が無効であることを示す信号を作成する第
２の制御回路と、リードリクエストとストアチェックリ
クエストと前記第１の検出回路の出力、及び前記第２の
制御回路の出力を使用して、前記第１の選択回路、前記
第２の選択回路を制御し、更にストアチェック抑止信号
を要求元に送出する機能をもつ第３の制御回路と、 前記第２の選択回路の出力を索引アドレスとして、索引
アドレスに対応するリードデータを出力し、更にライト
リクエストを使用してライトアドレスを索引アドレスに
対応するブロックに登録を行うアドレスアレイと、前記
第１の選択回路の出力と前記アドレスアレイの出力を使
用して、両者の一致を検出し一致信号を出力する第３の
検出回路を有することを特徴とするキャッシュメモリ制
御装置。 - 【請求項３】 前記履歴レジスタを複数個とし、各履歴
レジスタ対応に、前記第１の検出回路及び第２の検出回
路を設けて、履歴レジスタの個数分だけのブロックにわ
たる連続したストアチェックリクエストに対処し得るよ
うにしたことを特徴とする請求項２記載のキャッシュメ
モリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302819A JPH09146839A (ja) | 1995-11-21 | 1995-11-21 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302819A JPH09146839A (ja) | 1995-11-21 | 1995-11-21 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146839A true JPH09146839A (ja) | 1997-06-06 |
Family
ID=17913482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7302819A Pending JPH09146839A (ja) | 1995-11-21 | 1995-11-21 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146839A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001337912A (ja) * | 2000-03-21 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 描画プロセッサおよび描画処理システム |
| JP2005209163A (ja) * | 2003-12-22 | 2005-08-04 | Matsushita Electric Ind Co Ltd | メモリシステム制御方法 |
| US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
| CN103235745A (zh) * | 2013-03-27 | 2013-08-07 | 华为技术有限公司 | 一种地址冲突检测方法及装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478341A (en) * | 1987-09-19 | 1989-03-23 | Pfu Ltd | Stack control circuit |
| JPH0272449A (ja) * | 1988-09-07 | 1990-03-12 | Toshiba Corp | キャッシュメモリの自動無効化制御回路 |
| JPH02183847A (ja) * | 1989-01-11 | 1990-07-18 | Nec Corp | キャッシュメモリパージ制御回路 |
| JPH04239937A (ja) * | 1991-01-24 | 1992-08-27 | Nec Corp | キャッシュ一致処理方式 |
-
1995
- 1995-11-21 JP JP7302819A patent/JPH09146839A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478341A (en) * | 1987-09-19 | 1989-03-23 | Pfu Ltd | Stack control circuit |
| JPH0272449A (ja) * | 1988-09-07 | 1990-03-12 | Toshiba Corp | キャッシュメモリの自動無効化制御回路 |
| JPH02183847A (ja) * | 1989-01-11 | 1990-07-18 | Nec Corp | キャッシュメモリパージ制御回路 |
| JPH04239937A (ja) * | 1991-01-24 | 1992-08-27 | Nec Corp | キャッシュ一致処理方式 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001337912A (ja) * | 2000-03-21 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 描画プロセッサおよび描画処理システム |
| JP4671519B2 (ja) * | 2000-03-21 | 2011-04-20 | パナソニック株式会社 | 描画プロセッサおよび描画処理システム |
| JP2005209163A (ja) * | 2003-12-22 | 2005-08-04 | Matsushita Electric Ind Co Ltd | メモリシステム制御方法 |
| US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
| CN103235745A (zh) * | 2013-03-27 | 2013-08-07 | 华为技术有限公司 | 一种地址冲突检测方法及装置 |
| CN103235745B (zh) * | 2013-03-27 | 2016-08-10 | 华为技术有限公司 | 一种地址冲突检测方法及装置 |
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