JPS63234336A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63234336A JPS63234336A JP62067925A JP6792587A JPS63234336A JP S63234336 A JPS63234336 A JP S63234336A JP 62067925 A JP62067925 A JP 62067925A JP 6792587 A JP6792587 A JP 6792587A JP S63234336 A JPS63234336 A JP S63234336A
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- JP
- Japan
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- register
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- main memory
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 11
- 238000003491 array Methods 0.000 abstract description 9
- 230000006866 deterioration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000013138 pruning Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッジ−メモリを含む情報処理装置に関する
。
。
従来、この種の情報処理装置は、主記憶装置をアクセス
するときには必らずキャッシュメモリを参照、更新して
いた。即ち、読出しのときには。
するときには必らずキャッシュメモリを参照、更新して
いた。即ち、読出しのときには。
キャッシュメモリに登録済みかどうかを調べ、登録済み
であればキャッシュメモリからデータを取出す。一方、
登録済みでない場合、キャッシュメモリに複数のコンパ
ートメント（区画）があれば。
であればキャッシュメモリからデータを取出す。一方、
登録済みでない場合、キャッシュメモリに複数のコンパ
ートメント（区画）があれば。
＼ｔ／
ＬＲＵ（ｌａｓｔ ｒｅｃｅｕｔｌｙ ｕｓｅｄ ｂｉ
ｔ ）方式により、置換を行なうコンパートメントを決
定し１主記憶装置からデータを取出し、要求元にデータ
を送出すると共に、キャッシュメモリにもそのデータを
書込み、後続の読出しにも備えていた。
ｔ ）方式により、置換を行なうコンパートメントを決
定し１主記憶装置からデータを取出し、要求元にデータ
を送出すると共に、キャッシュメモリにもそのデータを
書込み、後続の読出しにも備えていた。
上述した従来の情報処理装置においては、主記憶装置か
らの読出しデータを全てキャッシーメモ置２と、主にこ
の専用処理装置２からアクセスされる主記憶装置６とを
含むシステムの場合には。
らの読出しデータを全てキャッシーメモ置２と、主にこ
の専用処理装置２からアクセスされる主記憶装置６とを
含むシステムの場合には。
情報処理装置１から主記憶装置６をアクセスすることは
殆んどない。このため、不必要に情報処理装置ｌ内のキ
ャッシュメモリに主記憶装置６内のデータを格納すると
とＫなる。この結果、情報処理装置ｌの性能が低下する
という欠点があった。
殆んどない。このため、不必要に情報処理装置ｌ内のキ
ャッシュメモリに主記憶装置６内のデータを格納すると
とＫなる。この結果、情報処理装置ｌの性能が低下する
という欠点があった。
この状況は、第４図に示される様に、主記憶装置が１個
で、内部を２つの領域で分割しているシステムの場合に
も同様であった。
で、内部を２つの領域で分割しているシステムの場合に
も同様であった。
本発明による情報処理装置は、キャッシュメモリを含む
情報処理装置において、主記憶装置の境界アドレスが予
め設定可能な境界レジスタと、主記憶装置およびキャッ
シュメモリをアクセスするアドレスを保持するアドレス
レジスタと、主記憶装置アクセス要求時に、前記境界レ
ジスタの内容と前記アドレスレジスタの一部の内容とを
比較する境界比較手段と、該境界比較手段の比較結果に
依存して、キャッシュメモリの参照および更新を抑止す
るか否かを制御するキャッジ−制御回路とを有すること
を特徴とする。
情報処理装置において、主記憶装置の境界アドレスが予
め設定可能な境界レジスタと、主記憶装置およびキャッ
シュメモリをアクセスするアドレスを保持するアドレス
レジスタと、主記憶装置アクセス要求時に、前記境界レ
ジスタの内容と前記アドレスレジスタの一部の内容とを
比較する境界比較手段と、該境界比較手段の比較結果に
依存して、キャッシュメモリの参照および更新を抑止す
るか否かを制御するキャッジ−制御回路とを有すること
を特徴とする。
以下２本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
第１図において、１０は要求元からの主記憶アクセスア
ドレスを保持するアドレスレジスタ。
ドレスを保持するアドレスレジスタ。
１１は従来知られている方法によシ設定可能な主記憶装
置の専ら専用処理装置２によってアクセスされる部分と
、他の部分との境界アドレスを保持する境界レジスタで
ある。１２は境界レジスタ１１の内容とアドレスレジス
タ１０の上位の六−１の内容を比較する境界比較回路で
ある。１３はキャッシュ制御回路である。１５．１６は
アドレスアレイであシ、アドレスアレイ比較回路１７゜
１８と共にデータアレイ１９．２０内に主記憶のどの部
分が格納されているかを示す。２１はデータ切替回路で
あシ１本実施例では２つのコンパートメントのデータア
レイ出力とシステム制御装置３の出力とを切替え、要求
元へ所望のデータを送出するのに使用される。
置の専ら専用処理装置２によってアクセスされる部分と
、他の部分との境界アドレスを保持する境界レジスタで
ある。１２は境界レジスタ１１の内容とアドレスレジス
タ１０の上位の六−１の内容を比較する境界比較回路で
ある。１３はキャッシュ制御回路である。１５．１６は
アドレスアレイであシ、アドレスアレイ比較回路１７゜
１８と共にデータアレイ１９．２０内に主記憶のどの部
分が格納されているかを示す。２１はデータ切替回路で
あシ１本実施例では２つのコンパートメントのデータア
レイ出力とシステム制御装置３の出力とを切替え、要求
元へ所望のデータを送出するのに使用される。
第２図は本実施例における主記憶装置５の配置を示す図
である。図において、専ら専用処理装置２で使用される
領域５２は下位に位置しているが逆であってもよい。
である。図において、専ら専用処理装置２で使用される
領域５２は下位に位置しているが逆であってもよい。
次に本実施例の動作について詳細に説明する。
先づ、要求元からの主記憶アクセスアドレスが要求（リ
クエスト）信号と共に送出され、アドレスレジスタ１０
にセットされる。アドレスレジスタ１０の出力の下位部
分は９本実施例ではキャッシュメモリは２コンパートメ
ントで構成されているため、２つのアドレスアレイ１５
．１６とデータアレイ１９．２０にアドレス線１００を
介して接続されている。さらに、アドレスレジスタ１０
の上位部分はアドレス線１０３を介しアドレスアレイ比
較回路１７．１８の１つの入力に接続される。アドレス
アレイ比剪回路１７．１８の他の入力には夫々２つのア
ドレスアレイ１５．１６０７ドレス線１００で指定され
たエントリの読出しデータが接続される。アドレスアレ
イ比較回路１７゜１８の夫々の出力は、要求された主記
憶情報がデータアレイ１９．２０に含まれているかどう
かを示す信号であシ、夫々信号線１０１．１０２を介し
キャッシュ制御回路１３に入力される。
クエスト）信号と共に送出され、アドレスレジスタ１０
にセットされる。アドレスレジスタ１０の出力の下位部
分は９本実施例ではキャッシュメモリは２コンパートメ
ントで構成されているため、２つのアドレスアレイ１５
．１６とデータアレイ１９．２０にアドレス線１００を
介して接続されている。さらに、アドレスレジスタ１０
の上位部分はアドレス線１０３を介しアドレスアレイ比
較回路１７．１８の１つの入力に接続される。アドレス
アレイ比剪回路１７．１８の他の入力には夫々２つのア
ドレスアレイ１５．１６０７ドレス線１００で指定され
たエントリの読出しデータが接続される。アドレスアレ
イ比較回路１７゜１８の夫々の出力は、要求された主記
憶情報がデータアレイ１９．２０に含まれているかどう
かを示す信号であシ、夫々信号線１０１．１０２を介し
キャッシュ制御回路１３に入力される。
一方、アドレスレジスタ１０の上位部分は、またアドレ
ス線１０４を介し境界比較回路１２の１つの入力に接続
されている。なお、境界比較回路１２に送られているア
ドレスレジスタ１０からのアドレス情報は、アドレスア
レイ比較回路１７゜１８に送られているアドレス情報と
は異なシ、更に上位部分のみである。境界比較回路１２
の他の入力には、予め知られている方法で設定可能な境
界レジスタ１１からの主記憶装置５上の専ら専用処理装
置２で使用される主記憶領域５２と他の部分５１との境
界を示すアドレス情報がアドレス線１０５を介し接続さ
れている。
ス線１０４を介し境界比較回路１２の１つの入力に接続
されている。なお、境界比較回路１２に送られているア
ドレスレジスタ１０からのアドレス情報は、アドレスア
レイ比較回路１７゜１８に送られているアドレス情報と
は異なシ、更に上位部分のみである。境界比較回路１２
の他の入力には、予め知られている方法で設定可能な境
界レジスタ１１からの主記憶装置５上の専ら専用処理装
置２で使用される主記憶領域５２と他の部分５１との境
界を示すアドレス情報がアドレス線１０５を介し接続さ
れている。
境界比較回路１２では、アドレスレジスタ１０の上位の
アドレス線１０４を介して入力されるアドレス情報と境
界レジスタ１１からアドレス線１０５を介して入力され
るアドレス情報との大小関係が比較される。すなわち、
境界比較回路１２は、アドレスレジスタ１０の上位のア
ドレス線１０４を介して入力されるアドレス情報が、境
界レジスタ１１からアドレス線１０５を介して入力され
るアドレス情報より大きいか等しいとき、専ら専用処理
装置２が使用する領域５２をアクセスすることを示し、
小さいとき他の領域５１をアクセスすることを示す信号
を生成し、信号線１０６を介しキャッシュ制御回路１３
に送出する。
アドレス線１０４を介して入力されるアドレス情報と境
界レジスタ１１からアドレス線１０５を介して入力され
るアドレス情報との大小関係が比較される。すなわち、
境界比較回路１２は、アドレスレジスタ１０の上位のア
ドレス線１０４を介して入力されるアドレス情報が、境
界レジスタ１１からアドレス線１０５を介して入力され
るアドレス情報より大きいか等しいとき、専ら専用処理
装置２が使用する領域５２をアクセスすることを示し、
小さいとき他の領域５１をアクセスすることを示す信号
を生成し、信号線１０６を介しキャッシュ制御回路１３
に送出する。
キャッシュ制御回路１３では、主記憶アクセス要求時、
信号線１０１．１０２を介して送られるデータアレイ１
９．２０に所望のデータが存在するかどうかを示す信号
を試験する。キャッシュ制御回路１３は、２つの信号の
どちらかがデータアレイ１９．２０に所望のデータが存
在することを示すとき、データ切替信号を生成し、信号
線１１０を介しデータ切替回路２１に送出する。
信号線１０１．１０２を介して送られるデータアレイ１
９．２０に所望のデータが存在するかどうかを示す信号
を試験する。キャッシュ制御回路１３は、２つの信号の
どちらかがデータアレイ１９．２０に所望のデータが存
在することを示すとき、データ切替信号を生成し、信号
線１１０を介しデータ切替回路２１に送出する。
データ切替回路２１には、データアレイ・１９゜２０の
出力が夫々データ線１０８，１０９を介し入力されてお
り、キャッシュ制御回路１３から信号線１１０を介し入
力されるデータ切替信号によシ所望のデータが切替えら
れ、要求元へ送出される。信号１１０１．１０２からの
信号のいずれもがデータアレイ１９．２０に所望のデー
タが存在しないことを示すとき、キャッシュ制御回路１
３はシステム制御装置３に信号線１０７を介し主記憶ア
クセス要求を発行する。なお、主記憶アクセスアドレス
が専ら専用処理装置２で使用される領域５２を指すとき
は、必らずシステム制御装置３に主記憶アクセス要求を
発行することになる。これは、専ら専用処理装置２で使
用される領域５２は、後で説明する様に、キャッシュメ
モリすなわちアドレスアレイ１５，１６．データアレイ
１９゜２０にロードしないからである。
出力が夫々データ線１０８，１０９を介し入力されてお
り、キャッシュ制御回路１３から信号線１１０を介し入
力されるデータ切替信号によシ所望のデータが切替えら
れ、要求元へ送出される。信号１１０１．１０２からの
信号のいずれもがデータアレイ１９．２０に所望のデー
タが存在しないことを示すとき、キャッシュ制御回路１
３はシステム制御装置３に信号線１０７を介し主記憶ア
クセス要求を発行する。なお、主記憶アクセスアドレス
が専ら専用処理装置２で使用される領域５２を指すとき
は、必らずシステム制御装置３に主記憶アクセス要求を
発行することになる。これは、専ら専用処理装置２で使
用される領域５２は、後で説明する様に、キャッシュメ
モリすなわちアドレスアレイ１５，１６．データアレイ
１９゜２０にロードしないからである。
読出しデータがシステム制御装置３からデータ線１１１
を介して返ってくると、キャッシュ制御回路１３はデー
タ切替回路２１に対し信号線１１０を介しシステム制御
装置３からの読出しデータを出力する様指示する。
を介して返ってくると、キャッシュ制御回路１３はデー
タ切替回路２１に対し信号線１１０を介しシステム制御
装置３からの読出しデータを出力する様指示する。
信号線１０６を介しキャッジ−制御回路１３に入力され
る境界比較回路１２の出力が主記憶アクセスアドレスが
専ら専用処理装置２が使用する領域以外５１を指してい
ることを示すとき、予め定められた従来知られている方
式によって更新するコンパートメントを決め、アドレス
線１０３を介して送出されるアドレスレジスタ１０のア
ドレス情報の上位をシステム制御装置３へのリクエスト
発行時にアドレスアレイ１５または１６に格納し。
る境界比較回路１２の出力が主記憶アクセスアドレスが
専ら専用処理装置２が使用する領域以外５１を指してい
ることを示すとき、予め定められた従来知られている方
式によって更新するコンパートメントを決め、アドレス
線１０３を介して送出されるアドレスレジスタ１０のア
ドレス情報の上位をシステム制御装置３へのリクエスト
発行時にアドレスアレイ１５または１６に格納し。
システム制御装置３からの主記憶読出しデータの受信時
に主記憶読出しデータを要求元に送出すると共にデータ
線１１１を介してデータアレイ１９または２０に格納す
る。逆に、信号線１０６を介しキャッシュ制御回路１３
に入力される境界比較回路１２の出力が主記憶アクセス
アドレスが専ら専用処理装置が使用する領域５２を指し
ていることを示すとき、アドレスアレイ１５．１６およ
びデータアレイ１９．２０の更新を抑止する。
に主記憶読出しデータを要求元に送出すると共にデータ
線１１１を介してデータアレイ１９または２０に格納す
る。逆に、信号線１０６を介しキャッシュ制御回路１３
に入力される境界比較回路１２の出力が主記憶アクセス
アドレスが専ら専用処理装置が使用する領域５２を指し
ていることを示すとき、アドレスアレイ１５．１６およ
びデータアレイ１９．２０の更新を抑止する。
以上説明したように本発明は、主記憶装置内の専ら専用
処理装置で使用される領域と他の領域との境界アドレス
を保持する境界レジスタを設け。
処理装置で使用される領域と他の領域との境界アドレス
を保持する境界レジスタを設け。
要求元からの主記憶アクセスアドレスの一部の内容とこ
の境界レジスタの内容とを比較し、この比較結果が専ら
専用処理装置で使用される領域であることを示すときキ
ャッシュメモリの参照および更新を抑止しているので、
無効なデータがキャッシュメモリ内に取込まれて本来必
要であるデータが追い出されることがなくなり、性能低
下を防止できるという効果がある。
の境界レジスタの内容とを比較し、この比較結果が専ら
専用処理装置で使用される領域であることを示すときキ
ャッシュメモリの参照および更新を抑止しているので、
無効なデータがキャッシュメモリ内に取込まれて本来必
要であるデータが追い出されることがなくなり、性能低
下を防止できるという効果がある。
第１図は本発明の一実施例の要部構成を示すブロック図
、第２図は本実施例における主記憶装置の配置図、第３
図及び第４図は本実施例が適用される情報処理システム
の構成を示すブロック図である。 １・・・情報処理装置、２・・・専用処理装置、３・・
・システム制御装置、５・・・主記憶装置、１０・・・
アドレスレジスタ、１１・・・境界レジスタ、１２・・
・境界比較回路、１３・・・キャッジ−制御回路、１５
．１６・・・アドレスアレイ、１７．１８・・・アドレ
スアレイ比較回路、１９．２０・・・データアレイ、２
１・・・データ切替回路；
、第２図は本実施例における主記憶装置の配置図、第３
図及び第４図は本実施例が適用される情報処理システム
の構成を示すブロック図である。 １・・・情報処理装置、２・・・専用処理装置、３・・
・システム制御装置、５・・・主記憶装置、１０・・・
アドレスレジスタ、１１・・・境界レジスタ、１２・・
・境界比較回路、１３・・・キャッジ−制御回路、１５
．１６・・・アドレスアレイ、１７．１８・・・アドレ
スアレイ比較回路、１９．２０・・・データアレイ、２
１・・・データ切替回路；
Claims (1)
- １、キャッシュメモリを含む情報処理装置において、主
記憶装置の境界アドレスが予め設定可能な境界レジスタ
と、主記憶装置およびキャッシュメモリをアクセスする
アドレスを保持するアドレスレジスタと、主記憶装置ア
クセス要求時に、前記境界レジスタの内容と前記アドレ
スレジスタの一部の内容とを比較する境界比較手段と、
該境界比較手段の比較結果に依存して、キャッシュメモ
リの参照および更新を抑止するか否かを制御するキャッ
シュ制御回路とを有することを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067925A JPS63234336A (ja) | 1987-03-24 | 1987-03-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067925A JPS63234336A (ja) | 1987-03-24 | 1987-03-24 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63234336A true JPS63234336A (ja) | 1988-09-29 |
Family
ID=13358977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067925A Pending JPS63234336A (ja) | 1987-03-24 | 1987-03-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63234336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0461924A2 (en) * | 1990-06-15 | 1991-12-18 | Compaq Computer Corporation | Memory address space determination using programmable limit registers with single-ended comparators |
| US6647463B2 (en) | 2000-09-08 | 2003-11-11 | Nec Corporation | Cache update method and cache update control system employing non-blocking type cache |
-
1987
- 1987-03-24 JP JP62067925A patent/JPS63234336A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0461924A2 (en) * | 1990-06-15 | 1991-12-18 | Compaq Computer Corporation | Memory address space determination using programmable limit registers with single-ended comparators |
| US5210850A (en) * | 1990-06-15 | 1993-05-11 | Compaq Computer Corporation | Memory address space determination using programmable limit registers with single-ended comparators |
| US6647463B2 (en) | 2000-09-08 | 2003-11-11 | Nec Corporation | Cache update method and cache update control system employing non-blocking type cache |
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