JPH0689228A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 凍結ブロックにデータを書き込む際の書込み
効率を向上させることができるとともに、必要に応じ
て、データの整合もとることができるようにすること。 【構成】 書込み制御レジスタ３３には、凍結ブロック
に常駐する主記憶装置１３のアドレスに対して、データ
を書き込むか否かを示す書込み制御データが保持され
る。そして、凍結ブロックにデータを書き込む場合、上
記書込み制御データに基づいて、書込み制御回路３４に
よって、主記憶装置１３に対するデータの書込みが制御
される。したがって、データの整合の必要性に応じて、
上記書込み制御データの内容を変更することにより、こ
の整合の必要性に応じて、主記憶装置１３に対するデー
タの書込みを動的に制御することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、リプレース禁止機能
を有するライトスルー方式のキャッシュメモリ制御装置
に関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサにおいて
は、レジスタのアクセス速度に比べ、主記憶装置のアク
セス速度の方が遅い。

【０００３】したがって、システム全体の処理速度を高
速化するためには、主記憶装置のアクセス速度を高速化
する必要がある。

【０００４】主記憶装置のアクセス速度を高速化するた
めには、この主記憶装置をダイナミック形ＲＡＭ等の低
速メモリではなく、スタティック形ＲＡＭ等の高速メモ
リで構成すればよい。

【０００５】しかし、高速メモリは高価であるため、大
容量の主記憶装置を高速メモリで構成すると、システム
全体の製造経費が高くなってしまう。

【０００６】そこで、従来より、小容量ではあるが高速
のバッファメモリを使って、主記憶装置の見かけ上のア
クセス速度を高速化することが行われている（例えば、
「計算システム入門」 著者：所 真理雄 出版社：岩
波書店 発行日：1988年10月6日 参照）。

【０００７】このバッファメモリは、通常、キャッシュ
メモリと呼ばれ、広く、コンピュータシステム上で使用
されている。

【０００８】ここで、このキャッシュメモリの制御方法
を図２を参照しながら説明する。なお、この図２は、キ
ャッシュメモリの動作原理を概念的に示すものである。

【０００９】図示の如く、キャッシュメモリ１１は、処
理装置１２と主記憶装置１３の間に設けられ、処理装置
１２により参照された主記憶装置１３のアドレスのデー
タのコピーを保持するようになっている。

【００１０】このような構成によれば、処理装置１２が
アクセスを希望する主記憶装置１３のアドレスのデータ
がキャッシュメモリ１１に格納されている限り、処理装
置１２は、キャッシュメモリ１１をアクセスすればよ
い。

【００１１】これにより、アクセス速度の遅い主記憶装
置１３ではなく、アクセス速度の早いキャッシュメモリ
１１のアクセスによって、データをアクセスすることが
できるので、システム全体の処理速度を高速化すること
ができる。

【００１２】一般に、希望アドレスのデータがキャッシ
ュメモリ１１に格納されている場合をヒットといい、格
納されていない場合をミスヒットという。

【００１３】処理装置１２が主記憶装置１３からデータ
を読み出す読出しモードにおいては、ヒットの場合、デ
ータは、キャッシュメモリ１１から読み出される。

【００１４】これに対し、ミスヒットの場合は、主記憶
装置１３から読み出される。これと同時に、この場合
は、ミスヒットしたアドレスのデータをキャッシュメモ
リ１１にコピーするリプレースという操作が行われる。

【００１５】このリプレースにより、その後、同じアド
レスをアクセスする場合、ヒットとなるので、アクセス
速度を高速化することができる。

【００１６】処理装置１２が主記憶装置１３にデータを
書き込む書込みモードにおいては、アクセス方式とし
て、ライトイン方式とこの発明が着目しているライトス
ルー方式がある。

【００１７】ライトスルー方式においては、ヒットの場
合、データは、キャッシュメモリ１１に書き込まれると
ともに、主記憶装置１３にも書き込まれる。これによ
り、キャッシュメモリ１１と主記憶装置１２の間のデー
タの整合が保たれる。

【００１８】これに対し、ミスヒットの場合は、データ
は、主記憶装置１３に対してのみ書き込まれる。

【００１９】以上が、キャッシュメモリ１１の制御方法
である。ところで、キャッシュメモリ１１の制御におい
ては、読出しモード時のスループットを向上させるため
に、キャッシュメモリ１１の記憶内容の一部または全部
のリプレースを禁止する場合がある。

【００２０】すなわち、リプレースを実行すると、それ
まで、キャッシュメモリ１１に存在していたデータの一
部または全部がキャッシュメモリ１１から追い出され
る。これにより、オペレーティングシステムの命令コー
ド等のように、頻繁にアクセスされるデータまでも追い
出されてしまうことがある。

【００２１】しかし、このようなデータが追い出されて
しまうと、その後、リプレースが頻繁に生じ、読出しモ
ード時のスループットが低下してしまう。

【００２２】そこで、このようなデータに関しては、リ
プレースを禁止してキャッシュメモリ１１に常駐させる
ことにより、リプレースの回数を減らして読出しモード
時のスループットを向上させることがある。

【００２３】このリプレースが禁止された状態は凍結と
呼ばれる。凍結の単位は、ウェイ単位、ブロック単位等
様々ある。以下、キャッシュメモリ１１において、リプ
レースが禁止された領域を凍結ブロックという。

【００２４】ライトモードにおいて、このような凍結ブ
ロックにデータを書き込む場合の制御方式としては、非
凍結ブロックにデータを書き込む場合と同様、キャッシ
ュメモリ１１と主記憶装置１３の両方に書き込む制御方
式（以下、「第１の制御方式」という）と、キャッシュ
メモリ１１にのみ書き込む制御方式（以下、「第２の制
御方式」という）がある。

【００２５】第１の制御方式は、キャッシュメモリ１１
と主記憶装置１３の間のデータの整合をとることを目的
とした制御方式である。これに対し、第２の制御方式
は、アクセス速度の高速化を目的とした制御方式であ
る。

【００２６】従来のキャッシュメモリ制御装置は、予
め、これら２つの制御方式のうちのいずれか一方を選択
し、凍結ブロックにデータを書き込む際、常に、この選
択した制御方式に基づいて、データの書込みを制御する
ようになっていた。

【００２７】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、制御方式として第１の制御方式を選択し
た場合、データの整合を図ることができる反面、この整
合をとる必要がない場合であっても、主記憶装置１３に
対する書込みがなされる。これにより、アクセス速度が
キャッシュメモリ１１がない場合と同じになるため、書
込み効率が低下するという問題があった。

【００２８】この問題は、制御方式として第２の制御方
式を選択すれば解決することができる。しかし、このよ
うにすると、今度は、データの整合をとりたい場合であ
っても、この整合をとることができないという問題が新
たに生じる。

【００２９】そこで、この発明は、書込み効率を向上さ
せることができるとともに、必要に応じてデータの整合
もとることができるキャッシュメモリ制御装置を提供す
ることを目的とする。

【００３０】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、キャッシュメモリの凍結ブロックに常
駐する主記憶装置のアドレスに対して、データを書き込
むか否かを示す書込み制御情報を保持する書込み制御情
報保持手段と、凍結ブロックに対してデータを書き込む
際、上記書込み制御情報に基づいて、主記憶装置に対す
るデータの書込み制御するデータ書込み制御手段とを設
けるようにしたものである。

【００３１】

【作用】上記構成によれば、データの整合の必要性に応
じて、書込み制御情報を変更することにより、この整合
の必要性に応じて、主記憶装置に対するデータの書込み
を動的に制御することができる。これにより、書込み効
率を向上させることができるとともに、必要に応じてデ
ータの整合もとることができる。

【００３２】

【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。なお、以下の説明では、この発明
をセットアソシアティブ方式のキャッシュメモリの制御
装置に適用した場合を代表として、この発明を説明す
る。

【００３３】セットアソシアティブ方式のキャッシュメ
モリは、ウェイ数とセット数という２個のパラメータに
より、その構成が表現される。

【００３４】ここで、ウェイ数とは、検索の際に、アド
レスのタグの比較に用いられるタグ比較器の数をいい、
セット数とは、アドレスデコーダ１個当たりのブロック
数をいう。ブロックとは、主記憶装置からキャッシュメ
モリにデータをコピーする際のコピー単位をいい、例え
ば、１６〜６４バイト分のデータからなる。

【００３５】セットアソシアティブ方式のキャッシュメ
モリの構成例として、ウェイ数が２である場合を、２ウ
ェイセットアソシアティブ方式と呼ぶ。以下、この２ウ
ェイセットアソシアティブのキャッシュメモリを使っ
て、この発明の一実施例を詳細に説明する。

【００３６】図１は、この発明の一実施例の構成を示す
ブロック図である。図において、２１は、処理装置１２
（図２参照）により参照された主記憶装置１３のアドレ
スに格納されているデータのコピーを保持するデータア
レイ（キャッシュメモリ）である。このデータアレイ２
１は、それぞれ複数のセットＳ１，Ｓ２，…からなる２
つのグループＧ１，Ｇ２に分けられている。

【００３７】２２は、処理装置１２により参照された主
記憶装置１３のアドレスのタグＴを格納するタグアレイ
である。このタグアレイ２２も、それぞれ複数のセット
Ｓ１，Ｓ２，…からなる２つのグループＧ１，Ｇ２に分
けられている。

【００３８】２３は、処理装置１２からアドレスバス４
１に出力された主記憶装置１３のアドレスをラッチする
ラッチ回路である。このアドレスは、セットインデック
スＳＩとタグＴからなる。

【００３９】２４は、ラッチ回路２３にラッチされたア
ドレスのセットインデックスＳＩをデコードして、デー
タアレイ２１のセットアドレスを求めるアドレスデコー
ダである。同様に、２５は、セットインデックスＳＩを
デコードして、タグアレイ２２のセットアドレスを求め
るアドレズデコータである。

【００４０】２６は、タグアレイ２２のグループＧ１か
ら読み出されたタグＴとラッチ回路２３にラッチされて
いるアドレスのタグＴとを比較し、両者が一致するか否
かを判定するタグ比較器である。同様に、２７は、グル
ープＧ２から読み出されたタグＴとラッチ回路２３から
供給されるタグＴとを比較し、両者が一致するか否かを
判定するタグ比較器である。

【００４１】２８は、タグ比較器２６、２７の判定出力
の論理和をとることにより、セットしたか否かを示す信
号を出力するオア回路である。

【００４２】２９は、データアレイ２１のグループＧ１
とデータバス４２との接続および切断に使用されるゲー
ト回路である。同様に、３０は、データアレイ２１のグ
ループＧ２とデータバス４２との接続および切断に使用
されるゲート回路である。

【００４３】３１は、凍結ブロックを示す凍結ブロック
指定データを保持する凍結制御レジスタである。凍結ブ
ロックは、例えば、ウェイ単位で指示されるようになっ
ている。したがって、凍結制御レジスタ３１には、凍結
したいウェイを示すデータが保持される。

【００４４】なお、２つのウェイはそれぞれグループＧ
１，Ｇ２に対応する。したがって、凍結制御レジスタ３
１には、グループＧ１，Ｇ２を示すデータが保持され
る。この場合の凍結ブロックの指定の仕方としては、グ
ループＧ１あるいはＧ２だけを指定する場合と、グルー
プＧ１あるいはＧ２だけを指定する場合と、グループＧ
１，Ｇ２の両方を指定する場合と、いずれも指定しない
場合の４つがある。

【００４５】この指定は、例えば、どのグループにオペ
レーティングシステムの命令コードのような頻繁に使用
されるデータが含まれているかといったことを判断基準
として、コンピュータシステムの使用者によりなされ
る。

【００４６】３２は、凍結制御レジスタ３１の保持デー
タにより指定される凍結ブロックのリプレースを禁止す
るリプレース禁止回路である。このリプレース禁止回路
３２は、凍結制御レジスタ３１の保持データにより、例
えば、グループＧ１が指定されている場合は、このグル
ープＧ１のリプレースを禁止する。

【００４７】３３は、凍結ブロックに常駐する主記憶装
置１３のアドレスにデータを書き込むか否かを示す書込
み制御データを保持する書込み制御レジスタである。こ
の書込み制御レジスタ３３に保持されている書込み制御
データは、凍結ブロック単位ではなく、この凍結ブロッ
クに常駐するアドレス単位で、データを書き込むか否か
を指定するようになっている。

【００４８】この場合の指定の仕方としては、例えば、
データを書込むアドレスを指定する方式と、書き込まな
いアドレスを指定する方式が考えられるが、以下の説明
では、書き込むアドレスを指定するものとする。なお、
この、指定は、データの整合をとる必要があるか否かを
判断基準として、コンピュータシステムの使用者により
なされる。

【００４９】３３は、凍結ブロックにデータを書込む場
合に、書込み制御レジスタ３３の保持データに基づい
て、主記憶装置４１に対するデータの書込みを制御する
書込み制御回路である。

【００５０】上記構成において、動作を説明する。ま
ず、参考までに、主記憶装置４１からデータを読み出す
読出し読出しモード時の動作について説明する。

【００５１】この読出しモードにおいては、処理装置１
２から主記憶装置１３上の読出し位置を示すアドレスが
アドレスバス４１に出力される。このアドレスは、ラッ
チ回路２３にラッチされる。ラッチ回路２３にラッチさ
れたアドレスのうち、セットインデックスＳＩはアドレ
スデコーダ２４，２５に提供され、タグＴは、タグ比較
器２６，２７に供給される。

【００５２】アドレスデコーダ２４に供給されたセット
インデックスＳＩは、データアレイ２１のセットアドレ
スにデコードされる。これにより、データアレイ２１の
いずれか１つのセットＳｎ（ｎ＝１，２，…）が選択さ
れる。その結果、このセットＳｎに格納されているグル
ープＧ１のデータ（ブロック）とグループＧ２のデータ
（ブロック）が読み出される。

【００５３】この２つのデータのうち、グループＧ１か
ら読み出されたデータは、ゲート回路２９に供給され、
グループＧ２から読み出されたデータは、ゲート回路３
０に供給される。

【００５４】一方、アドレスデコーダ２５に供給された
セットインデックスＳＩは、タグアレイ２２のセットア
ドレスにデコードされる。これにより、タグアレイ２１
のいずれか１つのセットＳｎが選択される。その結果、
セットに格納されているグループＧ１のタグＴとグルー
プＧ２のタグＴが読み出される。

【００５５】この２つのタグＴのうち、グループＧ１か
ら読み出されたタグＴは、有効なものであるならば、タ
グ比較器２６に供給され、グループＧ２から読み出され
たタグ部Ｔは、タグ比較器２７に供給される。

【００５６】タグ比較器２６に供給されたタグＴは、ラ
ッチ回路２３から供給されるタグＴと比較される。この
比較の結果、両者が一致する場合は、タグ比較器２６の
出力信号が、例えば、ハイレベルとなり、一致しない場
合は、ロウレベルとなる。また、グループＧ１から読み
出されたタグが有効なものである場合にもロウレベルと
なる。

【００５７】言い換えれば、処理装置１２が主記憶装置
１３から読み出そうとするデータがデータあれい２１の
グループＧ１に格納されている場合（ヒットの場合）
は、タグ比較器２６の出力信号がハイレベルとなり、格
納されていない場合（ミスヒットの場合）は、ロウレベ
ルとなる。

【００５８】同様に、タグ比較器２７に供給されたタグ
Ｔは、ラッチ回路２３から供給されるタグＴと比較され
る。この比較の結果、両者が一致する場合は、タグ比較
器２７の出力信号がハイレベルとなり、一致しない場合
は、ロウレベルとなる。

【００５９】タグ比較器２６の出力信号がハイレベルに
なると、ゲート回路２９のゲートが開かれる。これによ
り、データアレイ２１のグループＧ１から読み出された
データがゲート回路２９を介してデータバス４２に出力
され、処理装置１２に読み込まれる。

【００６０】同様に、タグ比較器２７の出力信号がハイ
レベルになると、ゲート回路２９のゲートが開かれる。
これにより、データアレイ２１のグループＧ２から読み
出されたデータがゲート回路３０を介してデータバス４
２に出力され、処理装置１２に読み込まれる。

【００６１】これに対し、タグ比較器２６，２７の出力
信号がいずれもロウレベルとなるとオア回路２８の出力
信号もロウレベルとなる。これにより、図示しないリプ
レース回路によってリプレースが実行される。

【００６２】この場合、データアレイ２１においては、
一方のグループＧｍ（ｍ＝１，２）のあるセットＳｎか
ら、このセットＳｎに格納されているデータが追い出さ
れる。この後、このセットＳｎに、主記憶装置４１から
読み出されたデータが書き込まれる。なお、このデータ
は、処理装置１２にも供給される。

【００６３】同様に、タグアレイ２２においても、一方
のグループＧｍのあるセットＳｎからこのセットＳｎに
格納されているタグＴが追い出される。この後、このセ
ットＳｎに、ラッチ回路２３から供給されるタグＴが書
き込まれる。

【００６４】なお、データやタグＴの追出しは、凍結ブ
ロック以外の領域から選定される。例えば、凍結ブロッ
クとしてグループＧ１が指定されている場合は、追出し
は、グループＧ２からなされる。

【００６５】以上が読出しモード時の動作である。次
に、主記憶装置４１にデータを書き込む書込みモード時
の動作を説明する。

【００６６】なお、以下の説明では、この発明の特徴と
する書込み制御回路３４の動作を分かりやすくするため
に、この書込み動作を、データアレイ２１に対する書込
み動作と主記憶装置１３に対する書込み動作に分けて説
明する。

【００６７】まず、データアレイ２１に対する書込み動
作を説明する。書込みモードにおいては、処理装置１２
から主記憶装置１３上の書込み位置を示すアドレスがア
ドレスバス４１に出力される。

【００６８】このアドレスのセットインデックスＳＩ
は、読出しモード時と同様に、アドレスデコーダ２４，
２５によりデコードされる。また、タグＴは、タグアレ
イ２２から読み出されたタグＴと比較される。

【００６９】この比較の結果、タグ比較器２６の出力信
号がハイレベルになると（ヒットの場合）、ゲート回路
２９のゲートが開かれる。これにより、処理装置１２か
らデータバス４２に出力されたデータは、ゲート回路２
９を介してデータアレイ２１のグループＧ１に供給され
る。その結果、このデータは、ラッチ回路２３から供給
されるセットインデックスＳＩに基づいて選択されたセ
ットに書き込まれる。

【００７０】同様に、タグ比較器２７の出力信号がハイ
レベルになると（ヒットの場合）、ゲート回路３０のゲ
ートが開かれ、処理装置１２から出力されたデータが、
グループＧ２の選択セットに書き込まれる。

【００７１】これらの書込みは、書込み先が凍結ブロッ
クか否かに関係なく、常に、実行される。

【００７２】なお、タグ比較器２６，２７の出力信号が
いずれもロウレベルとなった場合（ミスヒットの場合）
は、後述するように、主記憶装置１２に対してだけ書込
みがなされる。

【００７３】以上が、データアレイ２１に対する書込み
動作である。次に、主記憶装置１３に対する書込み動作
を説明する。

【００７４】図３は、この場合の書込み制御回路３４の
動作を示すフローチャートである。この動作は、処理装
置１２から主記憶装置１３に対する書込み要求が出力さ
れることにより開始される。

【００７５】この動作においては、まず、データアレイ
２１にデータを書き込むことができるか否か、つまり、
ヒットしたか否かが判定される（ステップＳ１）。この
判定は、タグ比較器２６，２７の出力信号に基づいてな
される。

【００７６】すなわち、この２つのタグ比較器２６，２
７の出力信号のうち、いずれか一方がハイレベルとなれ
ば、ヒットと判定され、両方がロウレベルとなれば、ミ
スヒットと判定される。

【００７７】ヒットと判定されると、データの書込みが
凍結ブロックに対してなされるものか否かが判定される
（ステップＳ２）。この判定は、凍結制御レジスタ３１
に保持されている凍結ブロック指示データとタグ比較器
２６，２７の出力信号に基づいてなされる。

【００７８】すなわち、凍結ブロック指定データがグル
ープＧ１を示す場合は、タグ比較器２６の出力信号がハ
イレベルとなったとき、凍結ブロックに対する書込みが
なされると判定される。これに対し、タグ比較器２７の
出力信号がハイレベルになった場合は、凍結ブロック以
外の領域、すなわち、グループＧ２に対する書込みがな
されると判定される。

【００７９】同様に、凍結ブロック指定データがグルー
プＧ２を示す場合は、タグ比較器２７の出力信号がハイ
レベルとなったとき、凍結ブロックに対する書込みがな
されると判定される。これに対し、タグ比較器２６の出
力信号がハイレベルとなった場合は、凍結ブロック以外
の領域、すなわち、グループＧ１に対する書込みがなさ
れると判定される。

【００８０】凍結ブロックに対する書込みがなされると
判定されると、主記憶装置１３に対する書込みが許可さ
れているか否かが判定される（ステップＳ３）。この判
定は、ラッチ回路２３にラッチされているアドレスと書
込み制御レジスタ３３に保持されている書込み制御デー
タとを比較することによりなされる。

【００８１】すなわち、両者が一致すれば、書込みが許
可されていると判定され、一致しなければ、書込みが禁
止されていると判定される。

【００８２】書込みが許可されていると判定されると、
処理装置１２からデータバス４２に出力されたデータが
主記憶装置１３に供給される（ステップＳ４）。これに
より、このデータは、処理装置１２からアドレスバス４
１に出力された主記憶装置１３のアドレスに書込まれ
る。

【００８３】一方、書込みが禁止されていると判定され
ると、主記憶装置１３にに対するデータの供給がなされ
ない（ステップＳ５）。これにより、この場合は、主記
憶装置１２に対するデータの書込みがなされない。

【００８４】なお、上記ステップＳ２において、データ
が凍結ブロック以外の領域に書き込まれると判定された
場合は、凍結ブロックに対する書込みとは関係がないの
で、ステップＳ４の処理が実行される。これにより、こ
の場合は、従来と同様、主記憶装置１３に対するデータ
の書込みがなされる。これは、上記ステップＳ１におい
て、ミスヒットと判定された場合も同様である。

【００８５】以上が一実施例の動作である。なお、書込
み禁止状態が解除された場合の処理方法としては、キャ
ッシュメモリから主記憶装置１２にデータを書き戻す方
法やプログラマの責任において処理する方法がある。し
かし、この場合の処理は、この発明の主旨とは直接関係
ないので、説明を省略する。

【００８６】以上詳述したように、この実施例は、凍結
ブロックに常駐する主記憶装置１３のアドレスに対し
て、データを書き込むか否かを示す書込み制御データを
保持する書込み制御レジスタ３３と、凍結ブロックに対
してデータを書き込む際に、レジスト３３の保持データ
に基づいて、主記憶装置１３に対するデータの書込み制
御する書込み制御回路３４とを設けるようにしたもので
ある。

【００８７】このような構成によれば、データの整合の
必要性に応じて、書込み制御データの内容を変更するこ
とにより、この整合の必要性に応じて、主記憶装置１３
に対するデータの書込みを動的に制御することができ
る。これにより、凍結ブロックにデータを書き込む際の
書込み効率を向上させることができるとともに、必要に
応じて、データの整合もとることができる。

【００８８】また、この実施例は、データを書き込むか
否かを、凍結ブロック単位ではなく、この凍結ブロック
に常駐するアドレス単位で指定するようにしたので、デ
ータの書込みをより細かく制御することができる。

【００８９】以上、この発明の一実施例を詳細に説明し
たが、この発明は、上述したような実施例に限定される
ものではない。

【００９０】例えば、先の実施例では、書込みの可否を
アドレス単位で指定する場合を説明したが、凍結ブロッ
ク単位で指定するようにしてもよい。

【００９１】また、先の実施例では、この発明を、セッ
トアソシアティブ方式のキャッシュメモリの制御装置の
適用する場合を説明したが、この発明は、これ以外の方
式のキャッシュメモリ制御装置にも適用することができ
る。

【００９２】このほかにも、この発明は、その要旨を逸
脱しない範囲で種々様々変形実施可能なことは勿論であ
る。

【００９３】

【発明の効果】以上詳述したように、この発明によれ
ば、凍結ブロックにデータを書き込む際の書込み効率を
向上させることができるとともに、必要に応じて、デー
タの整合もとることが可能なキャッシュメモリ制御装置
を提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】キャッシュメモリの動作原理を概念的に示すブ
ロック図である。

【図３】図１の動作を説明するためのフローチャートで
ある。

【符号の説明】

１１…キャッシュメモリ、１２…処理装置、１３…主記
憶装置、２１…データアレイ、２２…タグアレイ、２３
…ラッチ回路、２４，２５…アドレスデコーダ、２６，
２７…タグ比較器、２８…オア回路、２９，３０…ゲー
ト回路、３１…凍結制御レジスタ、３２…リプレース禁
止回路、３３…書込み制御レジスタ、３４…書込み制御
回路、４１…アドレスバス、４２…データバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 リプレース禁止機能を有するライトアス
   ルー方式のキャッシュメモリ制御装置において、 前記キャッシュメモリのリプレース禁止領域に常駐する
   主記憶装置のアドレスに対して、データを書き込むか否
   かを示す書込み制御情報を保持する書込み制御情報保持
   手段と、 前記リプレース禁止領域に対してデータを書き込む際、
   前記書込み制御情報保持手段に保持されている書込み制
   御情報に基づいて、前記主記憶装置に対するデータの書
   込みを制御するデータ書込み制御手段とを具備したこと
   を特徴とするキャッシュメモリ制御装置。