JPH02156352A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セットアソシアティブ方式のキャッシュメモ
リを含む記憶装置に関する。特にキャシュメモリの構成
方法とその制御方法に関する。

〔従来の技術〕

中央処理袋ｆｉ　（ＣＰＵ）から主メモリへのデータア
クセスを、見かけ上高速化する手段として。

高速のキャッシュメモリを用いる方法がある。この方法
では、ＣＰＵはまず主メモリのデータの一部がコピーさ
れているキャッシュメモリに対してアクセスを行ない、
キャッシュメモリ内に求めるデータが存在しない場合に
のみ主メモリに対してアクセスを行なう。通常のプログ
ラムにおいては、データアクセスに局所性があるので、
主メモリ上の適当なデータをキャッシュメモリにコピー
しておけば、ＣＰＵからのデータアクセスのほとんどを
高速なキャッシュメモリへのアクセスだけで済ませるこ
とができる。

キャッシュメモリの一方式として、２ウェイセツトアソ
シアテイブ方式がある。その構成の一例を第４図に示す
。

キャッシュメモリは、主メモリのデータのコピーが記憶
されているＢＳ　（Ｂｕｆｆｅｒ　　Ｓｔ。

ｒａｇｅ）６．１８と、１３３６，１８の各々のデータ
が主メモリのどのアドレスのデータのコピーかを示すア
ドレスタグが記憶されているＡＡ　（Ａｄｄｒｅｓｓ　
　Ａｒｒａｙ）４，５から構成される装置 ＢＳ６．１８およびＡＡ４，５は、ＣＰＵアドレス１の
うちの下位ビット部３によって、同時にアドレシングさ
れる。一方上位ビット部２はアドレスタグとしてＡＡ４
または５に記憶しである。

ＣＰＵのメモリアクセス時に、アドレス上位ビット部２
とＡＡ４．５から読み出したアドレスタグ１５，１６を
比較器７，８によってそれぞれ同時に比較する。（前記
比較を以後ヒツト判定と呼ぶ）ヒツト判定の結果は、ヒ
ツト情報１０．１１として比較器７，８からそれぞれ出
力する。ヒツト情［１０，１１のうち、どちらか一方が
一致していることを示している場合をヒツト、どちらも
一致していないことを示している場合をミスヒツトと呼
ぶ。なお、ＢＳ６，１８は、主メモリの同じアドレスの
データを記憶することはないので。

両方の比較器７，８とも一致することはない。

メモリリード時にヒツトした場合（以後リードヒツトと
呼ぶ）、例えばヒツト判定の結果、ＡＡ４から読み出し
たアドレスタグ１５がＣＰＵアドレス１の上位ビット部
２と一致したとすると、ヒツトしたことを示すヒツト情
報１０はデータバッファ９に伝えられ、データバッファ
９はＢＳ６から読み出したデータ１７をデータバス１４
を通してＣＰＵに送る。メモリリード時にミスヒツトし
た場合（以後リードミスヒツトと呼ぶ）、ＣＰＵは主メ
モリからデータを読み出すが、その際、主メモリのデー
タをデータバッファ９または２０を通してＢＳ６または
１８にコピーする。どちらのＢＳにコピーするかを決定
する一般的な方法としては、もっとも最近使用されてい
ないＢＳを示す最新不使用［ＬＲＵ（Ｌｅａｓｔ　　Ｒ
ｅｃｅｎｔｌｙ　　Ｕｓｅｄ）］２９を設け、最近使用
されていない方のＢＳにコピーする。この方法はもっと
も最近使用されたＢＳは、統計的に次のアクセスでも使
用される確率が高いことを利用し、キャッシュメモリの
ヒツト率を高めるために用いられている。また、コピー
と同時にＣＰＵアドレス１の上位ビット部２を、コピー
したＢＳに対応するＡＡ４または５に書き込む。

上述のように２ウェイセツトアソシアテイブ方式のキャ
ッシュメモリは、ＣＰ、Ｕアドレス１の下位ビット部３
の値が同じアドレスにある主メモリデータを２個まで同
時にキャッシュメモリ上にコピーしておくことができる
。第４図に示したＢＳ６とＢＳ７は、別々のＳＲＡＭ素
子で構成されるのが一般的であるが、ＳＲＡＭ素子数を
減少させるため、同一のＳＲＡＭ素子をＢＳ６とＢＳ７
用に分割して使用する方法がある。

以下、同一のＳＲＡＭ素子に２ウェイ分のＢＳデータを
記憶するために分割して用いた場合に、どちらか一方の
ウェイのＢＳデータを選択（以後ウェイデータの選択と
呼ぶ）する方法の従来例を。

第５図〜第７図を用いて説明する。第５図は、１つのＢ
Ｓ６に２ウェイ分のＢＳデータを記憶する方法を用いた
２ウェイセツトアソシアテイブ方式のキャッシュメモリ
の構成例、第６図はＢＳ６の構成図、第７図はＢＳ６の
メモリマツプである。

第６図において、ＢＳ６は、３２ビツトのアドレスおよ
びデータバス幅をもつＣＰＵから出力されたアドレスの
うち、ＢＳ６のアドレシングに用いられる下位ビット部
３Ａ２〜ＡＬ４（ＡはＡｄｄｒｅｓｓを示し、数字は何
ビット目かを示す）の１２ビツトより１ビット多いアド
レス入力端子をもつ８に×８ビット構成のＳＲＡＭ素子
２１．４個で構成する。Ｓ　ＲＡ　Ｍ素子２１のＡＯ−
Ａ１１入力端子には、下位ビット部３のＡ２−Ａ１４を
、Ａ１２入力端子にはウェイデータの選択を行なう信号
としてヒツト情報１１を入力する。８に×８ビット構成
のＳＲＡＭ素子２１のアドレス空間は、アドレス入力端
子が１３ビツトであるのでｏ　ｏ　ｏ　ｏ　ｎ−１Ｆ　
Ｆ！”　）Ｉ　（ＩＩはＨＥ　Ｘの略で１６進数を表わ
す）である。前記アドレス空間は、ヒツトｆ４報１１の
値によって第７図に示すように２分割され、２ウェイ分
のＢＳデータを一つのＢＳに記憶する。以下に、このよ
うにしたＢＳのウェイデータの選択方法を述べる。

第５図において、ＣＰＵアドレス１のバス幅は３０ビツ
トであり、そのうち上位ビット部２のＡ１４〜Ａ３１を
アドレスタグとし、下位ビット部３のＡ２−Ａ１３をＡ
Ａ４，５、ＬＲＵ２９、およびＢＳ６のアドレシングに
用いる。ＣＰＵのリードアクセス時、比較器７，８によ
ってヒツト判定を行ない、ヒツト情報１０および１１を
得る。

このうちヒツト情報１１はウェイデータの選択を行なう
信号としてＢＳ６のＡ１２入力端子に接続する。リード
ヒツトした場合ヒツト情報１０，１１は、前記ヒツト判
定の比較結果が一致した方が１１′″となり、−ｍしな
かった方が１０”となる。

ＡＡ５がヒツトとだ場合、ヒツト情報１１によってＢＳ
６のＡ１２入力端子には！１”が入力され、Ａ１２が１
１１”のアドレス空間１０００Ｈ〜ＩＦ１”　Ｆ　Ｈが
選択される。また、ＡＡ４がヒツトした場合、ヒツト情
報１０が１１″となり、ヒツト情報１１は１ｏ”となる
。従ってＢＳ６のＡ１２入力端子には１０”が入力され
、アドレス空間０Ｏ００Ｈ−ＯＦＦＦＨが選択される。

オアゲート１２は、リードヒツトしたことをヒツト情報
１０または１１によって検出し、データバッファ９の出
力許可信号１３をイネーブルにし、ＢＳ６の選択された
ウェイデータ１７をデータバス１４に出力する。

なお、キャッシュメモリの方式については、情報処理学
会誌Ｖｏ　１．２１．Ｎｏ、４　（Ａｐ　ｒ。

１９８０）ｐｐ３３２−Ｐｐ３４０において論じられて
いる。

（発明が解決しようとする課題〕 上記従来技術では、ヒツト情報１１をＢＳ６のアドレス
入力端子に入力するため、ＢＳ６のアドレス入力はヒツ
ト判定が終了するまで確定せず、ＢＳデータのアクセス
を開始するのが遅れ、高速化の点で考慮がなされていな
かった。

本発明の目的は、同一のＳＲＡＭ素子に複数のウェイの
ＢＳデータを記憶する方法を用いたセットアソシアティ
ブ方式のキャッシュメモリにおいて、ウェイデータの選
択を高速化することにある。

〔課題を解決するための手段〕

上記目的は、ＬＲＵのデータをＢＳに用いるＳＲＡＭ素
子のアドレス入力端子の一部に人力し、ウェイデータの
選択を行なうことで達成される。

〔作用〕

ＬＲＵは、ＡＡと同時にアドレシングされるため、ＬＲ
ＵのデータはＡＡとほぼ同時に出力される。読み出され
たＬＲＵデータは、ＢＳに用いるＳＲＡＭ素子のアドレ
ス入力端子の一部に入力されるので、上記ＬＲＵデータ
が読み出された時点でＳＲＡＭ素子のアドレス入力が確
定し、ＢＳデータのアクセスが開始される。

上記従来技術では、ウェイデータの選択に比較器から出
力されるヒツト情報を用いていたが、本発明ではＬＲＵ
データを用いる。したがって、ＢＳデータのアクセスを
開始するのに必要な時間は。

上記従来技術で必要とされたＡＡデータが読み出されて
からヒツト情報が比較器から出力されるまでの時間だけ
短縮され、ウェイデータの選択を高速化することができ
る。

（実施例〕 以下、本発明の一実施例を図面を引用しながら説明する
。第１図において、ＬＲＵ２９は、ＣＰＵアドレス１の
下位ビット部３によって、ＡＡ４゜５と同時にアドレシ
ングされる。ＬＲＵ２９から読み出したＬＲＵデータ３
３は、％１″のときＡＡ４を、′０”のときＡＡ５がも
っとも最近使用されなかったことを示す。ロジック３２
およびアンドゲート３１は、比較器７，８にＣＰＵアド
レス１の上位ビット部２が入力されてからヒツト情報１
０．１１が確定するまでの期間、データセレクタ３０の
セレクト信号３４を強制的に′″０″にする為のもので
ある。

リードヒツト時において、ＬＲＵ２９から読み出すＬＲ
Ｕデータ３３は、ＡＡ４．５から読み出すアドレスタグ
１５，１６と同時に出力される。

従って、ＣＰＵアドレス１の上位ビット部２と、このア
ドレスタグ１５，１６とを比較する比較器７．８が出力
するヒント情報１０．１１は、ＡＡ４．５及びＬＲＵ２
９のデータを読み出した時はまだ確定していないので、
ロジック３２およびアンドゲート３１によってセレクト
信号３４は１０″に保たれたままである。従って、ＬＲ
Ｕ２９のデータ３３は、データセレクタ３０を通してＢ
Ｓ６のＡ１２入力端子に入力され、ＢＳデータのアクセ
スが開始する。ただし、ＬＲＵ２９の出力データ３３が
必ずしもヒツトした方のＡＡを示しているとは限らない
ので（以後、ＬＲＵデータ３３がヒツトした方のＡＡを
示していない場合をＬＲＵミスヒツトと呼ぶことにする
。）、比較器７，８のヒツト判定終了後、ヒツトしたこ
とをオアゲート１２によって検出し、ヒツトしたことを
示すデータバッファ９の出力許可信号１３によって、デ
ータセレクタ３０の出力をヒツト情報１１側に切換える
。

第２図にリードヒツト時のＬＲＵデータ３３が示してい
るＡＡと、ヒツトしたＡＡが同じ場合（以後ＬＲＵヒツ
トと呼ぶ）のタイミングチャートを示す。第２図の例で
は、ＬＲＵデータ３３は１０″でＡＡ５がもっとも最近
使用されなかったこと、すなわちＡＡ４が使用される確
率が高いことを示し、ヒツト情報１１はＡＡ４がヒツト
したことを示す１０”であるので、セレクト信号３４が
％Ｏ”から１１″に変わっても、ＢＳ６のＡ１２人力は
ＩＩＯＩｔのまま変化せず、ＬＲＵデータ３３が０”に
なった時点からＢＳのアドレスアクセス時間ｔＢＳ経過
後、ＢＳデータ１７が出力される。

第３図に、リードヒツト時にＬＲＵミスヒツトした場合
のタイミングチャートを示す。ＬＲｔＪデータ３３は″
０′″でＡＡ５がもっとも最近使用されなかったことを
示しているが、ヒツト情報１１は１１′″でＡＡ５がヒ
ツトしたことを示す。従って、セレクト信号３４がＩＩ
Ｏ”から％１”に変化したのに伴い、ＢＳ６のＡ１２人
力も１０”から１１”に変化し、ＢＳデータ１７は、Ｂ
Ｓ６のＡ１２人力が１１″になった時点からｔＢＳ時間
経過後出力される。

上述のように、ウェイデータの選択にＬ　ＲＵ　２９を
用いることによって、ＬＲＵヒツトすればＢＳデータの
アクセスは高速化することができる。

ＬＲＵミスヒツトしても、従来技術と同程度の時間でＢ
Ｓデータのアクセスを開始することができる。

本発明は、以上述べた実施例にとどまるものではない。

例えば、ＬＲＵデータ３３はもっとも最近使用されたＢ
Ｓを示していても良い。この場合は、データセレクタ３
０のＬＲＵデータ３３人力の論理を反転すれば良い。

また、キャッシュメモリの方式としては、２ウェイセツ
トアソシアテイブ方式に限らず、４ウェイセツトアソシ
アテイブ方式等、ウェイが幾つあってもよい。この場合
、ＬＲＵのビット数も増えるので、ウェイデータの選択
に用いるＢＳのアドレス入力端子のビット数を増やし、
データセレクタを増やせば良い。また、全ウェイのＢＳ
データを同一のＳＲＡＭ素子に記憶する必要はなく、例
えば、４ウェイセツトアソシアテイブ方式において、２
ウエイずつ同一のＳＲＡＭ１子にＢＳデータを記憶して
も良い。

なお、本発明では、ＬＲＵミスヒツトした場合、ウェイ
データの選択に従来技術と同程度の時間がかかってしま
うが、ＬＲＵヒツトの確率は、そのデータ設定のアルゴ
リズムから十分高いので、実用上何の問題もない。

〔発明の効果〕

本発明によれば、同一のＳＲＡＭ素子に複数ウェイのＢ
Ｓデータを記憶したセットアソシアティブ方式のキャッ
シュメモリにおいて、ウェイデータの選択に必要となる
時間を、比較器にＡＡデータが入力されてからヒツト情
報を出力するまでにかかる時間だけ短縮することができ
る。また、ＬＲＵのデータをウェイデータの選択に用い
るので。

制御回路の増加は非常に少なく、回路規模の増大を最少
減にすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図はリードヒツト時のＬＲＵヒツトのタイミングチ
ャート、第３図はリードヒツト時のＬＲＵミスヒツトの
タイミングチャート、第４図は２ウェイセツトアソシア
テイブ方式のキャッシュメモリの構成図、第５図は第４
図にウェイデータ選択方法の従来技術を用いた図、第６
図は第５図のＢＳ６を構成するＳＲＡＭ素子のアドレス
入力部の詳細図、第７図は第５図のＢＳ６のメモリマッ
プ１・・・ＣＰＵアドレス、４・・・ＡＡ、５・・・Ａ
Ａ、６・・・ＢＳ、１０・・・ヒツト情報、１１・・・
ヒツト情報。 １２・・・オアゲート、１３・・・出力許可信号、１８
・・・ＢＳ、２６・・・ウェイデータ、２７・・・ウェ
イデータ、２９・・・ＬＲＵ、３０・・・データセレク
タ、３１・・・アンドゲート、３２・・・ロジック、３
３・・ＬＲＵデータ、３４・・・セレクト信号。 ｒ　　　　　　　　　　　− 一−−−コ 集 図 ００Ｈ ＦＦＨ

Claims (1)

【特許請求の範囲】
1. １、同一のメモリ素子に複数のウェイのデータを記憶す
   るバッファを備えた少なくとも２ウェイ以上のセットア
   ソシアティブ方式のキャッシュメモリにおいて、上記バ
   ッファに記憶されているデータを、最新不使用ビットの
   データを用いて選択することを特徴とする上記キャッシ
   ュメモリのウェイデータ選択方法。