JPS6111865A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
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- JPS6111865A JPS6111865A JP59132219A JP13221984A JPS6111865A JP S6111865 A JPS6111865 A JP S6111865A JP 59132219 A JP59132219 A JP 59132219A JP 13221984 A JP13221984 A JP 13221984A JP S6111865 A JPS6111865 A JP S6111865A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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- G—PHYSICS
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリアクセス制御方式に係り、詳しくは、バ
ッファ記憶方式の情報処理装置において、バッファメモ
リへのストアアクセス要求をストアイン方式で制御する
場合の処理に好適なメモリアクセス制御方式に関する。
ッファ記憶方式の情報処理装置において、バッファメモ
リへのストアアクセス要求をストアイン方式で制御する
場合の処理に好適なメモリアクセス制御方式に関する。
バッファ記憶方式の情報処理装置では、主メモリとバッ
ファメモリの内容が一致している必要がある。これの最
も部隊な解決法は、バッファメモリへのストアアクセス
要求時、ストア先のブロックがストアメモリに存在する
ときはバッファメモリと同時に主メモリへもデータをス
トアすることである（ストアスル一方式）。しかし、１
：の方式では主メモリに対するアクセスが増加し、バッ
ファ記憶方式の利点が損われる。そこで、バッファメモ
リへのストアアクセス要求時、ストア先のブロックがバ
ッファメモリに存在するときはバッファメモリにのみス
トアし、主メモリは更新しない方式がある。これをスト
アイン方式と呼んでいる。
ファメモリの内容が一致している必要がある。これの最
も部隊な解決法は、バッファメモリへのストアアクセス
要求時、ストア先のブロックがストアメモリに存在する
ときはバッファメモリと同時に主メモリへもデータをス
トアすることである（ストアスル一方式）。しかし、１
：の方式では主メモリに対するアクセスが増加し、バッ
ファ記憶方式の利点が損われる。そこで、バッファメモ
リへのストアアクセス要求時、ストア先のブロックがバ
ッファメモリに存在するときはバッファメモリにのみス
トアし、主メモリは更新しない方式がある。これをスト
アイン方式と呼んでいる。
このストアイン方式の場合、バッファメモリの更新を記
憶する変更ビットをブロック単位に持ち。
憶する変更ビットをブロック単位に持ち。
バッファメモリ内のブロックを置換する時、変更ビット
が立ってν゛１れば、・置換されるブロックを主メモリ
に戻す。以下、このストアイン方式をとる情報処理装置
における従来のストア処理について詳述する。
が立ってν゛１れば、・置換されるブロックを主メモリ
に戻す。以下、このストアイン方式をとる情報処理装置
における従来のストア処理について詳述する。
第２図は主メモリとバッファメモリからなる２階層メモ
リシステムの全体構成図を示す。便宜上、第２図ではプ
ロセッサ０．１−（図示せず）が本メモリシステムを共
有するとしている。１はプロセッサＯからのメモリアク
セス用アドレスレジスタ。
リシステムの全体構成図を示す。便宜上、第２図ではプ
ロセッサ０．１−（図示せず）が本メモリシステムを共
有するとしている。１はプロセッサＯからのメモリアク
セス用アドレスレジスタ。
２はプロセッサ１からのメモリアクセス用アドレスレジ
スタ、３はプロセッサ０からのストア用データレジスタ
、４はプロセッサ１からのストア用データレジスタであ
る。５はバッファメモリ６に格納されている主メモリ９
上のアドレスが登録されるバッファアドレスアレイ、７
は例えばＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓ
ｅｄ）方式により次の置換すべきブロックをカラムアド
レス単位に管理しているブロック置換テーブル、８は変
更ビットを管理しているブロック変更ビットテーブルで
ある。
スタ、３はプロセッサ０からのストア用データレジスタ
、４はプロセッサ１からのストア用データレジスタであ
る。５はバッファメモリ６に格納されている主メモリ９
上のアドレスが登録されるバッファアドレスアレイ、７
は例えばＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓ
ｅｄ）方式により次の置換すべきブロックをカラムアド
レス単位に管理しているブロック置換テーブル、８は変
更ビットを管理しているブロック変更ビットテーブルで
ある。
６はバッファメモリ、９は主メモリであ０、第３図にバ
ッファメモリ６と主メモリ９の関係を示す。主メモリ９
はＯ＝ ｎのカラムアドレスに分割され、１つのカラム
アドレスはＯ” ｍのロウアドレスで構成される。バッ
ファメモリ６は主メモリ９に対応して０〜ｎのカラムア
ドレスに分割され、１つのカラムアドレスは０〜３のロ
ウアドレスで構成される。即ち、第３図の場合、各カラ
ムアドレス毎に、主メモリ９のｍ＋１１１１のロウアド
レスに対応するブロックのうち、最大４個のブロックが
バッファメモリ６に登録できることになる。
ッファメモリ６と主メモリ９の関係を示す。主メモリ９
はＯ＝ ｎのカラムアドレスに分割され、１つのカラム
アドレスはＯ” ｍのロウアドレスで構成される。バッ
ファメモリ６は主メモリ９に対応して０〜ｎのカラムア
ドレスに分割され、１つのカラムアドレスは０〜３のロ
ウアドレスで構成される。即ち、第３図の場合、各カラ
ムアドレス毎に、主メモリ９のｍ＋１１１１のロウアド
レスに対応するブロックのうち、最大４個のブロックが
バッファメモリ６に登録できることになる。
いま、プロセッサ０からストアアクセス要求があり、ア
ドレスレジスタ１にリクエストアドレスが、データレジ
スタ３にストアデータがそれぞれセットされたとする。
ドレスレジスタ１にリクエストアドレスが、データレジ
スタ３にストアデータがそれぞれセットされたとする。
このアドレスレジスタ１のリクエストアドレスでバッフ
ァアドレスアレイ５を検索し、所望プロツクカーバッフ
ァメモリ６に存在するか否か調べる。リクエストアドレ
スのブロックがバッファメモリ６に存在すれば、アドレ
スレジスタ１内のカラムアドレスとバッファアドレスア
レイ５によって求まったロウアドレスで定まるバッファ
メモリ６の該当ブロックに対して、データレジスタ３の
ストアデータを書き込む。一方。
ァアドレスアレイ５を検索し、所望プロツクカーバッフ
ァメモリ６に存在するか否か調べる。リクエストアドレ
スのブロックがバッファメモリ６に存在すれば、アドレ
スレジスタ１内のカラムアドレスとバッファアドレスア
レイ５によって求まったロウアドレスで定まるバッファ
メモリ６の該当ブロックに対して、データレジスタ３の
ストアデータを書き込む。一方。
所望ブロックがバッファメモリ６に存在しない場合は、
主メモリ９から該当するブロックをバッファメモリ６に
転送し、バッファアドレスアレイ５に該新規ブロックに
対応する主メモリ９のアドレスを登録し、た後、バッフ
ァメモリ°６の該ブロックに対してあらためてデータレ
ジスタ３のストアデータを書き込む。
主メモリ９から該当するブロックをバッファメモリ６に
転送し、バッファアドレスアレイ５に該新規ブロックに
対応する主メモリ９のアドレスを登録し、た後、バッフ
ァメモリ°６の該ブロックに対してあらためてデータレ
ジスタ３のストアデータを書き込む。
上記′バッファアドレスアレイ５の検索でバッファメモ
リ６に所望ブロックの存在しないことが判明し、且つ、
該当カラムアドレスの４０つが満杯の場合、新規ブロッ
クを登録するために、該４０つ内のどれか一つのブロッ
クを追い出す必要がある。第２図において、この追出し
ブロックを管理しているのがブロック置換テーブル７で
ある。第３図は該当カラムアドレスのロウのうち、ロウ
番号ｌのブロックが追出しの対象となっている例である
。追出しブロックがロウ番号１（＄１）と決まると、ブ
ロック変更ビットテーブル８を検索し。
リ６に所望ブロックの存在しないことが判明し、且つ、
該当カラムアドレスの４０つが満杯の場合、新規ブロッ
クを登録するために、該４０つ内のどれか一つのブロッ
クを追い出す必要がある。第２図において、この追出し
ブロックを管理しているのがブロック置換テーブル７で
ある。第３図は該当カラムアドレスのロウのうち、ロウ
番号ｌのブロックが追出しの対象となっている例である
。追出しブロックがロウ番号１（＄１）と決まると、ブ
ロック変更ビットテーブル８を検索し。
該当ロウ＃１のブロック変更ビットが立っていれば、主
メモリ９へ該ロウ＃ｌのブロックデータ■を掃き出しく
スワップアウト）、その後、主メモリ９のブロックデー
タ■をバッファメモリ６における該当カラムアドレスの
該当ロウ＃１にブロック転送する（スワップイン）。ま
た、該当ロウ＃１のブロック変更ビットが立っていない
場合は、スワップアウト動作は不要で、バッファメモリ
６における該当カラムアドレスの該当ロウ＃１に新規ブ
ロックデータ■が上書きされる。
メモリ９へ該ロウ＃ｌのブロックデータ■を掃き出しく
スワップアウト）、その後、主メモリ９のブロックデー
タ■をバッファメモリ６における該当カラムアドレスの
該当ロウ＃１にブロック転送する（スワップイン）。ま
た、該当ロウ＃１のブロック変更ビットが立っていない
場合は、スワップアウト動作は不要で、バッファメモリ
６における該当カラムアドレスの該当ロウ＃１に新規ブ
ロックデータ■が上書きされる。
第４図に上記主メモリからのブロック転送をともなう従
来のストア処理のタイムチャートを示す。
来のストア処理のタイムチャートを示す。
第４藺はスワップアウト動作をともなわない例であり、
ブロックサイズは６４バイトで、主メモリからのブロッ
ク転送は１マシンサイクル毎に８バイト転送するとして
いる。即ち、バッファメモリへのストアアクセス要求に
対し、所望ブロックがバッファメモリに存在しない場合
、主メモリへブロック転送要求が出され、これを受けて
主メモリからバッファメモリへ１マシンサイクル毎に８
バイトずつのブロック転送が開始される。このようにし
て６４バイトのブロック転送が終了すると。
ブロックサイズは６４バイトで、主メモリからのブロッ
ク転送は１マシンサイクル毎に８バイト転送するとして
いる。即ち、バッファメモリへのストアアクセス要求に
対し、所望ブロックがバッファメモリに存在しない場合
、主メモリへブロック転送要求が出され、これを受けて
主メモリからバッファメモリへ１マシンサイクル毎に８
バイトずつのブロック転送が開始される。このようにし
て６４バイトのブロック転送が終了すると。
改めてデータレジスタのデータをバッファメモリに書き
込むストア動作が実行さ九る。第４図は１６バイトの全
ストアリクエストの例を示したものである。
込むストア動作が実行さ九る。第４図は１６バイトの全
ストアリクエストの例を示したものである。
以上がストアイン方式において、バッファメモリに所望
のブロックが存在しない時の従来のストア処理であるが
、これには次のような欠点がある６（１）ブロック転送
直後に書替えてしまう不要なデータまで、主メモリから
バッファメモリへ時間をかけて転送しており、その全転
送時間の増加をきたしている。
のブロックが存在しない時の従来のストア処理であるが
、これには次のような欠点がある６（１）ブロック転送
直後に書替えてしまう不要なデータまで、主メモリから
バッファメモリへ時間をかけて転送しており、その全転
送時間の増加をきたしている。
（２）ストア用データレジスタが、ブロック転送の終了
時点まで占有される。
時点まで占有される。
本発明の目的は、バッファ記憶方式の情報処理装置にお
いて、ストアリクエストを処理する際０、リクエストア
ドレスに該当するブロックがバッファメモリに存在せず
新ブロックをバッファメモリに転送する場合に、ストア
処理及びブロックの転送時間を短縮するメモリアクセス
制御方式を提供することにある。
いて、ストアリクエストを処理する際０、リクエストア
ドレスに該当するブロックがバッファメモリに存在せず
新ブロックをバッファメモリに転送する場合に、ストア
処理及びブロックの転送時間を短縮するメモリアクセス
制御方式を提供することにある。
本発明は１、ストアアクセス要求アドレスの指すデータ
がバッファメモリ４に存在しない時、主メモリからのブ
ロック転送において、その最初のデータをバッファメモ
リに書込む前に、ストアアクセス要求のストアデータを
バッファメモリに書込み。
がバッファメモリ４に存在しない時、主メモリからのブ
ロック転送において、その最初のデータをバッファメモ
リに書込む前に、ストアアクセス要求のストアデータを
バッファメモリに書込み。
ブロック転送データは該ストアアクセス要求のストアデ
ータ部分を除いてバッファメモリに書き込むことを特徴
と・する。
ータ部分を除いてバッファメモリに書き込むことを特徴
と・する。
第１図は本発明の一実施例の全体構成図である。
第１図において、メモリアクセス用アドレスレジスタｌ
、ストア用データレジスタ３、バッファアドレスアレイ
５．バッファメモリ６、ブロック置換制御部７．ブロッ
ク変更ビットテーブル８．主メモリ９は第２図と同様で
ある。１０はリクエストの種別コードを格納するリクエ
ストコードレジスタ、１１はリクエストコードのデコー
ダである。
、ストア用データレジスタ３、バッファアドレスアレイ
５．バッファメモリ６、ブロック置換制御部７．ブロッ
ク変更ビットテーブル８．主メモリ９は第２図と同様で
ある。１０はリクエストの種別コードを格納するリクエ
ストコードレジスタ、１１はリクエストコードのデコー
ダである。
１３はバッファメモリ６にリクエストのブロックが存在
するときのロウ番号を決定する回路（ロウ番号決定回路
）、１４はバッファメモリ５にリクエストアドレスのブ
ロックが存在するか否か判定する回路（ヒツト判定回路
）、１．６はブロック置換テーブル７およびロウ番号決
定回路１３かも送られるロウ番号を選択するセレクタ、
１７はセレクタ１６で選択されたロウ番号がセットされ
るロウレジスタである。１９はゲート回路、２１はバッ
ファメモリアクセス制御部、２２は主メモリアクセス制
御部、２３は主メモリアクセスアドレス補正部である。
するときのロウ番号を決定する回路（ロウ番号決定回路
）、１４はバッファメモリ５にリクエストアドレスのブ
ロックが存在するか否か判定する回路（ヒツト判定回路
）、１．６はブロック置換テーブル７およびロウ番号決
定回路１３かも送られるロウ番号を選択するセレクタ、
１７はセレクタ１６で選択されたロウ番号がセットされ
るロウレジスタである。１９はゲート回路、２１はバッ
ファメモリアクセス制御部、２２は主メモリアクセス制
御部、２３は主メモリアクセスアドレス補正部である。
以下の説明でも、ブロックサイズは６４バイト、ストア
動作は１６バイト全書込みとする。
動作は１６バイト全書込みとする。
今、アドレスレジスタｌにストアリクエストアドレスが
、ストア用データレジスタ３に１６バイト全書込みスト
アデータが、リクエストコードレジスタ１０に１６バイ
ト全書込みリクエストを示すコードがセットされたとす
る。デコーダ１１はリクエストコードレジスタ１０の内
容をデコードし、１６バイト全書込みリクエストである
と信号線１２をｉｔ Ｉ ＩＩとする。一方、アドレス
レジスタ１のカラムアドレスでバッファアドレスアレイ
５゜ブロック置換テーブル７、ブロック変更ビットテー
ブル８の内容をそれぞれ読み出す。ヒツト判定回路１４
はバッファアドレスアレイ５から読み出さオｔた該当カ
ラムアドレスの各ロウに登録されているアドレスとアド
レスレジスタ１のリクエストアドレスを比較し、バッフ
ァメモリ６“に所望のブロックが存在するとき信号線１
５をＩＩ １ ｊｌとする。
、ストア用データレジスタ３に１６バイト全書込みスト
アデータが、リクエストコードレジスタ１０に１６バイ
ト全書込みリクエストを示すコードがセットされたとす
る。デコーダ１１はリクエストコードレジスタ１０の内
容をデコードし、１６バイト全書込みリクエストである
と信号線１２をｉｔ Ｉ ＩＩとする。一方、アドレス
レジスタ１のカラムアドレスでバッファアドレスアレイ
５゜ブロック置換テーブル７、ブロック変更ビットテー
ブル８の内容をそれぞれ読み出す。ヒツト判定回路１４
はバッファアドレスアレイ５から読み出さオｔた該当カ
ラムアドレスの各ロウに登録されているアドレスとアド
レスレジスタ１のリクエストアドレスを比較し、バッフ
ァメモリ６“に所望のブロックが存在するとき信号線１
５をＩＩ １ ｊｌとする。
この信号線１５が′１″の時、ロウ番号決定回路１３で
決定された所望のブロックに対応するロウ番号がセレク
タ１６を介してロウレジスタ１７にセットされ、アドレ
スレジスタ１のカラムアドレス、該ロウレジスタ１７の
ロウ番号゛で指示されるバッファメモリ６の該当ブロダ
クにストア用データレジスタ３のデータ（１，６バイト
）を書き込むように、バッファメモリアクセス制御部２
１に起動をかける。信号線１５がＩＩ １７１のとき信
号線２０は０″′であり、主メモリアクセス制御部２２
は起動されない。
決定された所望のブロックに対応するロウ番号がセレク
タ１６を介してロウレジスタ１７にセットされ、アドレ
スレジスタ１のカラムアドレス、該ロウレジスタ１７の
ロウ番号゛で指示されるバッファメモリ６の該当ブロダ
クにストア用データレジスタ３のデータ（１，６バイト
）を書き込むように、バッファメモリアクセス制御部２
１に起動をかける。信号線１５がＩＩ １７１のとき信
号線２０は０″′であり、主メモリアクセス制御部２２
は起動されない。
一方、ヒツト判定回路１４は、バッファメモリ６に所望
のブロックが存在しないとき信号線１５を＃ ＯＩＩと
する。この信号線１５が“０″の時、ブロック置換テー
ブル７から読み出されたロウ番号（該当カラムアドレス
内の追出しブロックに対応するロウ）がセレクタ１６を
介してロウレジスタ１７にセットされる。また、ブロッ
ク変更ビットテーブル８から読み出された変更ビットに
ついて、ブロック置換テーブル７で求まったロウ番号に
対応する変更ビットが立っていなければ、信号線１８け
′０″となる。信号線１２がパ１”、信号線１５゜１８
が′０″の時、ゲート回路１９が開き、信号線２０が＃
１ ）ｇになる。信号線１５が０”でも信号線２０が
ｒｒ １ ｒｒの場合、上記信号線１５がＬＬ Ｉ Ｉ
Ｉのときと同様に、アドレスレジスタ１のカラムアドレ
ス、ロウレジスタ１７のロウ判号で指示されるバッファ
メモリ６のブロックにストア用デー□タレジスタ３のデ
ータ（１６バイト）を書き込むように、バッファメモリ
アクセス制御部２１に起動をかける。
のブロックが存在しないとき信号線１５を＃ ＯＩＩと
する。この信号線１５が“０″の時、ブロック置換テー
ブル７から読み出されたロウ番号（該当カラムアドレス
内の追出しブロックに対応するロウ）がセレクタ１６を
介してロウレジスタ１７にセットされる。また、ブロッ
ク変更ビットテーブル８から読み出された変更ビットに
ついて、ブロック置換テーブル７で求まったロウ番号に
対応する変更ビットが立っていなければ、信号線１８け
′０″となる。信号線１２がパ１”、信号線１５゜１８
が′０″の時、ゲート回路１９が開き、信号線２０が＃
１ ）ｇになる。信号線１５が０”でも信号線２０が
ｒｒ １ ｒｒの場合、上記信号線１５がＬＬ Ｉ Ｉ
Ｉのときと同様に、アドレスレジスタ１のカラムアドレ
ス、ロウレジスタ１７のロウ判号で指示されるバッファ
メモリ６のブロックにストア用デー□タレジスタ３のデ
ータ（１６バイト）を書き込むように、バッファメモリ
アクセス制御部２１に起動をかける。
同時に、信号線２０がＩｔ ｌ ｇｇになると、主メモ
リアクセス制御部２２に対して４８バイト（６４バイト
から１６バイトを引いた値）のブロック転送アクセスの
起動を指示し、主メモリアクセスアドレス補正部２３に
対しては、アドレスレジスタ１のリクエストアドレスに
１６バイトを６４バイトブロツク内ラツプアラウンドで
加算した値を主メモリ９のブロック転送開始アドレスと
する要求を出す。
リアクセス制御部２２に対して４８バイト（６４バイト
から１６バイトを引いた値）のブロック転送アクセスの
起動を指示し、主メモリアクセスアドレス補正部２３に
対しては、アドレスレジスタ１のリクエストアドレスに
１６バイトを６４バイトブロツク内ラツプアラウンドで
加算した値を主メモリ９のブロック転送開始アドレスと
する要求を出す。
第５図は上記バッファメモリに所望のブロックが存在し
ないときの本発明実施例におけるストア動作のタイムチ
ャートを示したものである。即ち。
ないときの本発明実施例におけるストア動作のタイムチ
ャートを示したものである。即ち。
バッファメモリ６へのストアアクセス要求に対し。
所望ブロックがバッファメモリ６になく、且つ、ブロッ
ク置換テーブル８で求まったロウ番号の変更ビットが立
っていない場合、バッファメモリアクセス制御部２１に
より、バッファメモリ６の該当ロウ番号のブロックにデ
ータレジスタ３の１６バイトデータ （Ｄ、、、、Ｄ、
）が書き込まれる。この時点でデータレジスタ・３は次
のストアリクエストのために開放される。このバッファ
メモリアクセス制御部２１のストア動作と並行して、主
メモリアクセス制御部２２により、主メモリ９からのブ
ロック転送が開始される。この結果、上゛記バッファメ
モリアクセス制御部２１によるストア動作に続いて、１
マシンサイクル毎に８バイトずつ、６マシンサイークル
かけて４８バイトデータ（Ｄ。
ク置換テーブル８で求まったロウ番号の変更ビットが立
っていない場合、バッファメモリアクセス制御部２１に
より、バッファメモリ６の該当ロウ番号のブロックにデ
ータレジスタ３の１６バイトデータ （Ｄ、、、、Ｄ、
）が書き込まれる。この時点でデータレジスタ・３は次
のストアリクエストのために開放される。このバッファ
メモリアクセス制御部２１のストア動作と並行して、主
メモリアクセス制御部２２により、主メモリ９からのブ
ロック転送が開始される。この結果、上゛記バッファメ
モリアクセス制御部２１によるストア動作に続いて、１
マシンサイクル毎に８バイトずつ、６マシンサイークル
かけて４８バイトデータ（Ｄ。
〜Ｄ７）がバッファメモリ６の該当ブロックに転送され
る。第５図を第４図と比べると明らかであるように、本
実施５例では、１６バイトストアリクエストを従来に比
べて１２マシンサイクル早く終了できる。更に、バラ・
ファメモリの使用時間を４マシンサイクル短縮できる。
る。第５図を第４図と比べると明らかであるように、本
実施５例では、１６バイトストアリクエストを従来に比
べて１２マシンサイクル早く終了できる。更に、バラ・
ファメモリの使用時間を４マシンサイクル短縮できる。
第６図は上記ストア動作が実行されるバッファメモリ６
丙の１ブロツクを示したものである。第６図において、
該ブロックには８バイト単位に８個のデータ（６４バイ
ト）が格納される。１００は該ブロックの６４バイト境
界アドレスであり。
丙の１ブロツクを示したものである。第６図において、
該ブロックには８バイト単位に８個のデータ（６４バイ
ト）が格納される。１００は該ブロックの６４バイト境
界アドレスであり。
１０１をストア１６バイトア、ドレスの先頭とすると、
この１０１から斜線部分の１６バイト領域に第１図のデ
ータ１ノジスタ３のストアデータＤ。。
この１０１から斜線部分の１６バイト領域に第１図のデ
ータ１ノジスタ３のストアデータＤ。。
Ｄｌが書き込まれる。一方、主メモリ９からの４８バイ
トデータＤ２１ ・・・・・・ｌＤ、は、１０１から１
６バイトスキツプした１０２のアドレスから書き込まれ
る。
トデータＤ２１ ・・・・・・ｌＤ、は、１０１から１
６バイトスキツプした１０２のアドレスから書き込まれ
る。
なお、第１図の実施例ではスワップアウト動作が不要な
場合についての構成のみ示したが、スワップアウトをと
もなう場合は、信号線１５＝０、信号線１８；１の条件
でバッファメモリアクセス制御部２１はスワップアウト
動作を行い、該スワップアウト後、バッファメモリ６に
対してストア動作を実行し、同時にメインメモリアクセ
ス制御部２２は主メモリ９からのブロック転送を開始す
ればよい。スワップアウト動作は、バッファメモリ６か
ら主メモリ９へ直接掃き出す°方式と、バッファメモリ
６と主メモリ９の間に別の高速ノベツファレジスタを用
意し、一旦、該バッファレジスタに掃き出し、その後、
処理の空き時間を利用して該バッファレジスタから主メ
モリへ戻す方式が考えられる。
場合についての構成のみ示したが、スワップアウトをと
もなう場合は、信号線１５＝０、信号線１８；１の条件
でバッファメモリアクセス制御部２１はスワップアウト
動作を行い、該スワップアウト後、バッファメモリ６に
対してストア動作を実行し、同時にメインメモリアクセ
ス制御部２２は主メモリ９からのブロック転送を開始す
ればよい。スワップアウト動作は、バッファメモリ６か
ら主メモリ９へ直接掃き出す°方式と、バッファメモリ
６と主メモリ９の間に別の高速ノベツファレジスタを用
意し、一旦、該バッファレジスタに掃き出し、その後、
処理の空き時間を利用して該バッファレジスタから主メ
モリへ戻す方式が考えられる。
また、これまでは主メモリとバッファメモリからなる２
階層のメモリシステムについて説明してきたが、主メモ
リとバッファメモリの間に１段以上の中間バッファメモ
リを設けまた多段階層メモリシステムにおいて、任意の
メモリを第１メモリとし、その上段メモリを第２メモリ
とした時、該第２メモリへのストアアクセス要求の処理
にも本発明を適用できることは明白である。− また、主メモリをアクセスするアドレス制御に関し、本
実施例で示した方式に限定されるものでは゛ない。例え
ば、主メモリアクセスは常にブロック全部をアクセスし
、バッファメモリへの書込み時に既に書込み済みのデー
タに対してのみ書込み信号を抑止する制御を採っても良
い。
階層のメモリシステムについて説明してきたが、主メモ
リとバッファメモリの間に１段以上の中間バッファメモ
リを設けまた多段階層メモリシステムにおいて、任意の
メモリを第１メモリとし、その上段メモリを第２メモリ
とした時、該第２メモリへのストアアクセス要求の処理
にも本発明を適用できることは明白である。− また、主メモリをアクセスするアドレス制御に関し、本
実施例で示した方式に限定されるものでは゛ない。例え
ば、主メモリアクセスは常にブロック全部をアクセスし
、バッファメモリへの書込み時に既に書込み済みのデー
タに対してのみ書込み信号を抑止する制御を採っても良
い。
以上の説明から明らかな如く１本発明によれば。
バッファ記憶方式の情報処理装置において、ストアリク
エストを処理する際に次のような効果が得られる。
エストを処理する際に次のような効果が得られる。
（１）ストア用データレジスタを、ブロックの転送前に
次のストアリクエストに対して開放できる。
次のストアリクエストに対して開放できる。
（２）第１メモリから第２メモリへのブロックデータの
転送時間を短縮できる。
転送時間を短縮できる。
第１図は本発明の一実施例のブロック図、第２図は従来
方式を説明するための概略ブロック図、第３図はバッフ
ァメモリと主メモリの関係を示す図、第４図はバッファ
メモリに所望ブロックが存在しないときの従来のストア
処理を説明するためのタイミング図、第５図は本発明実
施例のストア処理を説明するためのタイミング図、第６
図はバッファメモリの１ブロツクのデータ構造を示す図
である。 ■・・・メモリアクセス用アドレスレジスタ、３・・・
ストア用データレジスタ、 ５・・・バッファメモリ
アドレ入アレイ、 ６・・・バッファメモリ。 ７・・・ブロック置換テーブル、 ８・・・変更ビット
テーブル、 ９・・・主メモリ、 １０・・・リク
エストコードレジスタ、 １１・・・デコーダ。 １３・・・ロウ番号決定回路、 １４′・・・ヒツト
判定回路、 １６・・・セレクタ、 １７・・・ロ
ウレジスタ、 １９・・・ゲート回路、 ２１・・
・バッフアメ±リアクセス制御部、 ２２・・・主メモ
リアクセス制御部、 ２３・・・主メモリアクセスア
ドレス補正部。 第１図 第２図 第３図 第４図 ｓ５図 第６図 ｔ
方式を説明するための概略ブロック図、第３図はバッフ
ァメモリと主メモリの関係を示す図、第４図はバッファ
メモリに所望ブロックが存在しないときの従来のストア
処理を説明するためのタイミング図、第５図は本発明実
施例のストア処理を説明するためのタイミング図、第６
図はバッファメモリの１ブロツクのデータ構造を示す図
である。 ■・・・メモリアクセス用アドレスレジスタ、３・・・
ストア用データレジスタ、 ５・・・バッファメモリ
アドレ入アレイ、 ６・・・バッファメモリ。 ７・・・ブロック置換テーブル、 ８・・・変更ビット
テーブル、 ９・・・主メモリ、 １０・・・リク
エストコードレジスタ、 １１・・・デコーダ。 １３・・・ロウ番号決定回路、 １４′・・・ヒツト
判定回路、 １６・・・セレクタ、 １７・・・ロ
ウレジスタ、 １９・・・ゲート回路、 ２１・・
・バッフアメ±リアクセス制御部、 ２２・・・主メモ
リアクセス制御部、 ２３・・・主メモリアクセスア
ドレス補正部。 第１図 第２図 第３図 第４図 ｓ５図 第６図 ｔ
Claims (1)
- （１）第１メモリと、該第１メモリの記憶内容の写しを
格納する第２メモリを有し、該第２メモリへのストアア
クセス要求をストアイン方式で処理する情報処理装置に
おいて、ストアアクセス要求アドレスの指すデータが第
２メモリに存在しない時、第１メモリから第２メモリへ
のブロック転送の最初のデータを第２メモリに書き込む
前に、該ストアアクセス要求の書込みデータを第２メモ
リに書き込み、前記ブロック転送のデータは前記ストア
アクセス要求の書込みデータ部分を除いて第２メモリに
書き込むことを特徴とするメモリアクセス制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132219A JPH0616272B2 (ja) | 1984-06-27 | 1984-06-27 | メモリアクセス制御方式 |
| KR1019850004452A KR910000366B1 (ko) | 1984-06-27 | 1985-06-22 | 정보처리장치를 위한 메모리 액세스제어장치 및 방법 |
| EP85107839A EP0167089B1 (en) | 1984-06-27 | 1985-06-25 | Memory access control system and method for an information processing apparatus |
| DE3588061T DE3588061T2 (de) | 1984-06-27 | 1985-06-25 | Speicherzugriffs-Steuerungssystem und -Verfahren für ein Informationsverarbeitungsgerät. |
| US06/748,945 US4774687A (en) | 1984-06-27 | 1985-06-26 | Advanced store-in system for a hierarchy memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132219A JPH0616272B2 (ja) | 1984-06-27 | 1984-06-27 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111865A true JPS6111865A (ja) | 1986-01-20 |
| JPH0616272B2 JPH0616272B2 (ja) | 1994-03-02 |
Family
ID=15076169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132219A Expired - Lifetime JPH0616272B2 (ja) | 1984-06-27 | 1984-06-27 | メモリアクセス制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4774687A (ja) |
| EP (1) | EP0167089B1 (ja) |
| JP (1) | JPH0616272B2 (ja) |
| KR (1) | KR910000366B1 (ja) |
| DE (1) | DE3588061T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224051A (ja) * | 1985-03-29 | 1986-10-04 | Fujitsu Ltd | バッファメモリ制御方法 |
| JPH02188849A (ja) * | 1989-01-18 | 1990-07-24 | Agency Of Ind Science & Technol | キャッシュメモリ方式 |
| JPH0683703A (ja) * | 1992-04-20 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | データ転送制御システム及びコンピユータ・システムの動作方法 |
| WO1999049395A1 (fr) * | 1998-03-23 | 1999-09-30 | Hitachi, Ltd. | Controleur de memoire tampon |
| US6078760A (en) * | 1997-07-14 | 2000-06-20 | Seiko Epson Corporation | Image forming apparatus having an inverse and re-fixing sub-mode |
| WO2007096981A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | 記録制御装置および記録制御方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE63011T1 (de) * | 1987-02-16 | 1991-05-15 | Siemens Ag | Verfahren zur steuerung des datenaustausches zwischen verarbeitungseinheiten und einem speichersystem mit cachespeicher in datenverarbeitungsanlagen, sowie ein entsprechend arbeitender cachespeicher. |
| US4953077A (en) * | 1987-05-15 | 1990-08-28 | International Business Machines Corporation | Accelerated data transfer mechanism using modified clock cycle |
| JP2714944B2 (ja) * | 1987-08-05 | 1998-02-16 | 三菱電機株式会社 | 半導体記憶装置 |
| US5548752A (en) * | 1994-08-10 | 1996-08-20 | Motorola, Inc. | Method and system for storing data in a memory device |
| US5734731A (en) * | 1994-11-29 | 1998-03-31 | Marx; Elliot S. | Real time audio mixer |
| US5657443A (en) * | 1995-05-16 | 1997-08-12 | Hewlett-Packard Company | Enhanced test system for an application-specific memory scheme |
| US6145065A (en) * | 1997-05-02 | 2000-11-07 | Matsushita Electric Industrial Co., Ltd. | Memory access buffer and reordering apparatus using priorities |
| US6473834B1 (en) | 1999-12-22 | 2002-10-29 | Unisys | Method and apparatus for prevent stalling of cache reads during return of multiple data words |
| US6415357B1 (en) | 1999-12-23 | 2002-07-02 | Unisys Corporation | Caching method and apparatus |
| US11303684B2 (en) | 2006-09-14 | 2022-04-12 | Opentv, Inc. | Methods and systems for data transmission |
| US8335873B2 (en) | 2006-09-14 | 2012-12-18 | Opentv, Inc. | Method and systems for data transmission |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148344A (en) * | 1977-05-31 | 1978-12-23 | Fujitsu Ltd | Data storage system to buffer memory unit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3735360A (en) * | 1971-08-25 | 1973-05-22 | Ibm | High speed buffer operation in a multi-processing system |
| US3829840A (en) * | 1972-07-24 | 1974-08-13 | Ibm | Virtual memory system |
| US3936234A (en) * | 1975-02-10 | 1976-02-03 | General Electric Company | Device for locking turbomachinery blades |
| US4181937A (en) * | 1976-11-10 | 1980-01-01 | Fujitsu Limited | Data processing system having an intermediate buffer memory |
| US4084234A (en) * | 1977-02-17 | 1978-04-11 | Honeywell Information Systems Inc. | Cache write capacity |
| US4149245A (en) * | 1977-06-09 | 1979-04-10 | International Business Machines Corporation | High speed store request processing control |
| US4313158A (en) * | 1978-12-11 | 1982-01-26 | Honeywell Information Systems Inc. | Cache apparatus for enabling overlap of instruction fetch operations |
| US4317168A (en) * | 1979-11-23 | 1982-02-23 | International Business Machines Corporation | Cache organization enabling concurrent line castout and line fetch transfers with main storage |
| JPS5680872A (en) * | 1979-12-06 | 1981-07-02 | Fujitsu Ltd | Buffer memory control system |
| JPS5717049A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Direct memory access controlling circuit and data processing system |
| US4425615A (en) * | 1980-11-14 | 1984-01-10 | Sperry Corporation | Hierarchical memory system having cache/disk subsystem with command queues for plural disks |
| CA1187198A (en) * | 1981-06-15 | 1985-05-14 | Takashi Chiba | System for controlling access to channel buffers |
| US4471427A (en) * | 1981-12-01 | 1984-09-11 | Burroughs Corporation | Direct memory access logic system for a data transfer network |
-
1984
- 1984-06-27 JP JP59132219A patent/JPH0616272B2/ja not_active Expired - Lifetime
-
1985
- 1985-06-22 KR KR1019850004452A patent/KR910000366B1/ko not_active IP Right Cessation
- 1985-06-25 DE DE3588061T patent/DE3588061T2/de not_active Expired - Fee Related
- 1985-06-25 EP EP85107839A patent/EP0167089B1/en not_active Expired - Lifetime
- 1985-06-26 US US06/748,945 patent/US4774687A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148344A (en) * | 1977-05-31 | 1978-12-23 | Fujitsu Ltd | Data storage system to buffer memory unit |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224051A (ja) * | 1985-03-29 | 1986-10-04 | Fujitsu Ltd | バッファメモリ制御方法 |
| JPH0510694B2 (ja) * | 1985-03-29 | 1993-02-10 | Fujitsu Ltd | |
| JPH02188849A (ja) * | 1989-01-18 | 1990-07-24 | Agency Of Ind Science & Technol | キャッシュメモリ方式 |
| JPH0683703A (ja) * | 1992-04-20 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | データ転送制御システム及びコンピユータ・システムの動作方法 |
| US6078760A (en) * | 1997-07-14 | 2000-06-20 | Seiko Epson Corporation | Image forming apparatus having an inverse and re-fixing sub-mode |
| US6185380B1 (en) | 1997-07-14 | 2001-02-06 | Seiko Epson Corporation | Image forming apparatus having independent recording media discharge passages |
| WO1999049395A1 (fr) * | 1998-03-23 | 1999-09-30 | Hitachi, Ltd. | Controleur de memoire tampon |
| WO2007096981A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | 記録制御装置および記録制御方法 |
| US7958308B2 (en) | 2006-02-24 | 2011-06-07 | Fujitsu Limited | Recording controller and recording control method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0167089A2 (en) | 1986-01-08 |
| EP0167089B1 (en) | 1995-10-18 |
| EP0167089A3 (en) | 1988-06-15 |
| KR860000595A (ko) | 1986-01-29 |
| KR910000366B1 (ko) | 1991-01-24 |
| JPH0616272B2 (ja) | 1994-03-02 |
| DE3588061T2 (de) | 1996-05-15 |
| DE3588061D1 (de) | 1995-11-23 |
| US4774687A (en) | 1988-09-27 |
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