JPH0883213A - キャッシュメモリを含む記憶装置 - Google Patents
キャッシュメモリを含む記憶装置Info
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- JPH0883213A JPH0883213A JP6219929A JP21992994A JPH0883213A JP H0883213 A JPH0883213 A JP H0883213A JP 6219929 A JP6219929 A JP 6219929A JP 21992994 A JP21992994 A JP 21992994A JP H0883213 A JPH0883213 A JP H0883213A
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- cache memory
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- cache
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Abstract
(57)【要約】
【目的】 キャッシュヒット率が高くデータ処理速度の
速いキャッシュメモリを含む記憶装置を提供する。 【構成】 メインメモリ５７中の使用頻度の高いデータ
が記憶されている部分を含むメモリ空間（斜線部）に対
応したサブキャッシュメモリ８とメインメモリ５７のメ
モリ空間全体に対応したメインキャッシュメモリ９を設
ける。サブキャッシュメモリ８はメインキャッシュメモ
リ９よりもヒット率が高くなるように設定される。使用
頻度の高いデータは、ヒット率の高いサブキャッシュメ
モリ８により処理されるので全体としてデータの処理速
度が向上する。
速いキャッシュメモリを含む記憶装置を提供する。 【構成】 メインメモリ５７中の使用頻度の高いデータ
が記憶されている部分を含むメモリ空間（斜線部）に対
応したサブキャッシュメモリ８とメインメモリ５７のメ
モリ空間全体に対応したメインキャッシュメモリ９を設
ける。サブキャッシュメモリ８はメインキャッシュメモ
リ９よりもヒット率が高くなるように設定される。使用
頻度の高いデータは、ヒット率の高いサブキャッシュメ
モリ８により処理されるので全体としてデータの処理速
度が向上する。
Description
【０００１】
【産業上の利用分野】この発明は記憶装置に関し、特に
キャッシュメモリを含む記憶装置に関する。
キャッシュメモリを含む記憶装置に関する。
【０００２】
【従来の技術】従来よりメインメモリ（主記憶装置）の
アクセス時間を短縮するために、一時的にメインメモリ
の内容を記憶しておくキャッシュメモリ（小容量高速メ
モリ）を内蔵した記憶装置が知られている。
アクセス時間を短縮するために、一時的にメインメモリ
の内容を記憶しておくキャッシュメモリ（小容量高速メ
モリ）を内蔵した記憶装置が知られている。
【０００３】図４は従来の直接マッピング方式を採用し
たキャッシュメモリを内蔵した記憶装置の構成の一例を
示した図であり、図５は図４の記憶装置におけるメイン
メモリのアドレスの構成を示した図である。
たキャッシュメモリを内蔵した記憶装置の構成の一例を
示した図であり、図５は図４の記憶装置におけるメイン
メモリのアドレスの構成を示した図である。
【０００４】図４を参照して、記憶装置５０は、大規模
記憶装置であるメインメモリ５７と、メインメモリ５７
の内容の一部を一時的に記憶するキャッシュメモリ５５
とから構成されている。
記憶装置であるメインメモリ５７と、メインメモリ５７
の内容の一部を一時的に記憶するキャッシュメモリ５５
とから構成されている。
【０００５】メインメモリ５７は、大きさ２i アドレス
単位のブロック２m 個により構成されるので、全体とし
て２i ×２m ＝２i+m アドレス単位の容量を持つ。その
ためメインメモリ５７のすべてのメモリ空間のアドレス
は、図５に示されるようにｍ＋ｉビットのアドレスによ
り指定される。説明の便宜上メインメモリの各々のブロ
ックに１〜２m のブロック番号を付加する。
単位のブロック２m 個により構成されるので、全体とし
て２i ×２m ＝２i+m アドレス単位の容量を持つ。その
ためメインメモリ５７のすべてのメモリ空間のアドレス
は、図５に示されるようにｍ＋ｉビットのアドレスによ
り指定される。説明の便宜上メインメモリの各々のブロ
ックに１〜２m のブロック番号を付加する。
【０００６】キャッシュメモリ５５は、キャッシュメモ
リへのメインメモリ５７からのデータの登録、キャッシ
ュメモリ５５からのデータの読出し、キャッシュメモリ
５５からメインメモリ５７へのデータの書込みなどの動
作を制御する動作制御部５４と、所望のデータがキャッ
シュメモリ５５内でどの部分に記憶されているか識別す
るためのエントリデコーダ５３と、メインメモリ５７の
内容の一部を一時的に記憶するデータメモリ６１と、デ
ータメモリ６１の内容を識別するためのタグメモリ５９
とを含む。
リへのメインメモリ５７からのデータの登録、キャッシ
ュメモリ５５からのデータの読出し、キャッシュメモリ
５５からメインメモリ５７へのデータの書込みなどの動
作を制御する動作制御部５４と、所望のデータがキャッ
シュメモリ５５内でどの部分に記憶されているか識別す
るためのエントリデコーダ５３と、メインメモリ５７の
内容の一部を一時的に記憶するデータメモリ６１と、デ
ータメモリ６１の内容を識別するためのタグメモリ５９
とを含む。
【０００７】データメモリ６１は大きさ２i アドレス単
位のブロック２c 個により構成されるので、全体で２i
×２c ＝２i+c アドレス単位の容量を持つ。説明の便宜
上、データメモリの各々のブロックに１〜２c のブロッ
ク番号を付加する。
位のブロック２c 個により構成されるので、全体で２i
×２c ＝２i+c アドレス単位の容量を持つ。説明の便宜
上、データメモリの各々のブロックに１〜２c のブロッ
ク番号を付加する。
【０００８】キャッシュメモリの容量はメインメモリの
容量よりも小さいので２c ＜２m の関係が成り立つ。
容量よりも小さいので２c ＜２m の関係が成り立つ。
【０００９】タグメモリ５９はデータメモリ６１の各々
のブロックに付随して２c 個設けられている。
のブロックに付随して２c 個設けられている。
【００１０】メインメモリ５７とキャッシュメモリ５５
との間でデータのやり取りはブロック単位で行なわれ
る。直接マッピング法ではブロック同士に以下の対応関
係が設定されている。
との間でデータのやり取りはブロック単位で行なわれ
る。直接マッピング法ではブロック同士に以下の対応関
係が設定されている。
【００１１】メインメモリ５７は大きさ２i アドレス単
位のブロックに分割されるため、メインメモリのアドレ
スの下位ｉビットはブロック内のアドレスを示す。ブロ
ック内アドレスから上位ｃビットはメインメモリ５７の
ブロックとキャッシュメモリ５５のブロックとの対応関
係を示したインデックス部となる。メインメモリ５７の
各々のブロックは、このインデックス部の示す数値に対
応するキャッシュメモリのブロックに記憶される。つま
り図４に示されているように、メインメモリ５７のブロ
ック１〜２c はキャッシュメモリ５５のブロック１〜２
c に対応する。さらにメインメモリ５７のブロック２c
＋１〜２×２c は、キャッシュメモリ５５のブロック１
〜２c に対応する。同様にメインメモリ５７のブロック
（ｎ−１）×２c ＋１〜ｎ×２c は、キャッシュメモリ
５５のブロック１〜２c に対応することとなる（ただし
ｎ＝１，２，３，…，２m-c ）。
位のブロックに分割されるため、メインメモリのアドレ
スの下位ｉビットはブロック内のアドレスを示す。ブロ
ック内アドレスから上位ｃビットはメインメモリ５７の
ブロックとキャッシュメモリ５５のブロックとの対応関
係を示したインデックス部となる。メインメモリ５７の
各々のブロックは、このインデックス部の示す数値に対
応するキャッシュメモリのブロックに記憶される。つま
り図４に示されているように、メインメモリ５７のブロ
ック１〜２c はキャッシュメモリ５５のブロック１〜２
c に対応する。さらにメインメモリ５７のブロック２c
＋１〜２×２c は、キャッシュメモリ５５のブロック１
〜２c に対応する。同様にメインメモリ５７のブロック
（ｎ−１）×２c ＋１〜ｎ×２c は、キャッシュメモリ
５５のブロック１〜２c に対応することとなる（ただし
ｎ＝１，２，３，…，２m-c ）。
【００１２】つまり、キャッシュメモリ５５の１つのブ
ロックはメインメモリ５７の２m-c個のブロックに対応
することになる。そこでキャッシュメモリ５５の１つの
ブロックの内容がメインメモリのどのブロックのもので
あるかを識別するために、タグメモリ５９の各々は、キ
ャッシュメモリ５５の各々のブロックに記憶されている
メインメモリ５７のブロックのアドレスのタグ部に記録
されているデータを記憶している。
ロックはメインメモリ５７の２m-c個のブロックに対応
することになる。そこでキャッシュメモリ５５の１つの
ブロックの内容がメインメモリのどのブロックのもので
あるかを識別するために、タグメモリ５９の各々は、キ
ャッシュメモリ５５の各々のブロックに記憶されている
メインメモリ５７のブロックのアドレスのタグ部に記録
されているデータを記憶している。
【００１３】入出力Ｉ／Ｆ部５２を伴なうＣＰＵ５１か
ら記憶部５０へＣＰＵ５１に含まれているアドレスレジ
スタにより、読出すデータのアドレスが指定されると動
作制御部５４によりキャッシュメモリ５５は作動する。
エントリデコーダ５３はアドレスレジスタのインデック
ス部の情報をもとに、対応するキャッシュメモリのブロ
ックを識別する。次に識別されたキャッシュメモリ５５
のブロックのタグメモリ５９に記憶されている情報と、
アドレスレジスタ内のタグ部の情報とが比較され一致し
ていれば識別されたキャッシュメモリ５５のブロック内
の指定されたアドレスのデータが読出される（この状態
をキャッシュヒットという）。
ら記憶部５０へＣＰＵ５１に含まれているアドレスレジ
スタにより、読出すデータのアドレスが指定されると動
作制御部５４によりキャッシュメモリ５５は作動する。
エントリデコーダ５３はアドレスレジスタのインデック
ス部の情報をもとに、対応するキャッシュメモリのブロ
ックを識別する。次に識別されたキャッシュメモリ５５
のブロックのタグメモリ５９に記憶されている情報と、
アドレスレジスタ内のタグ部の情報とが比較され一致し
ていれば識別されたキャッシュメモリ５５のブロック内
の指定されたアドレスのデータが読出される（この状態
をキャッシュヒットという）。
【００１４】一致していなければ、メインメモリ５７中
の指定されたアドレスを含むブロックがキャッシュメモ
リ中の対応するブロックにコピーされ、キャッシュメモ
リのブロックのタグメモリは書換えられる。同時に所望
のデータがＣＰＵ５１へ送られる（この状態をキャッシ
ュミスという）。
の指定されたアドレスを含むブロックがキャッシュメモ
リ中の対応するブロックにコピーされ、キャッシュメモ
リのブロックのタグメモリは書換えられる。同時に所望
のデータがＣＰＵ５１へ送られる（この状態をキャッシ
ュミスという）。
【００１５】キャッシュメモリからのデータの読出速度
はメインメモリからのデータの読出速度よりも速いの
で、キャッシュヒット率（指定されたデータがキャッシ
ュメモリ内にある確率）が高ければ、記憶装置のデータ
の処理速度は速くなる。
はメインメモリからのデータの読出速度よりも速いの
で、キャッシュヒット率（指定されたデータがキャッシ
ュメモリ内にある確率）が高ければ、記憶装置のデータ
の処理速度は速くなる。
【００１６】キャッシュメモリ方式には、他にセクタ方
式、セットアソシアティブ方式、完全アソシアティブ方
式などが知られるが、上記のようにアドレスレジスタの
中にタグ部を設け、タグ部によりキャッシュヒットかキ
ャッシュミスかを判定する点で同じである。
式、セットアソシアティブ方式、完全アソシアティブ方
式などが知られるが、上記のようにアドレスレジスタの
中にタグ部を設け、タグ部によりキャッシュヒットかキ
ャッシュミスかを判定する点で同じである。
【００１７】
【発明が解決しようとする課題】しかしながら従来のキ
ャッシュメモリ内蔵の記憶装置ではキャッシュヒット率
が低く、データの処理速度が遅いという欠点があった。
ャッシュメモリ内蔵の記憶装置ではキャッシュヒット率
が低く、データの処理速度が遅いという欠点があった。
【００１８】図６は従来のキャッシュメモリを内蔵した
記憶装置の問題点を説明するための図である。
記憶装置の問題点を説明するための図である。
【００１９】従来のキャッシュメモリは、メインメモリ
のメモリ空間すべてに対応したデータを処理していた。
メモリ空間には使用頻度の高いデータがおかれている部
分（斜線部）が点在している。そのため、使用頻度の高
いデータと低いデータが同一キャッシュメモリ上で処理
され、使用頻度の高いプログラムルーチン同士が同一キ
ャッシュメモリの同一ブロックで処理される事態が発生
し、プログラム全体の処理速度が低下していた。
のメモリ空間すべてに対応したデータを処理していた。
メモリ空間には使用頻度の高いデータがおかれている部
分（斜線部）が点在している。そのため、使用頻度の高
いデータと低いデータが同一キャッシュメモリ上で処理
され、使用頻度の高いプログラムルーチン同士が同一キ
ャッシュメモリの同一ブロックで処理される事態が発生
し、プログラム全体の処理速度が低下していた。
【００２０】この発明は上記問題点の解決を図るために
なされたもので、キャッシュヒット率が高くデータの処
理速度が速いキャッシュメモリを内蔵した記憶装置を提
供することを目的とする。
なされたもので、キャッシュヒット率が高くデータの処
理速度が速いキャッシュメモリを内蔵した記憶装置を提
供することを目的とする。
【００２１】
【課題を解決するための手段】請求項１の発明に係るキ
ャッシュメモリを含む記憶装置は、キャッシュメモリを
含む記憶装置であって、メインメモリの中の第１のメモ
リ空間に対応したデータを記憶する第１のキャッシュメ
モリと、メインメモリの中のメモリ空間であって、第１
のメモリ空間よりも小さな第２のメモリ空間に対応した
データを記憶する第２のキャッシュメモリとを備えたも
のである。
ャッシュメモリを含む記憶装置は、キャッシュメモリを
含む記憶装置であって、メインメモリの中の第１のメモ
リ空間に対応したデータを記憶する第１のキャッシュメ
モリと、メインメモリの中のメモリ空間であって、第１
のメモリ空間よりも小さな第２のメモリ空間に対応した
データを記憶する第２のキャッシュメモリとを備えたも
のである。
【００２２】請求項２の発明に係るキャッシュメモリを
含む記憶装置は、請求項１記載のキャッシュメモリを含
む記憶装置であって、第２のメモリ空間に記憶されるデ
ータは、第１のメモリ空間に記憶されるデータよりも読
出される頻度が高いものである。
含む記憶装置は、請求項１記載のキャッシュメモリを含
む記憶装置であって、第２のメモリ空間に記憶されるデ
ータは、第１のメモリ空間に記憶されるデータよりも読
出される頻度が高いものである。
【００２３】請求項３の発明に係るキャッシュメモリを
含む記憶装置は、請求項１または２記載のキャッシュメ
モリを含む記憶装置であって、第２のメモリ空間に対応
したアドレスを記憶するアドレス記憶手段と、指定され
た、読出すべきデータが記憶されているメインメモリの
メモリ空間に対応するアドレスと、記憶されたアドレス
とを比較する比較手段と、比較結果に基づいて第１また
は第２のキャッシュメモリを制御する制御手段とをさら
に備えたものである。
含む記憶装置は、請求項１または２記載のキャッシュメ
モリを含む記憶装置であって、第２のメモリ空間に対応
したアドレスを記憶するアドレス記憶手段と、指定され
た、読出すべきデータが記憶されているメインメモリの
メモリ空間に対応するアドレスと、記憶されたアドレス
とを比較する比較手段と、比較結果に基づいて第１また
は第２のキャッシュメモリを制御する制御手段とをさら
に備えたものである。
【００２４】
【作用】請求項１の発明に係るキャッシュメモリを含む
記憶装置は、第１のキャッシュメモリによってメインメ
モリの中の第１のメモリ空間に対応したデータを処理
し、第２のキャッシュメモリによってメインメモリの中
のメモリ空間であって、第１のメモリ空間よりも小さな
第２のメモリ空間に対応したデータを処理する。
記憶装置は、第１のキャッシュメモリによってメインメ
モリの中の第１のメモリ空間に対応したデータを処理
し、第２のキャッシュメモリによってメインメモリの中
のメモリ空間であって、第１のメモリ空間よりも小さな
第２のメモリ空間に対応したデータを処理する。
【００２５】請求項２の発明に係るキャッシュメモリを
含む記憶装置は、請求項１記載のキャッシュメモリを含
む記憶装置の作用に加え、メインメモリに記憶された読
出頻度の高いデータを第２のキャッシュメモリによって
処理する。
含む記憶装置は、請求項１記載のキャッシュメモリを含
む記憶装置の作用に加え、メインメモリに記憶された読
出頻度の高いデータを第２のキャッシュメモリによって
処理する。
【００２６】請求項３の発明に係るキャッシュメモリを
含む記憶装置は、請求項１または２記載のキャッシュメ
モリを含む記憶装置の作用に加えて、第２のメモリ空間
に対応したアドレスを記憶し、指定された読出すべきデ
ータが記憶されているメインメモリのメモリ空間に対応
するアドレスと、記憶されたアドレスとを比較し、比較
結果に基づいて第１または第２のキャッシュメモリを制
御する。
含む記憶装置は、請求項１または２記載のキャッシュメ
モリを含む記憶装置の作用に加えて、第２のメモリ空間
に対応したアドレスを記憶し、指定された読出すべきデ
ータが記憶されているメインメモリのメモリ空間に対応
するアドレスと、記憶されたアドレスとを比較し、比較
結果に基づいて第１または第２のキャッシュメモリを制
御する。
【００２７】
【実施例】図１は本発明の一実施例であるキャッシュメ
モリを内蔵した記憶装置のブロック図である。
モリを内蔵した記憶装置のブロック図である。
【００２８】この実施例の記憶装置は、メインメモリの
中の異なるメモリ空間をカバーする２つのキャッシュメ
モリを設けることを特徴としている。
中の異なるメモリ空間をカバーする２つのキャッシュメ
モリを設けることを特徴としている。
【００２９】記憶装置５０は、入出力インタフェース５
２を伴なうＣＰＵ５１により制御される。記憶装置５０
は大規模記憶装置であるメインメモリ５７と、メインメ
モリ５７中の使用頻度の高いプログラムルーチンが記録
されている部分を含むメモリ空間（斜線部）に対応した
データを記憶するサブキャッシュメモリ８と、サブキャ
ッシュメモリ８がカバーするメモリ空間以外のメモリ空
間に対応したデータを記憶するメインキャッシュメモリ
９と、サブキャッシュメモリ８がカバーするメモリ空間
のアドレスを記憶するアドレス記憶部３１と、ＣＰＵ５
１から指定されたアドレスとアドレス記憶部３１に記憶
されたアドレスとを比較して、どちらのキャッシュメモ
リを作動させるか判定するアドレス比較部３３とを含
む。
２を伴なうＣＰＵ５１により制御される。記憶装置５０
は大規模記憶装置であるメインメモリ５７と、メインメ
モリ５７中の使用頻度の高いプログラムルーチンが記録
されている部分を含むメモリ空間（斜線部）に対応した
データを記憶するサブキャッシュメモリ８と、サブキャ
ッシュメモリ８がカバーするメモリ空間以外のメモリ空
間に対応したデータを記憶するメインキャッシュメモリ
９と、サブキャッシュメモリ８がカバーするメモリ空間
のアドレスを記憶するアドレス記憶部３１と、ＣＰＵ５
１から指定されたアドレスとアドレス記憶部３１に記憶
されたアドレスとを比較して、どちらのキャッシュメモ
リを作動させるか判定するアドレス比較部３３とを含
む。
【００３０】メインキャッシュメモリ９は、メインキャ
ッシュメモリ９を動作させる第２動作制御回路１１と、
指定されたアドレスがメインキャッシュメモリ９のどの
エントリに対応するか判定する第２エントリデコーダ５
３２と、複数のブロックに分割されたデータメモリ６１
２と、各々のブロックの内容を識別するためのタグメモ
リ５９２とを含む。
ッシュメモリ９を動作させる第２動作制御回路１１と、
指定されたアドレスがメインキャッシュメモリ９のどの
エントリに対応するか判定する第２エントリデコーダ５
３２と、複数のブロックに分割されたデータメモリ６１
２と、各々のブロックの内容を識別するためのタグメモ
リ５９２とを含む。
【００３１】サブキャッシュメモリ８は、サブキャッシ
ュメモリ８を動作させる第１動作制御回路１０と、指定
されたアドレスがサブキャッシュメモリ８のどのエント
リに対応するか判定する第１エントリデコーダ５３１
と、複数のブロックに分割されたデータメモリ６１１
と、各々のブロックの内容を識別するためのタグメモリ
５９１とを含む。
ュメモリ８を動作させる第１動作制御回路１０と、指定
されたアドレスがサブキャッシュメモリ８のどのエント
リに対応するか判定する第１エントリデコーダ５３１
と、複数のブロックに分割されたデータメモリ６１１
と、各々のブロックの内容を識別するためのタグメモリ
５９１とを含む。
【００３２】図２は、図１の記憶装置の動作について説
明するための図、図３は図１の記憶装置のアドレス構成
について説明するための図である。
明するための図、図３は図１の記憶装置のアドレス構成
について説明するための図である。
【００３３】図１から図３を参照して、本実施例の記憶
装置の動作について説明する。ＣＰＵ５１からＣＰＵ５
１に含まれる３２ビットアドレスレジスタ１により、メ
インメモリ５７中のアドレスが指定されると、３２ビッ
トアドレスレジスタ１の上位４ビット２と、アドレス記
憶部３１に記憶されている４ビットのアドレス４がアド
レス比較部３３中の比較器５により比較される。比較結
果が一致すれば、アドレス比較部３３はサブキャッシュ
メモリ８を動作させるべく第１動作制御回路１０に信号
を送る。比較結果が一致しなければ、アドレス比較部３
３はメインキャッシュメモリ９を動作させるべく第２動
作制御回路１１に信号を送る。メインキャッシュメモリ
９またはサブキャッシュメモリ８のうち動作するキャッ
シュメモリのエントリデコーダ（第１エントリデコーダ
５３１または第２エントリデコーダ５３２）により３２
ビットアドレスレジスタの下位６ビット３が読出され、
アドレスレジスタ１の指し示すデータがキャッシュメモ
リのどのエントリに記憶されているか判別される。
装置の動作について説明する。ＣＰＵ５１からＣＰＵ５
１に含まれる３２ビットアドレスレジスタ１により、メ
インメモリ５７中のアドレスが指定されると、３２ビッ
トアドレスレジスタ１の上位４ビット２と、アドレス記
憶部３１に記憶されている４ビットのアドレス４がアド
レス比較部３３中の比較器５により比較される。比較結
果が一致すれば、アドレス比較部３３はサブキャッシュ
メモリ８を動作させるべく第１動作制御回路１０に信号
を送る。比較結果が一致しなければ、アドレス比較部３
３はメインキャッシュメモリ９を動作させるべく第２動
作制御回路１１に信号を送る。メインキャッシュメモリ
９またはサブキャッシュメモリ８のうち動作するキャッ
シュメモリのエントリデコーダ（第１エントリデコーダ
５３１または第２エントリデコーダ５３２）により３２
ビットアドレスレジスタの下位６ビット３が読出され、
アドレスレジスタ１の指し示すデータがキャッシュメモ
リのどのエントリに記憶されているか判別される。
【００３４】次に判別されたエントリのタグメモリの内
容と、３２ビットアドレスレジスタ１のタグ部の内容が
比較され、一致していればキャッシュヒットとなり、一
致していなければキャッシュミスとなる。
容と、３２ビットアドレスレジスタ１のタグ部の内容が
比較され、一致していればキャッシュヒットとなり、一
致していなければキャッシュミスとなる。
【００３５】メインキャッシュメモリ９の各々のエント
リのタグメモリに記憶されるデータは、図３に示される
ように３２ビットアドレスレジスタ１の下位６ビット３
を除く２６ビットのデータである。
リのタグメモリに記憶されるデータは、図３に示される
ように３２ビットアドレスレジスタ１の下位６ビット３
を除く２６ビットのデータである。
【００３６】これに対してサブキャッシュメモリ８では
上位４ビットは決まっているので、各々のエントリのタ
グメモリに記憶されるデータは上位４ビットと下位６ビ
ットを除いた２２ビットでよい。
上位４ビットは決まっているので、各々のエントリのタ
グメモリに記憶されるデータは上位４ビットと下位６ビ
ットを除いた２２ビットでよい。
【００３７】この実施例ではアドレス比較部で３２ビッ
トアドレスレジスタ１の上位４ビットが、記憶されたア
ドレスと比較されるのでサブキャッシュメモリ８がカバ
ーするメモリ空間は、メインメモリ５７の全メモリ空間
の１／２4 となる。すなわち、サブキャッシュメモリの
カバーするメモリ空間は、メインキャッシュメモリのカ
バーするメモリ空間の１／１５であるので、サブキャッ
シュメモリ８の容量とメインキャッシュメモリ９の容量
が同じであれば、サブキャッシュメモリが選択されたと
きのヒット率はメインキャッシュメモリが選択されたと
きのヒット率の１５倍となる。
トアドレスレジスタ１の上位４ビットが、記憶されたア
ドレスと比較されるのでサブキャッシュメモリ８がカバ
ーするメモリ空間は、メインメモリ５７の全メモリ空間
の１／２4 となる。すなわち、サブキャッシュメモリの
カバーするメモリ空間は、メインキャッシュメモリのカ
バーするメモリ空間の１／１５であるので、サブキャッ
シュメモリ８の容量とメインキャッシュメモリ９の容量
が同じであれば、サブキャッシュメモリが選択されたと
きのヒット率はメインキャッシュメモリが選択されたと
きのヒット率の１５倍となる。
【００３８】したがってサブキャッシュメモリ８のカバ
ーするメモリ空間に、使用頻度の高いデータを記憶させ
ておくことにより使用頻度の高いデータはヒット率の高
いサブキャッシュメモリ８で処理されるので、全体とし
てデータの処理速度を向上させることができる。
ーするメモリ空間に、使用頻度の高いデータを記憶させ
ておくことにより使用頻度の高いデータはヒット率の高
いサブキャッシュメモリ８で処理されるので、全体とし
てデータの処理速度を向上させることができる。
【００３９】なおこの実施例ではアドレス比較部で指定
されたアドレスの上位４ビットを比較したが、比較する
ビット数を大きくしてサブキャッシュメモリのカバーす
るメモリ空間を小さくしてもよいし、逆に比較するビッ
ト数を小さくしてサブキャッシュメモリのカバーするメ
モリ空間を大きくしてもよい。
されたアドレスの上位４ビットを比較したが、比較する
ビット数を大きくしてサブキャッシュメモリのカバーす
るメモリ空間を小さくしてもよいし、逆に比較するビッ
ト数を小さくしてサブキャッシュメモリのカバーするメ
モリ空間を大きくしてもよい。
【００４０】また実施例ではメインキャッシュメモリと
サブキャッシュメモリの容量を等しくしたが、サブキャ
ッシュメモリのヒット率がメインキャッシュメモリのヒ
ット率よりも高くなるように設定されるのであれば各々
のキャッシュメモリの容量は任意でよい。たとえばサブ
キャッシュメモリの容量を実施例の半分にするために
は、図２でのサブキャッシュメモリのメモリ容量を半分
にし、サブキャッシュメモリ８のエントリデコーダに入
力される３２ビットアドレスレジスタの下位ビット６を
１ビット減らし、タグ部を１ビット増やせばよい。
サブキャッシュメモリの容量を等しくしたが、サブキャ
ッシュメモリのヒット率がメインキャッシュメモリのヒ
ット率よりも高くなるように設定されるのであれば各々
のキャッシュメモリの容量は任意でよい。たとえばサブ
キャッシュメモリの容量を実施例の半分にするために
は、図２でのサブキャッシュメモリのメモリ容量を半分
にし、サブキャッシュメモリ８のエントリデコーダに入
力される３２ビットアドレスレジスタの下位ビット６を
１ビット減らし、タグ部を１ビット増やせばよい。
【００４１】さらに本実施例ではメインメモリ空間のう
ちサブキャッシュメモリのカバーするメモリ空間以外の
メモリ空間をメインキャッシュメモリがカバーするよう
に設定したが、メインメモリの全メモリ空間をメインキ
ャッシュメモリがカバーするようにしてもよい。
ちサブキャッシュメモリのカバーするメモリ空間以外の
メモリ空間をメインキャッシュメモリがカバーするよう
に設定したが、メインメモリの全メモリ空間をメインキ
ャッシュメモリがカバーするようにしてもよい。
【００４２】さらに本実施例は、直接マッピング方式を
用いたキャッシュメモリをはじめ、完全アソシアティブ
方式やセットアソシアティブ方式やセクタ方式などを用
いたすべての方式のキャッシュメモリに応用可能であ
る。
用いたキャッシュメモリをはじめ、完全アソシアティブ
方式やセットアソシアティブ方式やセクタ方式などを用
いたすべての方式のキャッシュメモリに応用可能であ
る。
【００４３】
【発明の効果】請求項１の発明に係るキャッシュメモリ
を含む記憶装置では、第２のメモリ空間に記憶されてい
るデータが指定されたときのヒット率を向上させること
ができる。
を含む記憶装置では、第２のメモリ空間に記憶されてい
るデータが指定されたときのヒット率を向上させること
ができる。
【００４４】請求項２の発明に係るキャッシュメモリを
含む記憶装置では、請求項１記載のキャッシュメモリを
含む記憶装置の効果に加え、読出頻度の高いデータが第
２のメモリ空間に記憶されるので記憶装置の処理速度を
速くすることができる。
含む記憶装置では、請求項１記載のキャッシュメモリを
含む記憶装置の効果に加え、読出頻度の高いデータが第
２のメモリ空間に記憶されるので記憶装置の処理速度を
速くすることができる。
【００４５】請求項３の発明に係るキャッシュメモリを
含む記憶装置では、請求項１または２記載のキャッシュ
メモリを含む記憶装置の効果に加えて、指定されたアド
レスを用いて直接キャッシュメモリを制御するので効率
的な処理ができる。
含む記憶装置では、請求項１または２記載のキャッシュ
メモリを含む記憶装置の効果に加えて、指定されたアド
レスを用いて直接キャッシュメモリを制御するので効率
的な処理ができる。
【図１】 本発明の一実施例であるキャッシュメモリを
内蔵した記憶装置のブロック図である。
内蔵した記憶装置のブロック図である。
【図２】 図１の記憶装置の動作について説明するため
の図である。
の図である。
【図３】 図１の記憶装置のアドレス構成について説明
するための図である。
するための図である。
【図４】 従来の直接マッピング方式を採用したキャッ
シュメモリを内蔵した記憶装置の構成を示した図であ
る。
シュメモリを内蔵した記憶装置の構成を示した図であ
る。
【図５】 図４の記憶装置におけるメインメモリのアド
レスの構成を示した図である。
レスの構成を示した図である。
【図６】 従来のキャッシュメモリを内蔵した記憶装置
の問題点を説明するための図である。
の問題点を説明するための図である。
１ ３２ビットアドレスレジスタ、４ ４ビットのレジ
スタ、５ 比較器、８サブキャッシュメモリ、９ メイ
ンキャッシュメモリ、１０ 第１動作制御回路、１１
第２動作制御回路、３１ アドレス記憶部、３３ アド
レス比較部、５１ ＣＰＵ、５２ 入出力Ｉ／Ｆ。
スタ、５ 比較器、８サブキャッシュメモリ、９ メイ
ンキャッシュメモリ、１０ 第１動作制御回路、１１
第２動作制御回路、３１ アドレス記憶部、３３ アド
レス比較部、５１ ＣＰＵ、５２ 入出力Ｉ／Ｆ。
Claims (3)
- 【請求項１】 キャッシュメモリを含む記憶装置であっ
て、 メインメモリの中の第１のメモリ空間に対応したデータ
を記憶する第１のキャッシュメモリと、 前記メインメモリの中のメモリ空間であって、前記第１
のメモリ空間よりも小さな第２のメモリ空間に対応した
データを記憶する第２のキャッシュメモリとを備えた、
キャッシュメモリを含む記憶装置。 - 【請求項２】 前記第２のメモリ空間に記憶されるデー
タは、前記第１のメモリ空間に記憶されるデータよりも
読出される頻度が高い、請求項１記載のキャッシュメモ
リを含む記憶装置。 - 【請求項３】 前記第２のメモリ空間に対応したアドレ
スを記憶するアドレス記憶手段と、 指定された、読出すべきデータが記憶されている前記メ
インメモリのメモリ空間に対応するアドレスと、前記記
憶されたアドレスとを比較する比較手段と、 前記比較結果に基づいて前記第１または第２のキャッシ
ュメモリを制御する制御手段とをさらに備えた、請求項
１または２記載のキャッシュメモリを含む記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219929A JPH0883213A (ja) | 1994-09-14 | 1994-09-14 | キャッシュメモリを含む記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219929A JPH0883213A (ja) | 1994-09-14 | 1994-09-14 | キャッシュメモリを含む記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883213A true JPH0883213A (ja) | 1996-03-26 |
Family
ID=16743237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219929A Withdrawn JPH0883213A (ja) | 1994-09-14 | 1994-09-14 | キャッシュメモリを含む記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883213A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005122506A (ja) * | 2003-10-17 | 2005-05-12 | Matsushita Electric Ind Co Ltd | コンパイラ装置 |
| JP2011081836A (ja) * | 2010-12-20 | 2011-04-21 | Panasonic Corp | コンパイラ装置 |
-
1994
- 1994-09-14 JP JP6219929A patent/JPH0883213A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005122506A (ja) * | 2003-10-17 | 2005-05-12 | Matsushita Electric Ind Co Ltd | コンパイラ装置 |
| JP2011081836A (ja) * | 2010-12-20 | 2011-04-21 | Panasonic Corp | コンパイラ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |