JP2001216193A - キャッシュ機構およびキャッシュ機構の動作制御方法 - Google Patents

Abstract

(57)【要約】 【課題】ラインサイズを変更可能とする。 【解決手段】セレクタ２２６は、図示しないプロセッサ
からのインデックスアドレスビット数を変更するために
指示を記憶するセレクタコントロールレジスタ２２０の
記憶内容に応じて、インデックスアドレスのビット数を
選択する。したがって、プロセッサからの指示によって
インデックスアドレスのビット数を変更してラインサイ
ズを変更することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインメモリより
も高速にアクセス可能なキャッシュ機構の改良に関す
る。

【０００２】

【従来の技術】データのアクセス速度を向上するため
に、現在では多くのコンピュータシステムにキャッシュ
機構が搭載されている。キャッシュ機構には、通常、１
度読み出し対象となったデータを含むデータ単位である
ブロックデータを複数個記憶している。そして、例えば
読み出し対象であるデータが、キャッシュ機構内に記憶
されている場合には、そのデータをプロセッサに渡し、
一方、キャッシュ機構内に記憶されていない場合には、
そのデータを含むブロックデータをメインメモリから読
み出して新たに登録するようにして、データ読み出し効
率を向上させている。そして、キャッシュ機構を搭載し
たコンピュータシステムでは、キャッシュのヒット率や
１ブロックデータ当りのサイズ（ラインサイズ）等によ
ってシステム性能が左右されることが知られている。

【発明が解決しようとする課題】ところで、キャッシュ
機構における最適なラインサイズは、実行するジョブの
性質により変化してしまうのは周知の事実であり、この
ラインサイズを固定的なものとしていた従来のキャッシ
ュ機構においては、プログラムの種類によってはキャッ
シュ効率が悪化する可能性さえあった。

【０００３】また、キャッシュ機構の内で、一番ハード
ウェアの規模を必要とするのは、データアレイを構成す
るＲＡＭであり、この容量は、製造するチップサイズや
使用する製造技術によってその上限値がほぼ限られてお
り、同一のデータアレイ容量内でいかにしてヒット率の
高いキャッシュ機構を製造できるかは、ラインサイズの
選択に大きく依存することになるものの、従来ではライ
ンサイズが固定的なものとなっていたため、場合によっ
てはかなり低いヒット率となることを余儀なくされてい
た。

【０００４】本発明は、このような従来の課題を解決す
るためになされたもので、ラインサイズを変更可能なキ
ャッシュ機構およびその動作制御方法を提供することを
目的とする。

【課題を解決するための手段】上記目的を達成するため
に、本発明の内の請求項１に係る発明は、メインメモリ
より高速にデータアクセス可能なキャッシュ機構におい
て、プロセッサの指示に応答して、１ブロックデータの
サイズであるラインサイズを変更するラインサイズ変更
手段を備えたことを特徴とするようにした。

【０００５】この請求項１に係る発明においては、ライ
ンサイズ変更手段は、プロセッサの指示に応答して、１
ブロックデータのサイズであるラインサイズを変更する
ので、例えば実行するプログラムの種類に応じたライン
サイズを設定でき、キャッシュヒット率を向上すること
ができる。

【０００６】また、請求項２に係る発明は、記憶されて
いる複数のブロックデータを管理するデータ制御手段
と、前記記憶されているブロックデータのアドレスを管
理するアドレス制御手段と、を備え、前記アドレス制御
手段は、読み出し対象データに対応するブロックデータ
が前記データ制御手段によって管理されていないと判断
した場合にはメインメモリ内の対応するブロックデータ
を読み出す指示を与え、一方、これ以外の場合には、前
記データ制御手段が管理する対応ブロックデータを出力
することによって、記憶する複数のブロックデータをメ
インメモリより高速に読み出し可能なキャッシュ機構に
おいて、前記ブロックデータを管理するアドレスである
管理アドレスのビット数を変更することによって、１ブ
ロックデータのサイズであるラインサイズを変更するラ
インサイズ変更手段を備えたことを特徴とするようにし
た。

【０００７】この請求項２に係る発明においては、ライ
ンサイズ変更手段は、管理アドレスのビット数を変更す
ることによって、１ブロックデータのサイズであるライ
ンサイズを変更する。したがって、例えば固定記憶容量
の場合には、ビット数を多くすればそれだけ選択可能な
ブロックデータ数が多くなるため１ブロックデータサイ
ズ（ラインサイズ）が小さくなり、一方、ビット数を少
なくすればそれだけ選択可能なブロックデータ数が少な
くなるため１ブロックデータサイズ（ラインサイズ）が
大きくなり、管理アドレスのビット数の変更で最適なラ
インサイズが設定可能となる。

【０００８】また、請求項３に係る発明は、請求項２に
記載のキャッシュ機構において、前記ラインサイズ変更
手段は、プロセッサからの管理アドレスビット数を変更
するために指示を記憶するレジスタと、このレジスタの
記憶内容に応じて管理アドレスのビット数を選択するセ
レクタとを含んで成ることを特徴とする。

【０００９】この請求項３に係る発明においては、セレ
クタは、プロセッサからの管理アドレスビット数を変更
するために指示を記憶するレジスタの記憶内容に応じて
管理アドレスのビット数を選択するので、プロセッサか
らの指示によって管理アドレスのビット数を変更してラ
インサイズを変更するキャッシュ機構を簡易な構成で実
現できる。

【００１０】また、請求項４に係る発明は、メインメモ
リより高速にデータアクセス可能なキャッシュ機構の動
作制御方法において、プロセッサの指示に応答して、１
ブロックデータのサイズであるラインサイズを変更する
ことを特徴とするキャッシュ機構の動作制御方法であ
る。

【００１１】この請求項４に係る発明においても、プロ
セッサの指示に応答して、１ブロックデータのサイズで
あるラインサイズを変更するようにしたので、例えば実
行するプログラムの種類に応じたラインサイズを設定で
き、キャッシュヒット率を向上することができる。

【００１２】なお、このような動作制御は、ハードウエ
アロジックで実現されるが、またコンピュータ読み取り
可能な記録媒体に制御手順を記録しておき、コンピュー
タがこの記録媒体に記録した制御手順を読み取って実行
することによっても実現できる。即ち、メインメモリよ
り高速にデータアクセス可能なキャッシュ機構の動作制
御プログラムを記録したコンピュータ読み取り可能な記
録媒体において、プロセッサの指示に応答して、１ブロ
ックデータのサイズであるラインサイズを変更する処理
を含む処理をコンピュータに実行させる記録媒体も提案
される。このような記録媒体としては、ＲＯＭ、半導体
ＩＣ等が挙げられる。

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。この実施の形態のキャッシュ機
構は、プロセッサに内蔵することやプロセッサに付加さ
せることが可能であるが、以降の説明では、図３に示す
ように、キャッシュ機構２００がプロセッサ１００に直
接接続されていると共に、プロセッサ１００のメインメ
モリ３００へのアクセスは、キャッシュ機構２００を介
して行われる情報処理システムを例に挙げて説明する。
また、最初に従来のキャッシュ機構の構成や動作につい
て説明し、その後、本発明の特徴的な構成や動作を説明
することによって本発明の理解の容易化に努める。ま
た、キャッシュ機構の一例として「set associative
型」のキャッシュ機構を例にとって説明する。

【００１３】図２は、従来および本発明のキャッシュ機
構２００のブロック構成図であり、従来および本発明の
アドレス制御部のブロック構成図は、それぞれ図９、図
１に示されている。この情報処理システムは、必要な指
示を与えるプロセッサ１００と、メインメモリ３００
と、このメインメモリ３００よりもアクセス速度が高速
なキャッシュ機構２００とを備えている。

【００１４】キャッシュ機構２００は、キャッシュ機構
に記憶されているデータのアドレスを登録するアドレス
アレイ２３０と、このアドレスを管理するアドレス制御
部５００（本発明では符号２１０のもの）と、キャッシ
ュデータを記憶するデータアレイ２５０と、この記憶デ
ータの管理するデータ制御部２４０とを有している。ア
ドレスアレイ２３０やデータアレイ２５０はＲＡＭで実
現でき、アドレス制御部２１０やデータ制御部２４０
は、ハードウエアロジックで実現できる。

【００１５】図９に示すように、従来のアドレス制御部
は、命令デコーダ２１２と、アドレス出力部４００と、
比較器２３２と、制御部２３４とを備えている。そし
て、図４に示すように、アドレス上位ビット、インデッ
クスアドレス、ブロック内アドレスからなるアクセスア
ドレスがプロセッサ１００から送られるようになってい
る。アクセスアドレスは、例えば４０ビットのデータで
あり、データアレイ２５０の容量を６４ＫＢ、システム
の１ワードを８バイトとし、ラインサイズを１２８Ｂ固
定と仮定すると、「６４ＫＢ／１２８Ｂ（Ｂ：バイト）
＝５１２」となるので、ブロックデータが５１２個とな
る。「set associative 型」のキャッシュ機構において
は、この５１２に分割された各ブロックデータをアクセ
スするためのアドレスが上記インデックスアドレスであ
り、５１２個のブロックデータをアクセスするのに必要
なインデックスアドレスのビット数は９ビットとなる。
また、ラインサイズに区切られたブロックデータ内をア
クセスするためのアドレスは、上記ブロック内アドレス
であり、１２８Ｂのブロックデータ内をアクセスするの
に必要なブロック内アドレスのビット数は７ｂｉｔとな
る。したがって、上位ビットのビット数は２４ビットと
なる。

【００１６】次に従来機構の動作概要を図９を参照して
説明する。メモリアクセス命令には大きく分けてメモリ
からのリード動作とメモリへのライト動作があるが、こ
こではリード動作について説明を行う。プロセッサ１０
０から発行されたメモリアクセス命令は、命令デコード
２１２がデコードして命令コード（ライトまたはリー
ド）やアドレスを出力する。比較器２３２は、アドレス
出力部４００が出力するインデックスアドレス（Ｂ）で
指定されるアドレスアレイ２３０内のエリアに記憶され
たアドレスと、アドレス上位ビット（Ａ）で指定される
アドレスとを比較し、一致する場合にはデータがキャッ
シュ内に有り、一方、一致しない場合にはデータがキャ
ッシュ内に無いと判断する。なお、図１０に示すよう
に、過去に受け付けたアクセスアドレスのインデックス
アドレス（Ｂ）で指定されるアドレスアレイ２３０内の
エリアにその時のアドレス上位ビット（Ａ）が既に記憶
されているので、比較器２１２によってデータがキャッ
シュ内に有るか否かを判定できる。

【００１７】データがキャッシュに内に有る状態を「キ
ャッシュヒット」または単に「ヒット」と称し、ヒット
した場合には、制御部２３４は、データ制御部２４０に
該当データの出力を要求する。データ制御部２４０は、
データアレイ２５０から該当データを読み出して、プロ
セッサ１００にメモリアクセス命令リプライとしてデー
タを返送し、キャッシュ動作を終了する。これに対し、
キャッシュ内にデータが無い状態を「キャッシュミス」
または単に「ミス」と称し、ミスの場合には、制御部２
３４は、メインメモリ３００に対してデータ要求を行
う。このメインメモリに対するデータ要求をミスリクエ
ストと称する。

【００１８】キャッシュ機構を搭載した情報処理システ
ムでは、通常、ミスリクエストに対してメインメモリ
は、該当データを含むブロックデータを返送するように
構成されており、このブロックデータの大きさを「ライ
ンサイズ」と称する。ブロックデータが返送されてくる
と、データ制御部２４０は、データアレイ２５０にブロ
ックデータを登録する。ラインサイズは、通常、２のべ
き乗バイトに設定されており、ブロックデータは、ライ
ンサイズでアラインされたデータが返送されてくる。図
６は、ラインサイズ１２８Ｂの場合のミスリクエストに
対するデータの返送の様子を模式的に示している。例え
ばアドレスが９８（ＨＥＸ）であるデータリード要求に
対し、メインメモリ３００からは、ラインサイズ１２８
Ｂで区切られているアドレス８０(HEX)からの１２８Ｂ
分のデータを返送している。データ制御部２４０は、こ
の返送されてくる１２８Ｂデータをデータアレイ２５０
に登録すると共に、アドレス９８（ＨＥＸ）のデータを
プロセッサ１００に返送する。 このようにして、従来
ではキャッシュ動作が行われているが、データアレイ２
５０に登録される１ブロックデータのサイズであるライ
ンサイズは固定的なものである 。

【００１９】次に本発明の特徴的な構成や動作を説明す
る。図１は、本発明の実施の形態のアドレス制御部２１
０（アドレスアレイ２３０を含む）のブロック構成図で
ある。このアドレス制御部２１０は、命令デコーダ２１
２と、命令出力部２１８と、アドレス出力部２２２６
と、比較器２３２と、制御部２３４とを有している。

【００２０】命令出力部２１８は、命令デコード２１２
のデコード結果に得て従来のように命令コードＤ（リー
ドまたはライト）を制御部２３４に出力すると共に、プ
ロセッサ１００が発行した専用のインデックスアドレス
切り替え命令を命令デコーダ２１２がデコードした結果
を格納するセレクトコントロールレジスタ２３０を備え
ている。図７に示すように、クロック信号に同期して動
作するプロセッサ１００は、所望のクロック立ち上がり
タイミングで、インデックスアドレス切り替え命令を発
行し、セレクトコントロールレジスタ２３０は、この発
行されたインデックスアドレス切り替え命令のデコード
結果を格納する。そして、このデコード結果は、インデ
ックスアドレスを図５に示すような６〜１０ビットの内
のいずれに設定するかを定めるものである。

【００２１】図５は、インデックスアドレスとラインサ
イズとの関係を示しており、本実施形態におけるデータ
アレイ２５０の容量を６４ＫＢ固定とすると、インデッ
クスレジスタのビット数が９ビットの時にはブロックデ
ータ数が５１２個で１ラインサイズが１２８Ｂとなる。
これよりビット数が増加すると２のべき乗でブロックデ
ータ数が増加すると共にラインサイズが減少し、一方、
これよりビット数が減少すると２のべき乗でブロックデ
ータ数が減少すると共にラインサイズが増加する。

【００２２】アドレス出力部２２５は、命令デコーダ２
１２がデコードしたアクセスアドレスの内のアドレス上
位ビット（Ａ）をアドレスアレイ２３０や比較器２３２
に出力し、ブロック内アドレス（Ｃ）をデータ制御部２
４０に出力する。また、セレクタ２２６は、セレクタコ
ントロールレジスタ２２０の格納内容に応じてインデッ
クスアドレス（Ｂ）のビット数を選択する。このビット
数は、図５に示すように例えば６〜１０ビットの内のい
ずれかのものとなる。

【００２３】次に動作説明を行う。今、セレクタコント
ロールレジスタ２３０には、インデックスアドレス
（Ｂ）のビット数を９とするデコード結果が格納されて
いるものとする。したがって、セレクタ２２６は、イン
デックスアドレスを９ビットの情報とするものとする。
比較器２３２が、セレクタ２２６が出力する９ビットの
インデックスアドレス（Ｂ）で指定されるアドレスアレ
イ２３０内のエリアに記憶されたアドレスと、アドレス
上位ビット（Ａ）で指定されるアドレスとを比較し、一
致している場合にはデータがキャッシュ内に有り、一
方、一致しない場合にはデータがキャッシュ内に無いと
判断する。

【００２４】ヒットした場合には、制御部２３４は、デ
ータ制御部２４０に該当データの出力を要求する。この
際、インデックスアドレス（Ｂ）とブロック内アドレス
（Ｃ）とがデータ制御部２４０に送られるので読み出し
対象データを特定できる。データ制御部２４０は、デー
タアレイ２５０から該当データを読み出して、プロセッ
サ１００にメモリアクセス命令リプライとしてデータを
返送し、キャッシュ動作を終了する。これに対し、ミス
の場合には、制御部２３４は、メインメモリ３００に対
してミスリクエストを行い、メインメモリから読み出し
対象データを含むブロックデータが返送されて、データ
アレイに登録される。したがって、この場合には、図８
（ａ）に示すように、９ビットのインデックスアドレス
を用い、ブロックデータ数を５１２個（２の９乗個）、
ラインサイズ１２８Ｂとしてキャッシュ動作を行ってい
る。

【００２５】次に、プロセッサ１００がインデックスア
ドレス（Ｂ）のビット数を６ビットとするインデックス
アドレス切り替え命令を発行したとする。これを命令デ
コーダ２１２がデコードした結果は、セレクタコントロ
ールレジスタ２３０に格納される。すると、以降、セレ
クタ２２６は、インダックスアドレス（Ｂ）を６ビット
の情報とするものとする。比較器２３２が、セレクタ２
２６が出力する６ビットのインデックスアドレス（Ｂ）
で指定されるアドレスアレイ２３０内のエリアに記憶さ
れたアドレスと、アドレス上位ビット（Ａ）で指定され
るアドレスとを比較し、一致している場合にはデータが
キャッシュ内に有り、一方、一致しない場合にはデータ
がキャッシュ内に無いと判断する。

【００２６】ヒットした場合には、制御部２３４は、デ
ータ制御部２４０に該当データの出力を要求する。この
際、インデックスアドレス（Ｂ）とブロック内アドレス
（Ｃ）とがデータ制御部２４０に送られるので読み出し
対象データを特定できる。データ制御部２４０は、デー
タアレイ２５０から該当データを読み出して、プロセッ
サ１００にメモリアクセス命令リプライとしてデータを
返送し、キャッシュ動作を終了する。これに対し、ミス
の場合には、制御部２３４は、メインメモリ３００に対
してミスリクエストを行い、メインメモリから読み出し
対象データを含むブロックデータが返送されて、データ
アレイに登録される。したがって、この場合には、図８
（ｂ）に示すように、６ビットのインデックスアドレス
（Ｂ）を用い、ブロックデータ数を６４個（２の６乗
個）、ラインサイズ１０２４Ｂとしてキャッシュ動作を
行うことになる。

【００２７】以上説明してきたように本発明の実施の形
態によれば、ブロックデータの管理を行うためのインデ
ックスアドレス（Ｂ）のビット数を変更することによっ
て、１ブロックデータのサイズであるラインサイズを変
更する。したがって、例えば固定記憶容量の場合には、
ビット数を多くすればそれだけ選択可能なブロックデー
タ数が多くなるため１ブロックデータサイズ（ラインサ
イズ）が小さくなり、一方、ビット数を少なくすればそ
れだけ選択可能なブロックデータ数が少なくなるため１
ブロックデータサイズ（ラインサイズ）が大きくなり、
インダックスアドレス（Ｂ）のビット数の変更で最適な
ラインサイズが設定可能となる。よって、例えば実行す
るプログラムの種類に応じたラインサイズを設定でき、
キャッシュヒット率を向上することができることにな
る。

【００２８】また、セレクタ２２６は、プロセッサ１０
０からのインデックスアドレスビット数を変更するため
に指示を記憶するセレクタコントロールレジスタ２２０
の記憶内容に応じてインデックスアドレス（Ｂ）のビッ
ト数を選択するので、プロセッサ１００からの指示によ
ってインデックスアドレス（Ｂ）のビット数を変更して
ラインサイズを変更するキャッシュ機構を簡易な構成で
実現できる。

【００２９】なお、この実施の形態では本発明を特に
「set associative型」のキャッシュ機構に適用したも
のについて説明したきたが、他の方式のキャッシュ機構
に対しても本発明は適用可能である。要するに、プロセ
ッサ１００の指示に応答して、１ブロックデータのサイ
ズであるラインサイズを変更するように構成すれば良
い。

【発明の効果】以上説明したきたように、本発明によれ
ば、プロセッサの指示に応答して、ラインサイズを変更
可能としたので、例えば実行するプログラムの種類に応
じたラインサイズを設定でき、キャッシュヒット率を向
上することができるという効果が得られる。

【図面の簡単な説明】

【図１】アドレス制御部２１０のブロック構成図であ
る。

【図２】キャッシュ機構２００の全体構成図である。

【図３】システム全体の構成図である。

【図４】アクセスアドレスのフォーマットの説明図であ
る。

【図５】インデックスアドレスとラインサイズとの対応
関係の説明図である。

【図６】メインメモリ３００に対するブロックデータ読
み出しの模式的説明図である。

【図７】プロセッサ１００の動作説明のためのタイミン
グチャートである。

【図８】本発明の動作を説明するための模式的説明図で
ある。

【図９】従来のアドレス制御部のブロック構成図であ
る。

【図１０】アドレスアレイを用いた動作の模式的説明図
である。

【符号の説明】 １００ プロセッサ ２００ キャッシュ機構 ２１０ アドレス制御部 ２１２ 命令デコーダ ２１８ 命令出力部 ２２０ セレクタコントロールレジスタ ２２５ アドレス出力部 ２２６ セレクタ ２３０ アドレスアレイ ２３２ 比較器 ２３４ 制御部 ２４０ データ制御部 ２５０ データアレイ ３００ メインメモリ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メインメモリより高速にデータアクセス
   可能なキャッシュ機構において、 プロセッサの指示に応答して、１ブロックデータのサイ
   ズであるラインサイズを変更するラインサイズ変更手段
   を備えたことを特徴とするキャッシュ機構。
2. 【請求項２】 記憶されている複数のブロックデータを
   管理するデータ制御手段と、前記記憶されているブロッ
   クデータのアドレスを管理するアドレス制御手段と、を
   備え、前記アドレス制御手段は、読み出し対象データに
   対応するブロックデータが前記データ制御手段によって
   管理されていないと判断した場合にはメインメモリ内の
   対応するブロックデータを読み出す指示を与え、一方、
   これ以外の場合には、前記データ制御手段が管理する対
   応ブロックデータを出力することによって、記憶する複
   数のブロックデータをメインメモリより高速に読み出し
   可能なキャッシュ機構において、 前記ブロックデータを管理するアドレスである管理アド
   レスのビット数を変更することによって、１ブロックデ
   ータのサイズであるラインサイズを変更するラインサイ
   ズ変更手段を備えたことを特徴とするキャッシュ機構。
3. 【請求項３】 請求項２に記載のキャッシュ機構におい
   て、 前記ラインサイズ変更手段は、 プロセッサからの管理アドレスビット数を変更するため
   に指示を記憶するレジスタと、このレジスタの記憶内容
   に応じて管理アドレスのビット数を選択するセレクタと
   を含んで成ることを特徴とするキャッシュ機構。
4. 【請求項４】 メインメモリより高速にデータアクセス
   可能なキャッシュ機構の動作制御方法において、 プロセッサの指示に応答して、１ブロックデータのサイ
   ズであるラインサイズを変更することを特徴とするキャ
   ッシュ機構の動作制御方法。