JP2000285019A - キャッシュ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュ制御回路において、固定データに
ついての書き込み時にはその旨のフラグをたてて固定デ
ータを圧縮してアドレスキャッシュに格納し、読み出し
時にはそのフラグに応じてアドレスキャッシュのデータ
を伸張して読み出して、キャッシュメモリの使用効率を
高めることを課題とする。 【解決手段】 主記憶の一部のデータの保持と保持デー
タの更新及び出力を行うキャッシュ制御において、キャ
ッシュへの書き込み時、キャッシュ書き込みデータをチ
ェックし、そのデータの全てが“０”もしくは“１”と
いった固定データの場合には、データキャッシュ部への
データ登録は行わず、アドレスキャッシュ部にデータを
圧縮した固定データフラグの登録を行い、キャッシャ部
からの読み出し時にはアドレスキャッシュ部に登録され
ている固定データフラグから圧縮前データに伸張したデ
ータをキャッシュ読み出しデータとして転送することを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テム等に用いられるキャッシュメモリを効果的に制御す
るキャッシュ制御回路に関し、主に固定コードをキャッ
シュメモリに書き込み読み出しする場合のキャッシュ制
御回路とその方法に関する。

【０００２】

【従来の技術】通常、プロセッサが命令実行中、ソース
オペランドをメモリから読み込むとき、プロセッサがメ
モリ・アドレスを出力してからメモリ・データを入力す
るまでの期間がプロセッサの１クロック期間以上かかる
場合、この期間プロセッサは動作を停止して、クロック
が空回りする時間のストールが発生する。このストール
を削減するために、主記憶装置に用いるＤＲＡＭよりも
高速のＳＲＡＭをキャッシュ・メモリとして用いて、ア
クセス時間が６０〜７０nsecのＤＲＡＭに対して10nsec
程度のＳＲＡＭを用いて、プロセッサの高速性を補償し
ている。

【０００３】また、最近では、更に高速動作のために、
キャッシュ・メモリを内蔵したプロセッサとシステムバ
ス（Front Side Bus）を介さず直接キャッシュ専用バス
（Back Side Bus）を設けて２次キャッシュ・メモリと
して動作させている例も見受けられる。さらに、この２
次キャッシュ・メモリを内蔵したプロセッサ・チップも
販売されつつある。

【０００４】このようなキャッシュ・メモリを制御する
キャッシュメモリ制御装置について、特開平２−２９４
７５１号公報に、主メモリ内の使用頻度の高いデータや
最後に使用されたデータ等を格納するキャッシュメモリ
に、格納するデータの有効性を判断して格納しようとす
ることが開示されている。この有効性の判断は、タグデ
ータ識別回路で特定データパターンを検出してキャッシ
ュメモリに格納可能か否かを判断して格納することが開
示されている。

【０００５】また、特開平５−７３４１３号公報には、
キャッシュメモリ・データ制御装置として、階層状に構
成される記憶装置システムにおいて、少なくとも上位装
置からキャッシュメモリへのデータ書き込み時にデータ
を圧縮するデータ圧縮部と、少なくともキャッシュメモ
リから上位装置へのデータ読み出し時にデータを伸張す
ることが記載されている。

【０００６】このキャッシュメモリ・データ制御装置に
は、図２に示すように、７ａ，７ｂは上位インタフェイ
ス制御部２を通して上位装置１とデータの送受を行うデ
ータ圧縮部、データ伸張部であり、８ａ，８ｂはデバイ
ス制御部４を通してディスク装置３とデータの送受を行
うデータ圧縮部、データ伸張部であり、キャッシュメモ
リ５にはデータ圧縮されたデータで格納される。

【０００７】ここに、上位装置１がディスク装置３のデ
ータを読み出そうとした場合、そのデータがキャッシュ
メモリ５上に存在しないリードミスのとき、マイクロプ
ロセッサ６はデバイス制御部４を介してディスク装置３
から該当データを読み出すと同時に、読み出されたデー
タはデータ圧縮伸張部８にて圧縮されてキャッシュメモ
リ５に格納される。同様に、上位装置１がディスク装置
３にデータを書き込みしようとした場合、そのデータが
キャッシュメモリ５上に存在しないライトミスのとき、
マイクロプロセッサ６は上位インタフェイス制御部２を
介してデータ圧縮伸張部７にて圧縮されてキャッシュメ
モリ５に格納される。このように、キャッシュメモリ５
にはデータ圧縮されて格納されるので、上位装置１から
のキャッシュヒットが多大となって、キャッシュ効果
（超短時間の応答処理）を可能とする。

【０００８】また、特開平８−２３５０６２号公報に
は、書き込みレジスタからキャッシュ・メモリへの書き
込みの際に、書き込みレジスタから直接書き込みするの
か、圧縮したデータを格納するのかの判断にフラグを用
いた例が示されている。このフラグの値で複数のキャッ
シュメモリの記憶容量に応じているので、キャッシュメ
モリの使用効率を向上している。

【０００９】

【発明が解決しようとする課題】一方、従来のキャッシ
ュ制御は、１回のキャッシュアクセスに対し、データキ
ャッシュ部への複数ワードの書き込みもしくは読み出し
を行い、キャッシュ書き込みデータの全てが、“０”や
“１”といった固定データである場合にも、データキャ
ッシュ部への複数ワードの書き込みもしくは読み出しア
クセスを行っていた。

【００１０】そのため、固定データを含むデータキャッ
シュ部へのアクセスが連続する場合には、データキャッ
シュ部の読み出し及び書き込みに時間がかかり、キャッ
シュ性能を低下させる要因となっていた。

【００１１】そこで、本発明は、キャッシュ制御回路に
おいて、固定データについての書き込み時にはその旨の
フラグをたてて固定データを圧縮してアドレスキャッシ
ュに格納し、読み出し時にはそのフラグに応じてアドレ
スキャッシュのデータを伸張して読み出して、キャッシ
ュメモリの使用効率を高めることを課題とする。

【００１２】

【課題を解決するための手段】本発明は、コンピュータ
システムに用いるキャッシュメモリを制御するキャッシ
ュ制御回路において、主記憶装置の一部のデータの保持
と保持データの更新及び出力を行う前記キャッシュメモ
リへの書き込み時、前記キャッシュメモリへの書き込み
データをチェックし、そのデータの全てが“０”もしく
は“１”という固定データであった場合には、前記キャ
ッシュメモリ内のデータキャッシュ部へのデータ登録は
行わず、前記キャッシュメモリ内のアドレスキャッシュ
部にデータを圧縮した固定データフラグの登録を行い、
前記キャッシャメモリからの読み出し時、前記アドレス
キャッシュ部に登録されている前記固定データフラグか
ら圧縮前データに伸張したデータをキャッシュ読み出し
データとして前記コンピュータに転送することを特徴と
する。

【００１３】また、本発明は、コンピュータシステムに
用いるキャッシュメモリを制御するキャッシュ制御方法
において、主記憶装置の一部のデータの保持と保持デー
タの更新及び出力を行う前記キャッシュメモリへの書き
込み時、前記キャッシュメモリへの書き込みデータをチ
ェックし、そのデータが特定のパターンを有した固定デ
ータであった場合には、前記キャッシュメモリ内のデー
タキャッシュ部へのデータ登録は行わず、前記キャッシ
ュメモリ内のアドレスキャッシュ部にデータを圧縮した
固定データフラグの登録を行い、前記キャッシャメモリ
からの読み出し時、前記アドレスキャッシュ部に登録さ
れている前記固定データフラグから圧縮前データに伸張
したデータをキャッシュ読み出しデータとして前記コン
ピュータに転送することを特徴とする。

【００１４】また、本発明におけるキャッシュ制御回路
は、主記憶の一部のデータの保持と保持データの更新及
び出力を行うキャッシュ制御において、キャッシュへの
書き込み時、キャッシュ書き込みデータをチェックし、
そのデータの全てが“０”もしくは“１”といった固定
データであった場合には、データキャッシュ部へのデー
タ登録は行わず、アドレスキャッシュ部にデータを圧縮
した固定データフラグの登録を行い、キャッシャ部から
の読み出し時にはアドレスキャッシュ部に登録されてい
る固定データフラグから圧縮前データに伸張したデータ
をキャッシュ読み出しデータとして転送することによ
り、キャッシュデータの書き込み及び読み出し処理の性
能向上を図る。

【００１５】また、本発明は、図１を参照して説明すれ
ば、キャッシュへの書き込み時、データチェック部５０
において、キャッシュ書き込みデータがチェックされ
る。チェック判定結果が固定データであった場合には、
固定データフラグ生成回路８０により固定データフラグ
が生成され、アドレスキャッシュ部２０に登録されると
ともに、データキャッシュ部１０への書き込み抑止を指
示する。次に、キャッシュからの読み出し時、アドレス
キャッシュ部２０から読み出された固定データフラグが
有効であった場合には、データ伸張回路９０によりデー
タキャッシュ部１０からの読み出し抑止を指示するとと
もに、固定データフラグが圧縮前のデータに伸張され、
キャッシュ読み出しデータとして読み出しデータバッフ
ァへ転送される。

【００１６】

【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。

【００１７】［本実施形態の構成］図１は、本発明のキ
ャッシュ制御回路の一実施形態のブロック図である。

【００１８】図において、本実施形態のキャッシュ制御
回路は、キャッシュデータを登録するデータキャッシュ
部１０と、データキャッシュ部１０に登録されているデ
ータのアドレス情報を登録するアドレスキャッシュ部２
０と、キャッシュアクセス情報とキャッシュアクセスア
ドレスによりアドレスキャッシュ部２０の書き込み及び
読み出し制御を行うアドレス制御回路３０と、キャッシ
ュアクセス情報とキャッシュアクセスアドレス及びアド
レスキャッシュ部２０に登録されたアドレス情報により
データキャッシュ部１０の書き込み及び読み出し制御を
行うデータ制御回路４０と、キャッシュ書き込みデータ
のチェックを行い固定データかどうかの判定を行うデー
タチェック部５０と、キャッシュ書き込みデータを一旦
保持しデータキャッシュ部１０への書き込みデータとし
て出力する書き込みデータバッファ６０と、データキャ
ッシュ部１０からの読み出しデータを一旦保持しキャッ
シュ読み出しデータとして転送する読み出しデータバッ
ファ７０と、データチェック部５０からの固定データ判
定情報によりデータ圧縮を行い固定データフラグを生成
するとともにデータ制御回路４０に対しキャッシュデー
タの書き込み抑止信号を出力する固定データフラグ生成
回路８０と、アドレスキャッシュ部２０から読み出され
た固定データフラグから圧縮前データへの伸張を行うと
ともにデータ制御回路４０に対しキャッシュデータの読
み出し抑止信号を出力するデータ伸張回路９０を具備し
ている。

【００１９】特に、キャッシュアクセス情報が書き込み
指示の時、データチェック部５０のチェックにより固定
データであると判定された場合、固定データフラグ生成
回路８０によりデータ圧縮された固定データフラグがア
ドレスキャッシュ部２０に登録されるとともに、書き込
み抑止信号を受けたデータ制御回路４０によりデータキ
ャッシュ部１０への書き込みデータの登録が抑止され
る。

【００２０】また、キャッシュアクセス情報が読み出し
の時、アドレス制御回路３０によりアドレスキャッシュ
部２０に登録された有効な固定データフラグが読み出さ
れた場合、データ伸張回路９０により固定データフラグ
から圧縮前データへの伸張と読み出しデータバッファ７
０への伸張データの登録が行われるとともに、読み出し
抑止信号を受けたデータ制御回路４０によりデータキャ
ッシュ部１０からの読み出しが抑止される。

【００２１】［実施形態の動作］次に、本実施形態の動
作について説明する。まず、キャッシュ制御回路は、キ
ャッシュデータを登録するデータキャッシュ部１０と、
データキャッシュ部１０に格納されているデータのアド
レス情報を登録するアドレスキャッシュ部２０と、キャ
ッシュアクセス情報ａとキャッシュアクセスアドレスｂ
を受けアドレスキャッシュ部２０への書き込み及び読み
出し制御信号ｅと登録データであるアドレス情報ｈを出
力するアドレス制御回路３０とを有する。

【００２２】また、キャッシュ制御回路は、キャッシュ
アクセス情報ａとキャッシュアクセスアドレスｂ及びア
ドレスキャッシュ部２０から読み出されたアドレス情報
ｆを受けデータキャッシュ部１０への書き込み及び読み
出し制御信号ｍを出力するデータ制御回路４０と、キャ
ッシュ書き込みデータｄのチェックを行い固定データか
どうかの判定を行うデータチェック部５０と、キャッシ
ュ書き込みデータｄを一旦保持しデータキャッシュ部１
０への書き込みデータｇを出力する書き込みデータバッ
ファ６０とを有する。

【００２３】ここで、固定データとは、固定ビット長或
いは可変長ビット長のデータの全て或いは特定ビット長
が全て”０”或いは”１”である場合をいい、また、特
定パターンの特定データとは、例えば”０１００１０
１”というような予め定めたビット列のデータをいい、
上記固定データ或いは特定パターンの特定データの判定
は、入力されたデータをレジスタに入力して各ビットの
論理和及び論理積による論理回路を通せば容易に判定で
きる。

【００２４】また、キャッシュ制御回路は、データキャ
ッシュ部１０からの読み出しデータｉを一旦保持しキャ
ッシュ読み出しデータｃを転送する読み出しデータバッ
ファ７０と、データチェック部５０からの固定データ判
定情報ｊによりデータ圧縮を行い固定データフラグを生
成するとともにデータ制御回路４０に対しキャッシュデ
ータの書き込み抑止信号ｑを出力する固定データフラグ
生成回路８０と、アドレスキャッシュ部２０から読み出
された固定データフラグｒから圧縮前データへの伸張を
行うとともにデータ制御回路４０に対しキャッシュデー
タの読み出し抑止信号ｐを出力するデータ伸張回路９０
とを有する。

【００２５】つぎに、キャッシュアクセス情報ａが書き
込み指示の時、データ制御回路４０は、キャッシュアク
セスアドレスｂのアドレスにより書き込みデータバッフ
ァ６０に格納された書き込みデータｇを、データキャッ
シュ部１０に登録する。このとき、データチェック部５
０でのチェックにより固定データであると判定される
と、データチェック部５０からの固定データ判定情報ｊ
を受けた固定データフラグ生成回路８０からアドレスキ
ャッシュ部２０への登録情報である固定データフラグｎ
が出力され、アドレス制御回路３０により出力されるア
ドレス情報ｈとともにアドレスキャッシュ部２０に登録
されるとともに、固定データフラグ生成回路８０からの
書き込み抑止信号ｑを受けたデータ制御回路４０により
データキャッシュ部１０への書き込みデータｇの登録が
抑止される。

【００２６】つぎに、キャッシュアクセス情報ａが読み
出し指示の時、アドレス制御回路３０はアドレスキャッ
シュ部２０からアドレス情報ｆと固定データフラグｒを
読み出し、データ制御回路４０はアドレスキャッシュ部
２０からのアドレス情報ｆとキャッシュアクセスアドレ
スｂのアドレスが同一であるかどうかのチェックを行
い、同一と判定した場合には、データキャッシュ部１０
から読み出しデータｉを読み出す。このとき、アドレス
キャッシュ部２０から読み出された固定データフラグｒ
が有効データであった場合には、データ伸張回路９０に
より圧縮前のデータに伸張された伸張データｋが、読み
出しデータバッファ７０に格納されるとともに、データ
伸張回路９０からの読み出し抑止ｐを受けたデータ制御
回路４０によりデータキャッシュ部１０からの読み出し
が抑止される。

【００２７】また、上記キャッシュ制御回路は、主記憶
の一部のデータの保持と保持データの更新及び出力を行
うキャッシュ制御において、キャッシュへの書き込み
時、キャッシュ書き込みデータをチェックし、そのデー
タの全てが“０”もしくは“１”といった固定データで
あった場合には、データキャッシュ部へのデータ登録は
行わず、アドレスキャッシュ部にデータを圧縮した固定
データフラグの登録を行い、キャッシャ部からの読み出
し時にはアドレスキャッシュ部に登録されている固定デ
ータフラグから圧縮前データに伸張したデータをキャッ
シュ読み出しデータとして転送することにより、キャッ
シュデータの書き込み及び読み出し処理の性能向上を図
ることができる。

【００２８】また、図１において、キャッシュへの書き
込み時、データチェック部５０において、キャッシュ書
き込みデータｄがチェックされる。チェック判定結果が
固定データ或いは特定パターンの特定データであった場
合には、固定データフラグ生成回路８０により固定デー
タフラグが生成され、アドレスキャッシュ部２０にフラ
グ状態を登録されるとともに、データキャッシュ部１０
への書き込み抑止を指示する。

【００２９】次に、キャッシュからの読み出し時、アド
レスキャッシュ部２０から読み出された固定データフラ
グが有効であった場合には、データ伸張回路９０により
データキャッシュ部１０からの読み出し抑止を指示する
とともに、固定データフラグがデータ伸張部９０で圧縮
前のデータに伸張され、キャッシュ読み出しデータｉと
して読み出しデータバッファ７０へ転送される。読み出
しデータバッファ７０から不図示のコンピュータに読み
出しデータｃを出力する。

【００３０】上記実施形態では、固定データの場合に着
目して説明したが、上述の特定データの場合において
も、また複数の特定データにおいても、同様にアドレス
キャッシュのみに格納しておけば、データキャッシュの
容量を仮想的に増大したことになり、キャッシュメモリ
の有効利用が図れる。

【００３１】

【発明の効果】本発明によるキャッシュ制御回路は、キ
ャッシュ書き込みデータが固定データである場合、アド
レスキャッシュ部にデータを圧縮した固定データフラグ
を登録しデータキャッシュ部へのアクセスを無くすこと
で、キャッシュ書き込み及び読み出し時間を短縮し、キ
ャッシュ性能の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明による実施形態のキャッシュ制御回路の
構成ブロック図である。

【図２】従来の構成図である。

【符号の説明】

１０ データキャッシュ部 ２０ アドレスキャッシュ部 ３０ アドレス制御部 ４０ データキャッシュ部 ５０ データチェック部 ６０ 書き込みデータバッファ ７０ 読み出しデータバッファ ８０ 固定データフラグ生成回路 ９０ データ伸張回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムに用いるキャッシ
   ュメモリを制御するキャッシュ制御回路において、 主記憶装置の一部のデータの保持と保持データの更新及
   び出力を行う前記キャッシュメモリへの書き込み時、前
   記キャッシュメモリへの書き込みデータをチェックし、
   そのデータの全てが“０”もしくは“１”という固定デ
   ータを検出する手段と、前記固定データを検出した場合
   に前記キャッシュメモリ内のデータキャッシュ部へのデ
   ータ登録は行わず、前記固定データを圧縮した固定デー
   タフラグの登録を行う前記キャッシュメモリ内のアドレ
   スキャッシュ部と、前記キャッシャメモリからの読み出
   し時、前記アドレスキャッシュ部に登録されている前記
   固定データフラグから圧縮前データに伸張したデータを
   キャッシュ読み出しデータとして前記コンピュータに転
   送する転送手段とを備えたことを特徴とするキャッシュ
   制御回路。
2. 【請求項２】 請求項１に記載のキャッシュ制御回路に
   おいて、前記キャッシュメモリへの書き込み時、前記書
   き込みデータは書き込みデータバッファとデータチェッ
   ク部に入力され、前記データチェック部で前記書き込み
   データが前記固定データか否かを判断し、固定データフ
   ラグ生成回路で前記書き込みデータの判断結果により前
   記固定データフラグを立てることを特徴とするキャッシ
   ュ制御回路。
3. 【請求項３】 請求項２に記載のキャッシュ制御回路に
   おいて、前記固定データフラグが立っていない場合には
   前記データキャッシュ部へ前記書き込みデータを書き込
   み、前記固定データフラグが立っている場合には前記ア
   ドレスキャッシュ部に前記書き込みデータのアドレスデ
   ータを書き込むことを特徴とするキャッシュ制御回路。
4. 【請求項４】 コンピュータシステムに用いるキャッシ
   ュメモリを制御するキャッシュ制御回路において、 書き込みデータを入力するデータチェック部と、書き込
   みデータバッファと、前記データチェック部で所定ビッ
   トの連続同一符号のデータの有無をチェックして固定デ
   ータフラグを立てる固定データフラグ生成回路と、前記
   固定データフラグ生成回路の出力をキャッシュアクセス
   アドレスに対応して記憶するアドレスキャッシュ部と、
   前記固定データフラグ生成回路のフラグを立てたときに
   は前記書き込みデータをデータキャッシュ部に格納させ
   ない制御を行うデータ制御回路とを備えたことを特徴と
   するキャッシュ制御回路。
5. 【請求項５】 コンピュータシステムに用いるキャッシ
   ュメモリを制御するキャッシュ制御方法において、 主記憶装置の一部のデータの保持と保持データの更新及
   び出力を行う前記キャッシュメモリへの書き込み時、前
   記キャッシュメモリへの書き込みデータをチェックし、
   そのデータが特定のパターンを有する固定データであっ
   た場合には、前記キャッシュメモリ内のデータキャッシ
   ュ部へのデータ登録は行わず、前記キャッシュメモリ内
   のアドレスキャッシュ部にデータを圧縮した固定データ
   フラグの登録を行い、 前記キャッシャメモリからの読み出し時、前記アドレス
   キャッシュ部に登録されている前記固定データフラグに
   応じた元の圧縮前データに伸張したデータをキャッシュ
   読み出しデータとして前記コンピュータに転送すること
   を特徴とするキャッシュ制御方法。
6. 【請求項６】 請求項５に記載のキャッシュ制御方法に
   おいて、前記アドレスキャッシュ部に登録されている前
   記固定データフラグに応じた元の圧縮前データに伸張し
   たデータをキャッシュ読み出しデータとして前記コンピ
   ュータに転送するとともに、前記固定データフラグのな
   い前記アドレスキャッシュ部のデータに対しては前記デ
   ータキャッシュ部からのデータを読み出すことを特徴と
   するキャッシュ制御方法。