JPH0512119A - キヤツシユメモリ回路 - Google Patents

キヤツシユメモリ回路

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Publication number
JPH0512119A
JPH0512119A JP3163218A JP16321891A JPH0512119A JP H0512119 A JPH0512119 A JP H0512119A JP 3163218 A JP3163218 A JP 3163218A JP 16321891 A JP16321891 A JP 16321891A JP H0512119 A JPH0512119 A JP H0512119A
Authority
JP
Japan
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address
column
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output
memory
Prior art date
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Pending
Application number
JP3163218A
Other languages
English (en)
Inventor
Hidetaka Oki
秀隆 沖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0512119A publication Critical patent/JPH0512119A/ja
Pending legal-status Critical Current

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    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】 応答速度の向上又はセンスアンプの消費電力
の低減 【構成】 各コンパートメントに対応する複数個のアド
レスタグメモリ107と、アドレスダグメモリの出力を
入力アドレス信号109の一部と比較する複数個のアド
レスタグコンパレータ108と、センスアンプ104を
カラムマルチプレクサ103の後段に有するキャッシュ
データメモリ111と、キャッシュデータメモリの入力
カラムアドレス信号を解読するカラムアドレスデコーダ
105と、カラムアドレスデコーダの出力とアドレスダ
グコンパレータ108の出力とからカラムマルチプレク
サへの入力として選択するセレクタ回路101とを有す
ることを特徴とするキャッシュメモリ回路。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は計算機のキャッシュメモ
リ回路に関し、特にセットアソシアティブ方式を採用す
るキャッシュメモリのコンパートメント選択方式に関す
る。
【0002】
【従来の技術】従来この種のコンパートメント選択方式
は、図2に示すように、アドレスタグメモリ107と、
アドレスタグメモリ107の出力と入力アドレス信号1
09の一部とを比較するアドレスタグコンパレータ10
8と、各コンパートメントに対応するコンパレータ回路
出力をエンコードするアドレスエンコーダ212と、エ
ンコードされたコンパートメント選択信号とメモリをア
ドレス指定でアクセスするためのアドレス信号線とを切
り換えるアドレスセレクタ213とから構成され、選択
されたアドレス信号をキャッシュデータメモリ211へ
加える方式が採用されている。
【0003】また従来の他のコパートメント選択方式と
して、図3に示すように、各コンパートメント対応に設
けられたキャッシュデータメモリ311に対してキャッ
シュアドレスタブメモリ107と、アドレスタグコンパ
レータ108と、アドレスエンコーダ312と、アドレ
スタグコンパレータ108の出力によりキャッシュデー
タメモリ311の出力を選択するキャッシュデータセレ
クタ313とから構成され、各コンパートメントのキャ
ッシュデータメモリ311の内容を全コンパートメント
について読み出してそれから、所望のキャッシュデータ
出力310を選択する方式がある。
【0004】
【発明が解決しようとする課題】これらの従来のコンパ
ートメント選択方式では、以下のような欠点がある。
【0005】まず、図2に示した方式では、コンパート
メント選択情報をエンコードした後、アドレス信号とし
てメモリに加えているため、キャッシュアドレスタグに
対して外部よりアドレスが入力されてからキャッシュデ
ータ出力までの遅延が長くなるという問題がある。
【0006】また図3に示した方式では、全コンパート
メントに相当するキャッシュデータメモリを平行して読
み出すため、同時に動作するセンスアンプ回路のビット
数が多くなる。一般にメモリ回路では、センスアンプ回
路の消費電力が大きく、同時に読み出さなければならな
いメモリのビット数に応じて消費電力が増大する問題が
ある。
【0007】
【課題を解決するための手段】本発明のキャッシュメモ
リ回路は、各コンパートメントに対応する複数個のアド
レスタグメモリと、前記アドレスダグメモリの出力を入
力アドレス信号の一部と比較する複数個のアドレスタグ
コンパレータと、センスアンプをカラムマルチプレクサ
の後段に有するキャッシュデータメモリと、前記キャッ
シュデータメモリの入力カラムアドレス信号を解読する
カラムアドレスデコーダと、前記カラムアドレスデコー
ダの出力と前記アドレスダグコンパレータの出力とから
前記カラムマルチプレクサへの入力として選択するセレ
クタ回路とを有することを特徴とする。
【0008】
【実施例】次に本発明について図面を参照して説明す
る。
【0009】図1は本発明の一実施例の構成図である。
本例は4ウェイアソシアティブのキャッシュ回路を示し
ている。
【0010】入力アドレス信号109の一部を用いて、
アドレスタグメモリ107を参照し、入力アドレス信号
109の残りの部分とアドレスタグコンパレータ108
とを用いて比較が行なわれる。比較の結果、一致したコ
ンパートメントにキャッシュデータが格納されているこ
とになる。
【0011】111はキャッシュデータメモリを示して
おり、メモリセル102と、ロウアドレスデコーダ10
6と、カラムアドレスデコーダ105と、カラムマルチ
プレクサ103と、センスアンプ104と、セレクタ回
路101とからなっている。通常のメモリ回路は図2に
示したキャッシュデータメモリ211のように、カラム
アドレスレコーダ105とカラムマルチプレクサ103
の間には、図1のセレクタ回路101は存在しない。
【0012】キャッシュデータメモリ111のアドレス
は、コンパートメント分割がカラムアドレスに対応する
ように割り付けられている。
【0013】アドレスタグコンパレータ108で一致を
検出した信号は、セレクタ回路101により、カラムア
ドレスデコーダ105を経由することなくカラムマルチ
プレクサ104に入力される。
【0014】また、アドレスタグメモリ107にアドレ
スとして入力される入力アドレス信号109の一部は、
キャッシュデータメモリ111のロウアドレスデコーダ
106に加えられており、アドレスタグの比較動作と平
行して、ロウアドレスのデコード及びセルの読み出しが
行なわれる。
【0015】また、センスアンプ104の動作は、上述
のカラム選択とロウデコードセル読出しの一方の遅い方
に合わせて開始される。これにより、コンパートメント
選択情報をエンコードすることなく、メモリのカラム選
択に用いることができ、アドレス入力からデータ出力ま
での遅延を低減できる。またセンスアンプ104の数は
読出しビット数と等しくとれる。
【0016】ただし、アドレスタグがどのコンパートメ
ントでも一致しない場合、カラムマルチプレクサ103
がどれも選択されないため、センスアンプ104の出力
は不定になるが、これはキャッシュミスヒット状態であ
り、キャッシュデータ出力110は破棄することにより
特に問題とはならない。
【0017】また、キャッシュデータメモリ111の内
容を、アドレスタグ比較とは無関係にアクセスする場
合、例えばキャッシュブロックのリプレース動作等で
は、入力アドレス信号109をカラムアドレスデコーダ
105でデコードした信号をセレクタ回路101で選択
してメモリの読み出し書込動作を行なう。
【0018】
【発明の効果】以上説明したように本発明では、キャッ
シュデータメモリのコンパートメント選択をメモリセル
回路とセンスアンプ回路との間にあるカラムマルチプレ
クサ回路に対して、カラムアドレスデコーダ回路を通す
ことなく、アドレスタグコンパレータの出力を入力でき
るよう、カラムアドレスデコード線にセレクタ回路を設
けている。このため、アドレスタグコンパレータの出力
をエンコードして、従来のキャッシュデータメモリのア
ドレスに入力する方式に比して、コンパートメント選択
動作の遅延を小さくできる効果がある。
【0019】また、従来のキャッシュデータメモリの全
コンパートメントを同時に読み出してコンパートメント
選択信号でセレクトする方式に比して、メモリのセンス
アンプ回路の数を少なくすることができ、消費電力を低
減できる効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図である。
【図2】コンパレータ出力信号をエンコードしてキャッ
シュデータメモリのアドレスとする従来例のブロック図
である。
【図3】コンパレータ出力信号により、全コンパートメ
ントに対応したキャッシュデータメモリの出力をセレク
タで選択する他の従来例のブロック図である。
【符号の説明】
101 セレクタ回路 102 メモリセル 103 カラムマルチプレクサ 104 センスアンプ 105 カラムアドレスデコーダ 106 ロウアドレスデコーダ 107 アドレスタグメモリ 108 アドレスタグコンパレータ 109 入力アドレス信号 110 キャッシュデータ出力 111,211,311 キャッシュデータメモリ 212,312 アドレスエンコーダ 213 アドレスセレクタ 313 キャッシュデータセレクタ

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 各コンパートメントに対応する複数個の
    アドレスタグメモリと、 前記アドレスダグメモリの出力を入力アドレス信号の一
    部と比較する複数個のアドレスタグコンパレータと、 センスアンプをカラムマルチプレクサの後段に有するキ
    ャッシュデータメモリと、 前記キャッシュデータメモリの入力カラムアドレス信号
    を解読するカラムアドレスデコーダと、 前記カラムアドレスデコーダの出力と前記アドレスダグ
    コンパレータの出力とから前記カラムマルチプレクサへ
    の入力として選択するセレクタ回路とを有することを特
    徴とするキャッシュメモリ回路。
JP3163218A 1991-07-04 1991-07-04 キヤツシユメモリ回路 Pending JPH0512119A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3163218A JPH0512119A (ja) 1991-07-04 1991-07-04 キヤツシユメモリ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3163218A JPH0512119A (ja) 1991-07-04 1991-07-04 キヤツシユメモリ回路

Publications (1)

Publication Number Publication Date
JPH0512119A true JPH0512119A (ja) 1993-01-22

Family

ID=15769556

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3163218A Pending JPH0512119A (ja) 1991-07-04 1991-07-04 キヤツシユメモリ回路

Country Status (1)

Country Link
JP (1) JPH0512119A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157980A (en) * 1998-03-23 2000-12-05 International Business Machines Corporation Cache directory addressing scheme for variable cache sizes
US6192458B1 (en) 1998-03-23 2001-02-20 International Business Machines Corporation High performance cache directory addressing scheme for variable cache sizes utilizing associativity
KR100470516B1 (ko) * 1996-11-14 2005-05-19 프리스케일 세미컨덕터, 인크. 분포된태그캐시메모리시스템및그것에데이터를저장하기위한시스템

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470516B1 (ko) * 1996-11-14 2005-05-19 프리스케일 세미컨덕터, 인크. 분포된태그캐시메모리시스템및그것에데이터를저장하기위한시스템
US6157980A (en) * 1998-03-23 2000-12-05 International Business Machines Corporation Cache directory addressing scheme for variable cache sizes
US6192458B1 (en) 1998-03-23 2001-02-20 International Business Machines Corporation High performance cache directory addressing scheme for variable cache sizes utilizing associativity

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